CN117044108A - 对pvt变化不敏感并且上升沿/下降沿相等的正交时钟生成的新型延迟单元 - Google Patents

Abstract

公开了一种对工艺、电压、温度(PVT)变化不敏感并且上升沿/下降沿相等的正交时钟生成的新型延迟电路。在一种实现中，该延迟电路包括具有吸收电流源的第一N子级，该第一N子级被配置为接收输入信号并且生成延迟电路的输出信号的上升沿，其中输出信号是输入信号的延迟版本。延迟电路还包括具有源送电流源的第一P子级，该第一P子级被配置为接收输入信号并且生成输出信号的下降沿，其中吸收电流源和源送电流源响应于多个偏置电压中的相应偏置电压而可变。

Description

对PVT变化不敏感并且上升沿/下降沿相等的正交时钟生成的 新型延迟单元

根据《美国法典》第35卷第119节要求优先权

本专利申请要求于2021年3月25日提交的题为“NOVEL DELAY CELL FORQUADRATURE CLOCK GENERATION WITH INSENSITITY TO PVT VARIATION AND EQUALRISING/FALLING EDGES”的非临时申请第17/212,366号的优先权，该申请被转让给本申请的受让人，并且通过引用明确并入本文。

技术领域

本公开的各方面总体上涉及延迟电路，并且更具体地涉及对工艺、电压和温度(PVT)变化不敏感的延迟电路。

背景技术

集成电路(IC)可以包括多个延迟元件或延迟电路以执行各种操作。例如，延迟元件可以用于将两个或更多个信号(诸如数据信号)与对应时钟信号时间对准，和/或反之亦然。在输入/输出(I/O)接口中也可以使用延迟元件来生成一个或多个时钟信号以对传入数据进行采样。这样的延迟元件的性能在本公开中是感兴趣的。

发明内容

以下是一个或多个实现的简化摘要，以提供对这样的实现的基本理解。本概述不是所有预期实现的广泛概述，并且既不旨在确定所有实现的重要或关键元素，也不旨在界定任何或所有实现的范围。其唯一目的是以简化的形式呈现一个或多个实现的一些概念，作为稍后呈现的更详细描述的前奏。

本公开的一个方面涉及一种延迟电路，该延迟电路包括：具有吸收(sinking)电流源的第一N子级，该第一N子级被配置为接收输入信号并且生成延迟电路的输出信号的上升沿，其中输出信号是输入信号的延迟版本；以及具有源送(sourcing)电流源的第一P子级，该第一P子级被配置为接收输入信号并且生成输出信号的下降沿，其中吸收电流源和源送电流源响应于多个偏置电压中的相应偏置电压而可变。

根据本公开的一个方面，延迟电路还可以包括耦合到第一N子级和第一P子级的占空比校正模块，该占空比校正模块被配置为调节输出信号的上升沿和下降沿中的仅一个以校正输出信号的占空比失真。

根据本公开的另一方面，占空比校正模块包括：p型金属氧化物半导体器件(pMOS)的集合，每个pMOS具有漏极、栅极和源极，漏极耦合到第一P子级，源极耦合到电压源(VDD)，并且栅极被配置为接收多个偏置电压中的第一偏置电压(Vbp)；以及n型金属氧化物半导体器件(nMOS)的集合，每个nMOS具有漏极、栅极和源极，漏极耦合到第一N子级，源极耦合到地，并且栅极被配置为接收多个偏置电压中的第二偏置电压(Vbn)。

根据本公开的另一方面，占空比校正模块的pMOS的集合被配置为可调整以调节输出信号的下降沿，并且占空比校正模块的nMOS的集合被配置为保持恒定。

根据本公开的另一方面，占空比校正模块的nMOS的集合被配置为可调整以调节输出信号的上升沿，并且占空比校正模块的pMOS的集合被配置为保持恒定。

根据本公开的一个方面，延迟电路还包括具有耦合到第一P子级的第一输入、以及耦合到延迟电路的输出以提供延迟电路的输出信号的下降沿的输出的第二N子级；以及具有耦合到第一N子级的第一输入、以及耦合到延迟电路的输出以提供延迟电路的输出信号的上升沿的输出的第二P子级。

根据本公开的另一方面，第二P子级包括具有源极、栅极和漏极的输出pMOS，输出pMOS的源极耦合到电压源(VDD)，漏极耦合到延迟电路的输出，并且栅极耦合到第一N子级；以及具有栅极、源极和漏极的补偿NMOS，漏极耦合到电压源(VDD)，源极耦合到延迟电路的输出，并且栅极耦合到第一跟踪模块。

根据本公开的另一方面，第一跟踪模块包括第二源送电流源和nMOS，第二源送电流源与第一P子级的源送电流源基本相似，nMOS具有栅极、源极和漏极，源极耦合到地，漏极耦合到第二源送电流源，并且栅极被配置为接收输入信号的互补版本。

根据本公开的另一方面，第二N子级包括具有源极、栅极和漏极的输出nMOS，源极耦合到地，漏极耦合到延迟电路的输出，并且栅极耦合到第一P子级；以及具有栅极、源极和漏极的补偿pMOS，漏极耦合到地，源极耦合到延迟电路的输出，并且栅极耦合到第二跟踪模块。

根据本公开的另一方面，第二跟踪模块包括第二吸收电流源和pMOS，第二吸收电流源与第一N子级的吸收电流源基本相似，pMOS具有栅极、源极和漏极，源极耦合到电压源(VDD)，漏极耦合到第二吸收电流源，并且栅极被配置为接收输入信号的互补版本。

根据本公开的另一方面，多个偏置电压从带隙参考电流生成。

根据本公开的一个方面，一种片上系统(SoC)包括：处理模块；以及耦合到处理模块的输入接口，被配置为从SoC外部的源接收输入信号，输入接口包括正交时钟发生器，正交时钟发生器包括如以上段落中任一段落所述的延迟电路。

根据本公开的另一方面，正交时钟发生器还包括：耦合到延迟电路以接收时钟信号的延迟版本并且基于时钟信号的延迟版本生成一对互补时钟信号的单端到差分转换器；以及耦合到单端到差分转换器以接收一对互补时钟信号的相位插值器。

根据本公开的一个方面，一种用于生成输入信号的延迟版本的方法包括使用具有吸收电流源的第一N子级从输入信号生成输出信号的上升沿，其中输出信号是输入信号的延迟版本；以及使用具有源送电流源的第一P子级生成输出信号的下降沿，其中吸收电流源和源送电流源响应于多个偏置电压中的相应偏置电压而可变。

根据本公开的另一方面，该方法还包括调节输出信号的上升沿和下降沿中的仅一个，以校正输出信号的占空比失真。

根据本公开的另一方面，该方法还包括使用第二N子级提供输出信号的下降沿，第二N子级具有耦合到第一P子级的第一输入、以及耦合到延迟电路的输出的输出；以及使用第二P子级提供输出信号的上升沿，第二P子级具有耦合到第一N子级的第一输入、以及耦合到延迟电路的输出的输出。

根据本公开的另一方面，第二P子级包括具有源极、栅极和漏极的输出PMOS，输出PMOS的源极耦合到电压源(VDD)，漏极耦合到延迟电路的输出，并且栅极耦合到第一N子级；并且该方法还包括：使用由第一跟踪模块驱动的补偿NMOS向输出信号的上升沿提供交叉偏斜(cross-skew)补偿，其中补偿NMOS具有栅极、源极和漏极，漏极耦合到电压源(VDD)，源极耦合到延迟电路的输出，并且栅极耦合到第一跟踪模块。

根据本公开的另一方面，第二N子级包括具有源极、栅极和漏极的输出NMOS，输出NMOS的源极耦合到地，漏极耦合到延迟电路的输出，并且栅极耦合到第一P子级；并且该方法还包括：使用由第二跟踪模块驱动的补偿PMOS向输出信号的下降沿提供交叉偏斜补偿，其中补偿PMOS具有栅极、源极和漏极，漏极耦合到地，源极耦合到延迟电路的输出，并且栅极耦合到第二跟踪模块。

根据本公开的另一方面，该方法还包括从带隙参考电流源生成多个偏置电压。

为了实现上述和相关目的，一个或多个实现包括以下权利要求中充分描述和特别指出的特征。以下描述和附图详细阐述了一个或多个实现的某些说明性方面。然而，这些方面仅指示可以采用各种实现的原理的各种方式中的一些，并且描述实现旨在包括所有这样的方面及其等同方案。

附图说明

图1示出了示例性常规延迟电路。

图2示出了片上系统(SoC)的一种实现。

图3示出了正交时钟发生器的一种实现。

图4示出了根据本公开的一些方面的延迟单元的一种实现。

图5示出了根据本公开的一些方面的延迟电路的一种实现。

图6示出了根据本公开的一些方面的延迟电路的一种实现。

图7示出了偏置电压发生器的一种实现。

图8示出了用于生成输入信号的延迟版本的方法的一种实现。

具体实施方式

下面结合附图提出的详细描述旨在描述各种配置，而不是旨在表示可以实践本文中描述的概念的唯一配置。详细描述包括用于提供对各种概念的彻底理解的目的的具体细节。然而，对于本领域技术人员来说很清楚的是，这些概念可以在没有这些具体细节的情况下实践。在某些情况下，众所周知的结构和组件以框图的形式示出，以避免混淆这样的概念。

延迟电路已经广泛应用于很多不同应用中的半导体电路中。常规延迟电路通常包括简单的基于反相器的电路，并且延迟调节通过电容调整和/或器件尺寸调节来实现。图1中示出了一个示例性的常规的基于反相器的延迟电路100。延迟电路100包括p型金属氧化物半导体晶体管(pMOS)110、另一pMOS130、n型金属氧化物半导晶体管(nMOS)120、另一nMOS140和可调节负载电容器150。pMOS110、130和nMOS120、140中的每个具有源极、栅极和漏极。pMOS110和nMOS120的栅极耦合在一起，并且被配置为接收到延迟电路100的输入信号clkin。pMOS110和nMOS120的漏极耦合在一起，并且被配置为输出延迟电路100的输出信号clkout。负载电容器cload 150耦合在pMOS110和nMOS120的漏极(即，延迟电路100的输出)与地之间。pMOS130的源极耦合到电源或电压源VDD，并且pMOS 130的漏极耦合到pMOS110的源极。pMOS130的栅极被配置为接收使能信号的互补版本enb。pMOS130是可调整的并且被配置为电流源。nMOS140的源极耦合到地，并且nMOS140漏极耦合到nMOS 120的源极。nMOS140的栅极被配置为接收使能信号en。nMOS140是可调整的，并且被配置为电流宿。电流源pMOS130和电流宿nMOS 140在其相应栅极处分别接收enb和en，以设置延迟电路100的特定延迟。例如，可调整pMOS130可以使用并联耦合在pMOS110的源极与VDD之间的pMOS集合来实现，其中pMOS130通过导通(或激活)选定数目的pMOS来被调整。通过导通(或激活)选定数目的pMOS，可以调节pMOS130的有效尺寸。同样，可调整nMOS140可以使用并联耦合在nMOS120的源极与地之间的nMOS集合来实现，其中nMOS140通过导通(或激活)选定数目的nMOS来被调整。通过导通(或激活)选定数目的nMOS，可以调节nMOS140的有效尺寸。换言之，可以通过对pMOS130和/或nMOS140进行尺寸调节来调节延迟电路100的延迟。

除了电流宿nMOS140和电流源pMOS130之外，由延迟电路100提供的延迟也与负载电容cload 150成比例。因此，还可以通过调节cload 150来调节延迟电路100的延迟。在一些实现中，cload 150使用并联耦合在延迟电路100的输出与地之间的电容器集合来实现，其中每个电容器可以通过开关被导通/关断。

尽管基于反相器的延迟电路100相对简单，但延迟电路100可能容易受到工艺、电压和/或温度(PVT)变化的影响，从而导致延迟发生变化。因此，延迟电路100可能不适合于要求在PVT拐角上具有更大不敏感性的当今很多应用中的更复杂的半导体电路。这将在以下参考图2中的示例性电子设备200进一步讨论。

如今，电子设备用于各种各样的应用，诸如汽车、计算系统(例如，笔记本电脑、台式机、服务器等)、移动和/或可穿戴设备(例如，智能手机、智能手表等)、物联网(IoT)设备等。电子设备通常包括一个或多个半导体芯片，例如，片上系统(SoC)、存储设备(例如，闪存设备)等。随着性能要求越来越高，需要支持电子设备内的半导体芯片之间的高速数据链路。图2示出了根据本公开的一些方面的电子设备的一种实现。电子设备200包括经由高速链路280彼此通信耦合的SoC 210和存储设备290。嵌入有时钟信号的数据流可以经由高速链路280在存储设备290与SoC 210之间被传输。例如，存储设备290可以包括闪存(例如，NAND闪存)，并且高速链路280可以是串行器/解串器(SerDes)链路，诸如通用闪存(UFS)兼容链路。

在一些实现中，SoC 210包括处理模块220和输入/输出(I/O)接口230。应当理解，SoC 210可以包括比图2所示的更多的组件或模块。处理模块220可以是应用处理器(具有多个核)、图形处理单元(GPU)等。I/O接口230可以包括时钟数据恢复(CDR)模块240、正交时钟发生器250和延迟单元260。一般来说，I/O接口230被配置为经由高速链路280向SoC 210外部的另一半导体芯片(例如，存储设备290)发送数据流和/或从其接收数据流。应当理解，可以存在一个以上的半导体芯片经由高速链路280通信耦合到I/O接口230。但为了避免混淆说明，图2中只示出了一个存储设备290。

根据本公开的一些方面，I/O接口230包括被配置为恢复经由高速链路280接收的数据流中的时钟信号以用于数据流中的数据的进一步处理的CDR模块240。在一些实现中，CDR模块240包括被配置为从恢复的时钟信号生成四(4)个时钟信号的正交时钟发生器250。此外，这四个时钟信号通常彼此同相(即，每两个时钟信号彼此相距90度(90°))。如图2所示，正交时钟发生器250包括延迟单元260。使用延迟单元260，正交时钟发生器250可以从恢复的时钟信号生成四个时钟信号。下面将参考图3-图7进一步讨论根据本公开的一些方面的正交时钟发生器250和延迟单元260的更多细节。

图3示出了正交时钟发生器250的一种实现。正交时钟发生器250包括输入缓冲器310、占空比校正(DCC)模块320、第一反相器330、第二反相器340、延迟单元260、第一单端到差分(S2D)转换器350、第二S2D转换器360和相位插值器370。输入缓冲器310具有输入和输出。输入缓冲器310的输出耦合到DCC模块320的输入。DCC模块320具有用于接收DCC代码dcc_i的一个或多个输入的附加集合。此外，DCC模块320具有耦合到第一反相器330的输入的输出。第一反相器330的输出耦合到第二反相器340的输入。第一反相器330和第二反相器340串联耦合。第二反相器340的输出耦合到延迟单元260的输入和第二S2D转换器360的输入。延迟单元260具有用于接收三个代码集合(即，coarse、fine和dcc)的附加输入集合。延迟单元260可以使用这三个代码集合来调整延迟和/或校正延迟单元260的输出信号的占空比。延迟单元260的一些实现的细节将在下面进一步讨论。延迟单元260的输出耦合到第一S2D转换器350的输入。S2D转换器350和360中的每个具有两个输出。

在操作期间，输入缓冲器310接收输入时钟信号clkin0 301。如上所述，clkin0301可以是从在I/O接口230处接收的输入数据流中恢复的时钟信号。输入缓冲器310将clkin0 301转发到DCC模块320，该DCC模块320被配置为校正clkin0 301的占空比失真(如果有的话)。DCC模块320然后将经占空比校正的时钟信号输出到被配置作为缓冲器的第一反相器330和第二反相器340。反相器340将经占空比校正的时钟信号clkin输出到延迟单元260和第二S2D转换器360。类似地，反相器330向延迟单元260输出clkin的互补版本，即clkin_b。延迟单元260生成clkin的延迟版本，并且将clkin的该延迟版本输出到第一S2D转换器350。clkin的延迟版本与clkin相距90°。第一S2D转换器350被配置为从clkin的延迟版本生成一对差分时钟信号(clkQ和clkQb)。这对差分时钟信号可以称为Q时钟。注意，clkQb是clkQ的互补版本，即，clkQ和clkQb彼此相距180°。类似地，第二S2D转换器360被配置为从clkin生成一对差分时钟信号(clkI和clkIb)。这对差分时钟信号可以称为I时钟。注意，clkIb是clkI的互补版本，即clkI和clkIb彼此相距180°。因此，所生成的四个时钟信号clkQ、clkQb、clkI和clkIb彼此相距90°。因此，这四个时钟信号也称为正交时钟信号。最后，这四个正交时钟信号被输入到相位插值器370。相位插值器370可以以N个步长旋转同相(I)和正交(Q)时钟相位，其中N是整数，以将同相时钟与数据流的数据眼的中心适当对准，以用于感测或检测数据流中的数据信号。

如上所述，性能要求越来越高。例如，新一代的UFS物理层(PHY)标准(第5代)要求时钟信号处于10GHz和12.5GHz，以支持半速率接收机架构。一般来说，相位插值器370需要准确的正交时钟相位来适当地起到时钟恢复的作用。正交时钟发生器250必须生成具有精确相位关系的这些正交时钟信号。具体地，正交时钟发生器250必须支持10GHz和12.5GHz，而不需要任何时钟划分，以便支持UFS PHY标准(第5代)。此外，正交时钟发生器250必须是低功率的并且对于过程缩放是灵活的。正交时钟发生器250还必须是稳健的并且对PVT变化不敏感，以便简化设计复杂性。

延迟单元260是正交时钟发生器250中的关键组件，因为延迟单元260决定I时钟与Q时钟之间的相位关系。常规延迟单元可以使用图1所示的基于CMOS反相器的电路100来实现。基于CMOS反相器的电路的延迟调节可以通过修改负载阻抗或电容来实现。然而，使用该常规延迟电路100生成的延迟对PVT变化非常敏感，并且因此需要更大的校准范围来覆盖PVT变化。此外，反相器100的pMOS110和nMOS120可能存在PN失配，这导致不相等的输出上升沿和下降沿。因此，需要一种对PVT变化不敏感并且在输出中提供基本相等的上升沿和下降沿的延迟单元。下面将参考图4-图7讨论满足上述需求的延迟单元的一些实现。

图4示出了根据本公开的一些方面的延迟单元260的一种实现。延迟单元260包括偏置电压发生器410和延迟电路420。偏置电压发生器410被配置为生成被输入到延迟电路420的偏置电压集合。延迟电路420被配置为接收输入信号clkin及其互补信号clkin_b；以及生成clkin的延迟版本clkout。延迟单元260耦合到带隙参考电流源430。带隙参考电流源430向偏置电压发生器410提供带隙参考电流(Ie)。带隙参考电流基本恒定并且通常对PVT变化不敏感。使用带隙参考电流，偏置电压发生器410生成偏置电压集合，并且将偏置电压提供给延迟电路420。偏置电压发生器410具有被配置为接收在偏置电压的生成中使用的代码coarse的输入集合。类似地，延迟电路420具有被配置为接收在延迟电路420的输出clkout的生成中使用的代码fine的输入集合。此外，延迟电路420可以具有被配置为接收在clkout的占空比校正中使用的另一代码dcc的附加输入集合。延迟电路420和偏置电压发生器410的更多细节将在下面讨论。

图5示出了根据本公开的一些方面的延迟电路420的一种实现。延迟电路420包括第一N子级510(也称为N子级1)、第一P子级520(也称为P子级1)、第二P子级530(也称为P子级2)、第二N子级540(也称为N子级2)、第一跟踪模块550(也称为跟踪模块1)、第二跟踪模块560(也称为跟踪模块2)、以及可选的占空比校正(DCC)模块570，所有这些都被配置为接收电压源VDD。N子级1 510和P子级1 520都被配置为接收输入信号clkin。N子级1 510还被配置为接收偏置电压(即，Vbn_cas和Vbn)集合。P子级1 520还被配置为接收另一偏置电压(即，Vbp_cas和Vbp)集合。N子级1 510的输出耦合到P子级2 530的输入。类似地，P子级1520的输出耦合到N子级2 540的输入。P子级2 530还被配置为接收来自跟踪模块1 550的输出，而N子级2 540还被配置为接收来自跟踪模块2 560的输出。P子级2 530的输出和N子级2540的输出耦合在一起以提供延迟电路420的输出信号clkout。跟踪模块1 550被配置为接收输入信号的互补版本clkin_b、以及偏置电压Vbp_cas和Vbp。类似地，跟踪模块2 560被配置为接收输入信号的互补版本clkin_b、以及偏置电压Vbn_cas和Vbn。

在一些实现中，延迟电路420还包括占空比校正(DCC)模块570。注意，该DCC模块570与正交时钟发生器250的DCC模块320不同并且分离。因为延迟电路420在生成输入信号clkin的延迟版本时可能引入占空比失真，所以集成在延迟电路420内的DCC模块570可以被配置为校正或减轻所引入的占空比失真(如果有的话)。DCC模块570被配置为从偏置电压发生器410接收偏置电压vbp和vbn。DCC模块570具有两个输出，一个输出耦合到N子级1 510，另一输出耦合到N子级1 520。N子级1 510和/或P子级1 520可以使用来自DCC模块570的相应输出来调整或调节clkin的延迟，以便补偿或减轻由延迟电路420引入的任何占空比失真。例如，N子级1 510可以响应于DCC模块570的输出而调节延迟电路420的输出信号clkout的上升沿，以便校正clkout中的占空比失真。替代地，P子级1 520可以响应于DCC模块570的输出而调节输出信号clkout的下降沿，以便校正clkout中的占空比失真。注意，在一些实现中，调节clkout的上升沿或下降沿中的仅一个，因为不需要调节clkout的上升沿和下降沿两者来校正占空比失真。

在一些实现中，N子级1 510具有吸收电流源(未示出)。吸收电流源可以通过来自偏置电压发生器410的偏置电压vbn_cas和vbn被偏置。N子级1 510被配置为接收输入信号clkin并且生成延迟电路420的输出信号clkout的上升沿。具体地，N子级1 510的输出耦合到P子级2 530的输入以驱动P子级2 530生成clkout的上升沿。下面将参考图6讨论N子级1510和P子级2 530的更多操作细节。

在一些实现中，P子级1 520具有源送电流源(未示出)。源送电流源可以通过来自偏置电压发生器410的偏置电压vbp_cas和vbp被偏置。P子级1 520被配置为接收输入信号clkin并且生成延迟电路420的输出信号clkout的下降沿。具体地，P子级1 520的输出耦合到N子级2 540的输入以驱动N子级2 540生成clkout的下降沿。下面将参考图6讨论P子级1520和N子级2 540的更多操作细节。

为了适应(或抵消)PVT变化，延迟电路420还包括用于跟踪PVT变化并且提供对PVT变化的补偿的跟踪模块1 550和跟踪模块2560。跟踪模块1 550被配置为接收输入信号的互补版本clkin_b。此外，跟踪模块1 550具有与P子级1 520的源送电流源基本相似的源送电流源(未示出)。跟踪模块1 550还被配置为接收偏置电压vbp_cas和vbp以偏置其源送电流源。因此，跟踪模块1 550中的源送电流源跟踪P子级1 520中的源送电流源，并且响应于clkin_b，跟踪模块550可以向clkout的上升沿提供交叉偏斜补偿。下面将参考图6讨论跟踪模块1 550的更多细节。

除了跟踪模块1 550之外，延迟电路420还包括还被配置为接收输入信号的互补版本clkin_b的跟踪模块2 560。此外，跟踪模块2 560具有与N子级1 510的吸收电流源基本相似的吸收电流源(未示出)。跟踪模块2 560还被配置为接收偏置电压vbn_cas和vbn以偏置其吸收电流源。因此，跟踪模块2 560中的吸收电流源跟踪N子级1 510中的吸收电流源，并且响应于clkin_b，跟踪模块2 560可以向clkout的下降沿提供交叉偏斜补偿。跟踪模块2560的更多细节将在下面参考图6进行讨论。

图6示出了根据本公开的一些方面的延迟电路420的一种实现。图6中的延迟电路420包括第一N子级510(也称为N子级1)、第一P子级520(也称为P子级1)、第二P子级530(也称为P子级2)、第二N子级540(也称为N子级2)、第一跟踪模块550(也称为跟踪模块1)、第二跟踪模块560(也称为跟踪模块2)、以及可选的占空比校正(DCC)模块570，所有这些都被配置为接收电压源VDD。注意，图5和图6中相同的附图标记表示相同的对应模块。一般来说，延迟电路420的上半部分中的第一N子级510、第二P子级530和跟踪模块1 550被配置为生成延迟电路420的输出信号clkout的上升沿，而延迟电路420的下半部分中的第一P子级520、第二N子级540和第二跟踪模块560被配置为生成clkout的下降沿。

参考图6，第一N子级510包括pMOS 611、nMOS 613和另一nMOS 615，所有这些都串联耦合在VDD与地之间。输入pMOS 611具有源极、栅极和漏极，其中源极耦合到VDD，并且栅极被配置为接收输入信号clkin。nMOS 613具有源极、栅极和漏极，其中漏极耦合到输入pMOS 611的漏极，并且栅极被配置为接收偏置电压中的一个(即，vbn_cas)。nMOS 615也具有源极、栅极和漏极，其中源极耦合到地，栅极被配置为接收另一偏置电压vbn，并且漏极耦合到nMOS 613的源极。在一些实现中，nMOS 615是可调整的。例如，nMOS 615可以使用彼此并联耦合在nMOS 613的源极与地之间的一组基本相似的nMOS(未示出以避免混淆附图)来实现。偏置电压vbn被施加到这些nMOS的栅极。此外，这些nMOS中的选定数目nMOS可以基于代码fine(如图3和图4所示)被导通(或激活)，以便调整从nMOS 613的源极流到地的总电流量。第一N子级510的输出电压在输入pMOS 611的漏极与nMOS 613的漏极之间的节点处被生成。第一N子级510的输出耦合到第二P子级530的输入。第一N子级510内的nMOS 613和615在其栅极处分别由来自偏置电压发生器(诸如图4中的偏置电压发生器410)的偏置电压vbn_cas和vbn驱动，该偏置电压发生器从带隙参考电流Ie生成偏置电压。响应于vbn_cas和vbn，生成电流以通过nMOS 613和615流到地，从而产生吸收电流。因此，nMOS 613和615也称为吸收电流源或吸收Ie电流源。在操作期间，vbn_cas和vbn可以被调整以调节clkin的延迟版本(即，clkout)的上升沿。下面将进一步讨论调节的更多细节。

在一些实现中，第二P子级530包括输出pMOS 631和补偿nMOS 633。输出pMOS 631具有源极、栅极和漏极，其中源极耦合到VDD，栅极耦合到第一N子级510的输入pMOS 611和nMOS 613的漏极，并且漏极被配置为输出延迟电路420的输出clkout。补偿nMOS 633具有源极、栅极和漏极，其中漏极耦合到VDD，源极耦合到输出pMOS 631的漏极，并且栅极耦合到第一跟踪模块550的输出。在操作期间，在输入pMOS 611与第一N子级510的吸收电流源之间的节点处生成的电压驱动输出pMOS 631的栅极，这在其漏极处生成clkout。

如图6所示，第一跟踪模块550的一种实现包括pMOS 655、另一pMOS 653和nMOS651，它们都串联耦合在VDD与地之间。具体地，pMOS 655具有源极、漏极和栅极，其中源极耦合到VDD，并且栅极被配置为接收来自偏置电压发生器(诸如图4中的偏置电压发生器410)的偏置电压中的一个(即，vbp)。pMOS 653也具有源极、漏极和栅极，其中源极耦合到pMOS655的漏极，并且栅极被配置为接收来自偏置电压发生器的偏置电压中的另一偏置电压vbp_cas。nMOS 651具有漏极、源极和栅极，其中源极耦合到地，漏极耦合到pMOS 653的漏极以向第二P子级530提供输出电压，并且栅极被配置为接收输入信号的互补版本clkin_b。第一跟踪模块550内的pMOS 653和655在其栅极处分别由偏置电压vbp_cas和vbp驱动。如上所述，偏置电压发生器从带隙参考电流Ie生成偏置电压。响应于vbp_cas和vbp，可以生成电流以从VDD向下通过pMOS 655和653流到nMOS 651的漏极，从而产生源送电流。因此，pMOS 653和655也称为源送电流源或源送Ie电流源。在一些实现中，pMOS 655是可调整的。例如，pMOS655可以使用彼此并联耦合在pMOS 653的源极与VDD之间的一组基本相似的pMOS晶体管(未示出以避免混淆附图)来实现。偏置电压vbp被施加到这些pMOS的栅极。此外，这些pMOS中的选定数目pMOS可以基于代码fine(如图3所示)被导通(或激活)，以便调整从VDD流到pMOS653的总电流量。注意，在一些实现中，由pMOS 653和655形成的源送电流源与第一P子级520中由pMOS 623和625形成的源送电流源基本相似。因此，第一跟踪模块550中的源送电流源可以在不同PVT条件下跟踪第一P子级520中的源送电流源。

再次参考第一跟踪模块550，pMOS 653的漏极耦合到第二P子级530中的补偿nMOS633的栅极。在操作期间，pMOS 653的漏极处的电压驱动补偿nMOS 633的栅极，使得补偿nMOS 634向输出pMOS 631提供交叉偏斜拐角补偿，该输出pMOS 631由输入pMOS 611与第一N子级510内的吸收电流源之间的节点处的电压驱动。

为了进一步说明延迟电路420的操作，考虑clkin从低转变到高的场景。clkin的高电压停用(或截止)输入pMOS 611以防止电流从VDD流到吸收电流源(即，nMOS 613和615)。输入pMOS 611和nMOS 613的漏极在此耦合在一起的节点处的电压被下拉到低(或基本接地)。由于输出pMOS 631的栅极耦合到输入pMOS 611和nMOS613的漏极，所以输出pMOS 632被激活(或导通)，从而上拉输出pMOS 631的漏极处的电压，这输出clkout。结果，clkout转变为高以形成clkout的上升沿。注意，当clkin从低转变为高时，延迟电路420的下半部(即，第一P子级520和第二N子级540)被关断。输出信号clkout的上升沿由一起操作的第一N子级510和第二P子级530生成。如上所述，第一跟踪模块550向输出pMOS 631提供交叉偏斜拐角补偿。具体地，在当前示例中，当clkin从低转变到高时，clkin_b从高转变到低。如上所述，第一跟踪模块550内的nMOS 651的栅极被配置为接收clkin_b。因此，nMOS 651响应于clkin_b转变为低而被停用(或截止)，从而阻断电流从VDD通过pMOS 655和653流到地。因此，pMOS 653的漏极处的节点被上拉到VDD。由于补偿nMOS 633的栅极耦合到pMOS 653的漏极，所以当clkout的上升沿被生成时，补偿nMOS 633通过VDD被激活(或导通)以向输出pMOS631提供交叉偏斜拐角补偿。下面将参考图6中的延迟电路420的下半部分讨论clkout的下降沿的生成。

如图6所示，延迟电路420的下半部分包括第一P子级520、第二N子级540和第二跟踪模块560。在一些实现中，第一P子级520包括输入nMOS 621以及两个pMOS 623和625，它们都彼此串联耦合在VDD与地之间。输入nMOS 621具有源极、栅极和漏极，其中源极耦合到地并且栅极被配置为接收输入信号clkin。pMOS 623具有源极、栅极和漏极，其中漏极耦合到输入nMOS 621的漏极，并且栅极被配置为接收偏置电压中的一个(即，vbp_cas)。pMOS 625也具有源极、栅极和漏极，其中源极耦合到VDD，栅极被配置为接收另一偏置电压vbp，并且漏极耦合到pMOS 623的源极。在一些实现中，pMOS 625是可调整的。例如，pMOS 625可以使用彼此并联耦合在pMOS 623的源极与VDD之间的一组基本相似的pMOS(未示出以避免混淆附图)来实现。偏置电压vbp被施加到这些pMOS的栅极。此外，这些pMOS中的选定数目pMOS可以基于代码fine(如图3和图4所示)被导通(或激活)，以便调整从VDD流到pMOS 623的源极的总电流量。第一P子级520的输出电压在输入nMOS 621的漏极与pMOS 623的漏极之间的节点处被生成。第一P子级520的输出耦合到第二N子级540的输入。第一P子级520内的pMOS623和625在其栅极处分别由来自偏置电压发生器(诸如图4中的偏置电压发生器410)的偏置电压vbp_cas和vbp驱动，该偏置电压发生器从带隙参考电流Ie生成偏置电压。响应于vbp_cas和vbp，生成电流以从VDD流过pMOS 623和625，从而产生源送电流。因此，pMOS 623和625也称为源送电流源或源送Ie电流源。在操作期间，vbp_cas和vbp可以调整以调节clkin的延迟版本(即，clkout)的下降沿。下面将进一步讨论调节的更多细节。

在一些实现中，第二N子级540包括输出nMOS 641和补偿pMOS 643。输出nMOS 641具有源极、栅极和漏极，其中源极耦合到地，栅极耦合到第一P子级520的输入nMOS 621和pMOS 623的漏极，并且漏极被配置为输出延迟电路420的输出clkout。补偿pMOS 643具有源极、栅极和漏极，其中漏极耦合到地，源极耦合到输出nMOS 641的漏极，并且栅极耦合到第二跟踪模块560的输出。在操作期间，在输入nMOS 621与第一P子级520的源送电流源之间的节点处生成的电压驱动输出nMOS 641的栅极，这在其漏极处生成clkout。

如图6所示，第二跟踪模块560的一种实现包括nMOS 665、另一nMOS 663和pMOS661，它们都串联耦合在VDD与地之间。具体地，nMOS 665具有源极、漏极和栅极，其中源极耦合到地，并且栅极被配置为接收来自偏置电压发生器(诸如图4中的偏置电压发生器410)的偏置电压中的一个(即，vbn)。nMOS 663也具有源极、漏极和栅极，其中源极耦合到nMOS 665的漏极，并且栅极被配置为接收来自偏置电压发生器的偏置电压中的另一偏置电压vbn_cas。pMOS 661具有漏极、源极和栅极，其中源极耦合到VDD，漏极耦合到nMOS 663的漏极以向第二N子级540提供输出电压，并且栅极被配置为接收输入信号的互补版本clkin_b。第二跟踪模块560内的nMOS 663和665在其栅极处分别由偏置电压vbn_cas和vbn驱动。如上所述，偏置电压发生器从带隙参考电流Ie生成偏置电压。响应于vbn_cas和vbn，可以允许电流从pMOS 661的漏极通过nMOS 665和663流到地，从而产生吸收电流。因此，nMOS 663和665也称为吸收电流源或源送Ie电流源。在一些实现中，nMOS 665是可调整的。例如，nMOS 665可以使用彼此并联耦合在nMOS 653的源极与地之间的一组基本相似的nMOS晶体管(未示出以避免混淆附图)来实现。偏置电压vbn被施加到这些nMOS的栅极。此外，这些nMOS中的选定数目nMOS可以基于代码fine(如图3和图4所示)被导通(或激活)，以便调整从pMOS 663流到地的总电流量。注意，在一些实现中，由nMOS 663和665形成的吸收电流源与第一N子级510中由nMOS 613和615形成的吸收电流源基本相似。因此，第二跟踪模块560中的吸收电流源可以在不同PVT条件下跟踪第一N子级510中的吸收电流源。

再次参考第二跟踪模块560，nMOS 663的漏极耦合到第二N子级540中的补偿pMOS643的栅极。在操作期间，pMOS 663的漏极处的电压驱动补偿pMOS 643的栅极，使得补偿pMOS 643向输出nMOS 641提供交叉偏斜拐角补偿，该输出nMOS 641由输入nMOS 621与第一P子级520内的源送电流源之间的节点处的电压驱动。

为了进一步说明延迟电路420的操作，考虑clkin从高转变到低的场景。clkin的低电压停用(或截止)输入nMOS 621以防止电流从源送电流源(即，pMOS 623和625)流到地。输入nMOS 621和pMOS 623的漏极在此耦合在一起的节点处的电压因此被上拉。由于输出nMOS641的栅极耦合到输入nMOS 621和pMOS 623的漏极，所以输出nMOS 641被激活(或导通)，从而下拉输出nMOS 641的漏极处的电压，这输出clkout。结果，clkout转变为低以形成clkout的下降沿。注意，当clkin从高转变为低时，延迟电路420的上半部分(即，第一N子级510和第二P子级530)被关断。输出信号clkout的下降沿由一起操作的第一P子级520和第二N子级540生成。通过使用延迟电路420的不同部分分别生成clkout的上升沿和下降沿，延迟电路420可以有利地生成基本相等的上升沿和下降沿。与图1所示的常规的基于反相器的延迟电路100(其可能由于PN失配而生成不相等的上升沿和下降沿)不同，延迟电路420在这方面不易受到PN失配的影响。如上所述，第二跟踪模块560向输出nMOS 641提供交叉偏斜拐角补偿。具体地，在当前示例中，当clkin从高转变到低时，clkin_b从低转变到高。如上所述，第二跟踪模块560内的pMOS 661的栅极被配置为接收clkin_b。因此，pMOS 661响应于clkin_b转变为高而被停用(或截止)，从而阻断电流从VDD通过nMOS 665和663流到地。因此，nMOS663的漏极处的节点被下拉到低电压(例如，基本接地)。由于补偿pMOS 643的栅极耦合到nMOS 663的漏极，所以当clkout的下降沿被生成时，补偿pMOS 643通过低电压被激活(或导通)以向输出nMOS 641提供交叉偏斜拐角补偿。利用由跟踪模块550和560提供的交叉偏斜拐角补偿，可以有利地使延迟电路420对PVT变化基本不敏感。

在一些实现中，延迟电路420包括用于校正、补偿或减轻由延迟电路420引入的占空比失真(如果有的话)的占空比校正(DCC)模块570。注意，DCC模块570集成在延迟电路420内，并且与图3所示的DCC模块320不同并且分离。参考图6，DCC模块570包括nMOS 671和pMOS673。nMOS 671具有漏极、源极和栅极，其中源极耦合到地，漏极耦合到第一N子级510的nMOS613的源极和nMOS 615的漏极，并且栅极被配置为接收vbn。pMOS 673也具有漏极、源极和栅极，其中源极耦合到VDD，漏极耦合到第一P子级520的pMOS 623的源极和pMOS 625的漏极，并且栅极被配置为接收vbp。

在一些实现中，pMOS 673是可调整的，而nMOS 671保持恒定(或不变)。例如，pMOS673可以使用彼此并联耦合在pMOS 625的漏极与VDD之间的一组基本相似的pMOS(未示出以避免混淆附图)来实现。偏置电压vbp被施加到这些pMOS的栅极。此外，这些pMOS中的选定数目pMOS可以基于代码dcc(如图3所示)被导通(或激活)，以便调整从VDD流到pMOS的源极的总电流量。可调整pMOS 673可以调节电流以控制输出信号clkout的下降沿。注意，clkout的上升沿没有被调节。替代地，nMOS 671可以被配置为可调整而不是pMOS 673，在这种情况下，clkout的上升沿被调节，而clkout的下降沿保持不变。例如，nMOS 671可以使用在地与nMOS的漏极之间彼此并联耦合的一组基本相似的nMOS(未示出以避免混淆附图)来实现。偏置电压vbn被施加到这些nMOS的栅极。此外，这些nMOS中的选定数目nMOS可以基于代码(类似于图3中的dcc)被导通(或激活)，以便调整通过nMOS流到地的总电流量。通过调节clkout的下降沿和上升沿中的仅一个，可以消除延迟与DCC校准之间的竞争条件，因为它们可以通过延迟电路420独立地调节。此外，DCC模块570集成在延迟电路420内，因此，消除了在延迟单元260外部提供附加DCC模块以校正来自延迟单元260的clkout中的任何DCC的需要。因此，在延迟电路420内具有DCC模块570有助于节省面积和功率，同时提高性能。

图7示出了根据本公开的一些方面的偏置电压发生器410的一种实现。如上所述，偏置电压发生器410被配置为生成用于延迟电路420的偏置电压(即，vbp、vbp_cas、vbn和vbn_cas)集合。参考图7，偏置电压发生器410包括六(6)个nMOS 710、720、722、724、730和732、以及五(5)个pMOS 721、723、725、731和733，每个具有源极、漏极和栅极。nMOS 710的源极耦合到地，并且nMOS 710的栅极和漏极耦合在一起并且被配置为从带隙电流源接收带隙参考电流Ie。nMOS 720的源极也耦合到地，nMOS 720的栅极耦合到nMOS 710的栅极，并且nMOS 720的漏极耦合到pMOS 721的漏极和栅极。pMOS 721的源极耦合到电源VDD。nMOS 710和720被配置为电流镜，使得流过nMOS 710的带隙参考电流Ie被镜像(或复制)到另一侧的nMOS 720。因此，与Ie基本相同的电流流过由nMOS 720和pMOS 721形成的路径。

在一些实现中，pMOS 723的源极也耦合到VDD。pMOS 723的栅极耦合到pMOS 721的栅极和漏极。pMOS 723的漏极耦合到nMOS722的漏极和栅极。nMOS 722的源极耦合到地。与pMOS 723一样，pMOS 725的源极也耦合到VDD。pMOS 725的栅极耦合到pMOS 721的栅极和漏极。pMOS 725的漏极耦合到nMOS 724的漏极和栅极。nMOS 724的源极耦合到地。在操作期间，pMOS 721和pMOS 723也被配置为电流镜。因此，流过pMOS 721的电流(即，Ie)被进一步镜像(或复制)到由pMOS 723和nMOS 722形成的路径。在nMOS 722的漏极和栅极处生成的电压作为偏置电压中的一个(即，vbn)被输出。类似地，pMOS 721和pMOS 725也被配置为电流镜。因此，流过pMOS 721的Ie再次被镜像(或复制)到由pMOS 725和nMOS 724形成的路径。在nMOS 724的漏极和栅极处生成的电压作为偏置电压中的另一个(即，vbn_cas)被输出。

在一些实现中，pMOS 731的源极耦合到VDD，并且pMOS 731的栅极和漏极一起耦合到nMOS 730的漏极。nMOS 730的源极耦合到地，并且nMOS 730的栅极耦合到nMOS 710和720的栅极。与pMOS 731一样，pMOS 733的源极耦合到VDD，并且pMOS 733的栅极和漏极一起耦合到nMOS 732的漏极。nMOS 732的源极耦合到地，并且nMOS 732的栅极耦合到nMOS 710和720两者的栅极。在操作期间，nMOS 710和730被配置为电流镜，使得流过nMOS 710的电流Ie被镜像(或复制)到由nMOS 730和pMOS 731形成的路径。因此，与Ie基本相同的电流流过pMOS 731，并且在pMOS 731的栅极和漏极处生成的电压作为偏置电压中的一个(即，vbp)被输出。同样，nMOS 710和732也被配置为电流镜，使得流过nMOS 710的电流Ie被镜像(或复制)到由nMOS 732和pMOS 733形成的路径。因此，与Ie基本相同的电流流过pMOS 733，并且在pMOS 733的栅极和漏极处生成的电压作为偏置电压中的一个(即，vbp_cas)被输出。

在一些实现中，nMOS 710可以响应于信号或代码“coarse”(诸如图3和图4所示的代码coarse)而可调整。具体地，nMOS 710可以用大小基本相似的一组nMOS来实现，该组nMOS在nMOS的漏极与地之间彼此并联耦合。该nMOS中的选定数目nMOS可以基于应用于nMOS的栅极的代码被导通(激活)。

图8示出了用于生成输入信号的延迟版本的方法800的一种实现。方法800可以使用上述延迟电路420的各种实现来实践。方法800开始于框810，在框810中，使用具有吸收电流源的第一N子级从输入信号生成输出信号的上升沿。例如，上升沿可以使用图5-图6所示的第一N子级510的一些实现来生成。然后，方法800转变到框820，在框820中，使用具有源送电流源的第一P子级生成输出信号的下降沿。例如，下降沿可以使用图5-图6所示的第一P子级520的一些实现来生成。此外，吸收电流源和源送电流源响应于偏置电压集合中的相应偏置电压是可变的(或可调整的)。例如，偏置电压可以由偏置电压发生器提供，诸如图4和图7所示的偏置电压发生器410的一些实现。

在一些实现中，该方法进一步从框820转变到框830，在框830中，调节输出信号的上升沿和下降沿中的仅一个以校正输出信号的占空比失真。例如，方法800可以使用占空比失真(DCC)模块，诸如图5和图6所示的DCC模块570的一些实现。在调节输出信号的下降沿以校正占空比失真的实现中，DCC模块可以用可调整pMOS(例如，图6中的可调整pMOS 673)来实现。替代地，在调节输出信号的上升沿以校正占空比失真的一些实现中，DCC模块可以用可调整nMOS来实现。

应当理解，本公开不限于以上用于描述本公开各方面的示例性术语。例如，延迟器件也可以称为延迟级、延迟缓冲器、延迟元件或另一术语。正交时钟发生器也可以称为时钟发生器或另一术语。时钟可以称为时钟信号、定时信号或另一术语。

在本公开中，“示例性”一词用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现或方面不一定被解释为优选或优于本公开的其他方面。同样，术语“方面”并不要求本公开的所有方面包括所讨论的特征、优点或操作模式。术语“耦合”在本文中用于指代两个结构之间的直接或间接电耦合。还应当理解，术语“接地”可以指代DC接地或AC接地，并且因此术语“接地”涵盖了这两种可能性。

以下编号条款中描述了一些实现示例：

1.一种延迟电路，包括：

第一N子级，具有吸收电流源，被配置为接收输入信号，并且生成所述延迟电路的输出信号的上升沿，其中所述输出信号是所述输入信号的延迟版本；以及

第一P子级，具有源送电流源，被配置为接收所述输入信号，并且生成所述输出信号的下降沿，其中所述吸收电流源和所述源送电流源响应于多个偏置电压中的相应偏置电压而可变。

2.根据条款1所述的延迟电路，还包括：

占空比校正模块，耦合到所述第一N子级和所述第一P子级，被配置为调节所述输出信号的所述上升沿和所述下降沿中的仅一个，以校正所述输出信号的占空比失真。

3.根据条款2所述的延迟电路，其中所述占空比校正模块包括：

p型金属氧化物半导体器件(pMOS)的集合，每个pMOS具有漏极、栅极和源极，漏极耦合到所述第一P子级，源极耦合到电压源(VDD)，并且栅极被配置为接收所述多个偏置电压中的第一偏置电压(Vbp)；以及

n型金属氧化物半导体器件(nMOS)的集合，每个nMOS具有漏极、栅极和源极，漏极耦合到所述第一N子级，源极耦合到地，并且栅极被配置为接收所述多个偏置电压中的第二偏置电压(Vbn)。

4.根据条款3所述的延迟电路，其中所述占空比校正模块的所述pMOS的集合被配置为可调整以调节所述输出信号的所述下降沿，并且所述占空比校正模块的所述nMOS的集合被配置为保持恒定。

5.根据条款3所述的延迟电路，其中所述占空比校正模块的所述nMOS的集合被配置为可调整以调节所述输出信号的所述上升沿，并且所述占空比校正模块的所述pMOS的集合被配置为保持恒定。

6.根据条款1所述的延迟电路，还包括：

第二N子级，具有耦合到所述第一P子级的第一输入、以及耦合到所述延迟电路的输出以提供所述延迟电路的所述输出信号的所述下降沿的输出；以及

第二P子级，具有耦合到所述第一N子级的第一输入、以及耦合到所述延迟电路的输出以提供所述延迟电路的所述输出信号的所述上升沿的输出。

7.根据条款6所述的延迟电路，其中所述第二P子级包括：

输出pMOS，具有源极、栅极和漏极，所述输出pMOS的源极耦合到电压源(VDD)，漏极耦合到所述延迟电路的输出，并且栅极耦合到所述第一N子级；以及

补偿NMOS，具有栅极、源极和漏极，漏极耦合到所述电压源(VDD)，源极耦合到所述延迟电路的输出，并且栅极耦合到第一跟踪模块。

8.根据条款7所述的延迟电路，其中所述第一跟踪模块包括第二源送电流源和nMOS，第二源送电流源与所述第一P子级的所述源送电流源基本相似，所述nMOS具有栅极、源极和漏极，源极耦合到地，漏极耦合到所述第二源送电流源，并且栅极被配置为接收所述输入信号的互补版本。

9.根据条款8所述的延迟电路，其中所述第二N子级包括：

输出nMOS，具有源极、栅极和漏极，源极耦合到地，漏极耦合到所述延迟电路的输出，并且栅极耦合到所述第一P子级；以及

补偿pMOS，具有栅极、源极和漏极，漏极耦合到地，源极耦合到所述延迟电路的输出，并且栅极耦合到第二跟踪模块。

10.根据条款9所述的延迟电路，其中所述第二跟踪模块包括第二吸收电流源和pMOS，所述第二吸收电流源与所述第一N子级的所述吸收电流源基本相似，所述pMOS具有栅极、源极和漏极，源极耦合到所述电压源(VDD)，漏极耦合到所述第二吸收电流源，并且栅极被配置为接收所述输入信号的所述互补版本。

11.根据条款1所述的延迟电路，其中所述多个偏置电压从带隙参考电流生成。

12.一种片上系统(SoC)，包括：

处理模块；以及

输入接口，耦合到所述处理模块，被配置为从所述SoC外部的源接收输入信号，所述输入接口包括正交时钟发生器，所述正交时钟发生器包括

根据条款1所述的延迟电路。

13.根据条款12所述的系统，其中所述正交时钟发生器还包括：

单端到差分转换器，耦合到所述延迟电路，以接收所述时钟信号的所述延迟版本，并且基于所述时钟信号的所述延迟版本生成一对互补时钟信号；以及

相位插值器，耦合到所述单端到差分转换器，以接收所述一对互补时钟信号。

14.一种用于生成输入信号的延迟版本的方法，包括：

使用具有吸收电流源的第一N子级从所述输入信号生成输出信号的上升沿，其中所述输出信号是所述输入信号的所述延迟版本；以及

使用具有源送电流源的第一P子级生成所述输出信号的下降沿，其中所述吸收电流源和所述源送电流源响应于多个偏置电压中的相应偏置电压而可变。

15.根据条款14所述的方法，还包括：

调节所述输出信号的所述上升沿和所述下降沿中的仅一个，以校正所述输出信号的占空比失真。

16.根据条款14所述的方法，还包括：

使用第二N子级提供所述输出信号的所述下降沿，所述第二N子级具有耦合到所述第一P子级的第一输入、以及耦合到延迟电路的输出的输出；以及

使用第二P子级提供所述输出信号的所述上升沿，所述第二P子级具有耦合到所述第一N子级的第一输入、以及耦合到所述延迟电路的输出的输出。

17.根据条款16所述的方法，其中所述第二P子级包括输出PMOS，所述输出PMOS具有源极、栅极和漏极，所述输出PMOS的源极耦合到电压源(VDD)，漏极耦合到所述延迟电路的输出，并且栅极耦合到所述第一N子级；并且所述方法还包括：

使用由第一跟踪模块驱动的补偿NMOS向所述输出信号的所述上升沿提供交叉偏斜补偿，其中所述补偿NMOS具有栅极、源极和漏极，漏极耦合到所述电压源(VDD)，源极耦合到所述延迟电路的输出，并且栅极耦合到所述第一跟踪模块。

18.根据条款17所述的方法，其中所述第二N子级包括输出NMOS，所述输出NMOS具有源极、栅极和漏极，所述输出NMOS的源极耦合到地，漏极耦合到所述延迟电路的输出，并且栅极耦合到所述第一P子级；并且所述方法还包括：

使用由第二跟踪模块驱动的补偿PMOS向所述输出信号的所述下降沿提供交叉偏斜补偿，其中所述补偿PMOS具有栅极、源极和漏极，漏极耦合到地，源极耦合到所述延迟电路的输出，并且栅极耦合到所述第二跟踪模块。

19.根据条款14所述的方法，还包括：

从带隙参考电流源生成所述多个偏置电压。

提供本公开的先前描述是为了使得本领域任何技术人员能够制作或使用本公开。对本领域技术人员来说，对本公开的各种修改将是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在局限于本文中描述的示例，而是应当符合与本文中公开的原理和新颖特征相一致的最宽范围。

Claims (19)

1.一种延迟电路，包括：

第一N子级，具有吸收电流源，所述第一N子级被配置为接收输入信号并且生成所述延迟电路的输出信号的上升沿，其中所述输出信号是所述输入信号的延迟版本；以及

第一P子级，具有源送电流源，所述第一P子级被配置为接收所述输入信号并且生成所述输出信号的下降沿，其中所述吸收电流源和所述源送电流源响应于多个偏置电压中的相应偏置电压而可变。

2.根据权利要求1所述的延迟电路，还包括：

占空比校正模块，耦合到所述第一N子级和所述第一P子级，被配置为调节所述输出信号的所述上升沿和所述下降沿中的仅一者，以校正所述输出信号的占空比失真。

3.根据权利要求2所述的延迟电路，其中所述占空比校正模块包括：

p型金属氧化物半导体器件(pMOS)的集合，每个pMOS具有漏极、栅极和源极，所述漏极耦合到所述第一P子级，所述源极耦合到电压源(VDD)，并且所述栅极被配置为接收所述多个偏置电压中的第一偏置电压(Vbp)；以及

n型金属氧化物半导体器件(nMOS)的集合，每个nMOS具有漏极、栅极和源极，所述漏极耦合到所述第一N子级，所述源极耦合到地，并且所述栅极被配置为接收所述多个偏置电压中的第二偏置电压(Vbn)。

4.根据权利要求3所述的延迟电路，其中所述占空比校正模块的所述pMOS的集合被配置为可调整以调节所述输出信号的所述下降沿，并且所述占空比校正模块的所述nMOS的集合被配置为保持恒定。

5.根据权利要求3所述的延迟电路，其中所述占空比校正模块的所述nMOS的集合被配置为可调整以调节所述输出信号的所述上升沿，并且所述占空比校正模块的所述pMOS的集合被配置为保持恒定。

6.根据权利要求1所述的延迟电路，还包括：

第二N子级，具有耦合到所述第一P子级的第一输入、以及耦合到所述延迟电路的输出以提供所述延迟电路的所述输出信号的所述下降沿的输出；以及

第二P子级，具有耦合到所述第一N子级的第一输入、以及耦合到所述延迟电路的输出以提供所述延迟电路的所述输出信号的所述上升沿的输出。

7.根据权利要求6所述的延迟电路，其中所述第二P子级包括：

输出pMOS，具有源极、栅极和漏极，所述输出pMOS的所述源极耦合到电压源(VDD)，所述漏极耦合到所述延迟电路的输出，并且所述栅极耦合到所述第一N子级；以及

补偿NMOS，具有栅极、源极和漏极，所述漏极耦合到所述电压源(VDD)，所述源极耦合到所述延迟电路的所述输出，并且所述栅极耦合到第一跟踪模块。

8.根据权利要求7所述的延迟电路，其中所述第一跟踪模块包括第二源送电流源和nMOS，所述第二源送电流源与所述第一P子级的所述源送电流源基本相似，所述nMOS具有栅极、源极和漏极，所述源极耦合到地，所述漏极耦合到所述第二源送电流源，并且所述栅极被配置为接收所述输入信号的互补版本。

9.根据权利要求8所述的延迟电路，其中所述第二N子级包括：

输出nMOS，具有源极、栅极和漏极，所述源极耦合到地，所述漏极耦合到所述延迟电路的所述输出，并且所述栅极耦合到所述第一P子级；以及

补偿pMOS，具有栅极、源极和漏极，所述漏极耦合到地，所述源极耦合到所述延迟电路的所述输出，并且所述栅极耦合到第二跟踪模块。

10.根据权利要求9所述的延迟电路，其中所述第二跟踪模块包括第二吸收电流源和pMOS，所述第二吸收电流源与所述第一N子级的所述吸收电流源基本相似，所述pMOS具有栅极、源极和漏极，所述源极耦合到所述电压源(VDD)，所述漏极耦合到所述第二吸收电流源，并且所述栅极被配置为接收所述输入信号的所述互补版本。

11.根据权利要求1所述的延迟电路，其中所述多个偏置电压从带隙参考电流生成。

12.一种片上系统(SoC)，包括：

处理模块；以及

输入接口，耦合到所述处理模块，被配置为从所述SoC外部的源接收输入信号，所述输入接口包括正交时钟发生器，所述正交时钟发生器包括

根据权利要求1所述的延迟电路。

13.根据权利要求12所述的系统，其中所述正交时钟发生器还包括：

单端到差分转换器，耦合到所述延迟电路以接收所述时钟信号的所述延迟版本，并且基于所述时钟信号的所述延迟版本生成互补时钟信号对；以及

相位插值器，耦合到所述单端到差分转换器，以接收所述互补时钟信号对。

14.一种用于生成输入信号的延迟版本的方法，包括：

使用具有吸收电流源的第一N子级从所述输入信号生成输出信号的上升沿，其中所述输出信号是所述输入信号的所述延迟版本；以及

使用具有源送电流源的第一P子级生成所述输出信号的下降沿，其中所述吸收电流源和所述源送电流源响应于多个偏置电压中的相应偏置电压而可变。

15.根据权利要求14所述的方法，还包括：

调节所述输出信号的所述上升沿和所述下降沿中的仅一者，以校正所述输出信号的占空比失真。

16.根据权利要求14所述的方法，还包括：

使用第二N子级提供所述输出信号的所述下降沿，所述第二N子级具有耦合到所述第一P子级的第一输入、以及耦合到所述延迟电路的输出的输出；以及

使用第二P子级提供所述输出信号的所述上升沿，所述第二P子级具有耦合到所述第一N子级的第一输入、以及耦合到所述延迟电路的所述输出的输出。

17.根据权利要求16所述的方法，其中所述第二P子级包括输出PMOS，所述输出PMOS具有源极、栅极和漏极，所述输出PMOS的所述源极耦合到电压源(VDD)，所述漏极耦合到所述延迟电路的输出，并且所述栅极耦合到所述第一N子级；并且所述方法还包括：

使用由第一跟踪模块驱动的补偿NMOS向所述输出信号的所述上升沿提供交叉偏斜补偿，其中所述补偿NMOS具有栅极、源极和漏极，所述漏极耦合到所述电压源(VDD)，所述源极耦合到所述延迟电路的所述输出，并且所述栅极耦合到所述第一跟踪模块。

18.根据权利要求17所述的方法，其中所述第二N子级包括输出NMOS，所述输出NMOS具有源极、栅极和漏极，所述输出NMOS的所述源极耦合到地，所述漏极耦合到所述延迟电路的所述输出，并且所述栅极耦合到所述第一P子级；并且所述方法还包括：

使用由第二跟踪模块驱动的补偿PMOS向所述输出信号的所述下降沿提供交叉偏斜补偿，其中所述补偿PMOS具有栅极、源极和漏极，所述漏极耦合到地，所述源极耦合到所述延迟电路的所述输出，并且所述栅极耦合到所述第二跟踪模块。

19.根据权利要求14所述的方法，还包括：

从带隙参考电流源生成所述多个偏置电压。