KR20230142625A - Pvt 변동에 둔감하고 상승/하강 에지들이 동일한 직교위상 클록 생성을 위한 신규한 지연 셀 - Google Patents

Pvt 변동에 둔감하고 상승/하강 에지들이 동일한 직교위상 클록 생성을 위한 신규한 지연 셀 Download PDF

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Abstract

프로세스, 전압, 온도(PVT) 변동들에 둔감하고 상승/하강 에지들이 동일한 직교위상 클록 생성을 위한 신규한 지연 회로가 개시된다. 일 구현에서, 지연 회로는, 입력 신호를 수신하고 지연 회로의 출력 신호의 상승 에지를 생성하도록 구성되며 싱킹 전류 소스를 갖는 제1 N-서브스테이지를 포함하며, 여기서, 출력 신호는 입력 신호의 지연된 버전이다. 지연 회로는, 입력 신호를 수신하고 출력 신호의 하강 에지를 생성하도록 구성되며 소싱 전류 소스를 갖는 제1 P-서브스테이지를 더 포함하며, 싱킹 전류 소스 및 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적이다.

Description

PVT 변동에 둔감하고 상승/하강 에지들이 동일한 직교위상 클록 생성을 위한 신규한 지연 셀
[0001] 본 특허 출원은, "NOVEL DELAY CELL FOR QUADRATURE CLOCK GENERATION WITH INSENSITIVITY TO PVT VARIATION AND EQUAL RISING/FALLING EDGES"라는 명칭으로 2021년 3월 25일자로 출원된 정규 출원 제17/212,366호를 우선권으로 주장하며, 상기 출원은 본원의 양수인에게 양도되었고, 이로써 인용에 의해 명백히 본원에 포함된다.
[0002] 본 개시내용의 양상들은 일반적으로 지연 회로들에 관한 것으로, 더 상세하게는, 프로세스, 전압, 및 온도(PVT) 변동들에 둔감한 지연 회로들에 관한 것이다.
[0003] 집적 회로(IC)는, 다양한 동작들을 수행하기 위해 복수의 지연 요소들 또는 지연 회로들을 포함할 수 있다. 예컨대, 지연 요소들은, 2개 이상의 신호들을 시간 정렬하기 위해, 이를테면, 데이터 신호를 대응하는 클록 신호에 그리고/또는 클록 신호를 데이터 신호에 시간 정렬하기 위해 사용될 수 있다. 지연 요소들은 또한, 착신 데이터를 샘플링하기 위한 하나 이상의 클록 신호들을 생성하기 위해 입력/출력(I/O) 인터페이스에서 사용될 수 있다. 본 개시내용에서는 그러한 지연 요소들의 성능에 관심이 있다.
[0004] 다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 그러한 구현들의 간략화된 개요를 제시한다. 이러한 개요는, 고려되는 모든 구현들의 포괄적인 개관이 아니며, 모든 구현들의 핵심 또는 중요 요소들을 식별하도록 의도되지 않고 임의의 구현들 또는 모든 구현들의 범위를 기술하도록 의도되지도 않는다. 그것의 유일한 목적은, 이후에 제시되는 더 상세한 설명에 대한 서론으로서 간략화된 형태로 하나 이상의 구현들의 일부 개념들을 제시하는 것이다.
[0005] 본 개시내용의 양상은 지연 회로에 관한 것으로, 지연 회로는, 입력 신호를 수신하고 지연 회로의 출력 신호의 상승 에지를 생성하도록 구성되며 싱킹(sinking) 전류 소스를 갖는 제1 N-서브스테이지 ― 출력 신호는 입력 신호의 지연된 버전임 ―; 및 입력 신호를 수신하고 출력 신호의 하강 에지를 생성하도록 구성되며 소싱(sourcing) 전류 소스를 갖는 제1 P-서브스테이지를 포함하며, 싱킹 전류 소스 및 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적이다.
[0006] 본 개시내용의 일 양상에 따르면, 지연 회로는, 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 상승 에지 및 하강 에지 중 하나만을 조정하도록 구성되며 제1 N-서브스테이지 및 제1 P-서브스테이지에 커플링되는 듀티 사이클 정정 모듈을 더 포함할 수 있다.
[0007] 본 개시내용의 추가적인 양상에 따르면, 듀티 사이클 정정 모듈은, 각각이 드레인, 게이트, 및 소스를 갖는 p-타입 금속 산화물 반도체 디바이스(pMOS)들의 세트 ― 드레인은 제1 P-서브스테이지에 커플링되고, 소스는 전압 공급부(VDD)에 커플링되고, 게이트는 복수의 바이어스 전압들 중 제1 바이어스 전압(Vbp)을 수신하도록 구성됨 ―; 및 각각이 드레인, 게이트, 및 소스를 갖는 n-타입 금속 산화물 반도체 디바이스(nMOS)들의 세트 ― 드레인은 제1 N-서브스테이지에 커플링되고, 소스는 접지에 커플링되고, 게이트는 복수의 바이어스 전압들 중 제2 바이어스 전압(Vbn)을 수신하도록 구성됨 ― 를 포함한다.
[0008] 본 개시내용의 추가적인 양상에 따르면, 듀티 사이클 정정 모듈의 pMOS들의 세트는 출력 신호의 하강 에지를 조정하게 튜닝가능하도록 구성되고, 듀티 사이클 정정 모듈의 nMOS들의 세트는 일정하게 유지되도록 구성된다.
[0009] 본 개시내용의 다른 양상에 따르면, 듀티 사이클 정정 모듈의 nMOS들의 세트는 출력 신호의 상승 에지를 조정하게 튜닝가능하도록 구성되고, 듀티 사이클 정정 모듈의 pMOS들의 세트는 일정하게 유지되도록 구성된다.
[0010] 본 개시내용의 일 양상에 따르면, 지연 회로는, 제1 P-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력 신호의 하강 에지를 제공하기 위해 지연 회로의 출력에 커플링되는 출력을 갖는 제2 N-서브스테이지; 및 제1 N-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력 신호의 상승 에지를 제공하기 위해 지연 회로의 출력에 커플링되는 출력을 갖는 제2 P-서브스테이지를 더 포함한다.
[0011] 본 개시내용의 추가적인 양상에 따르면, 제2 P-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 pMOS ― 출력 pMOS의 소스는 전압 공급부(VDD)에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 N-서브스테이지에 커플링됨 ―; 및 게이트, 소스, 및 드레인을 갖는 보상 NMOS ― 드레인은 전압 공급부(VDD)에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제1 추적 모듈에 커플링됨 ― 를 포함한다.
[0012] 본 개시내용의 추가적인 양상에 따르면, 제1 추적 모듈은, 제1 P-서브스테이지의 소싱 전류 소스와 실질적으로 유사한 제2 소싱 전류 소스, 및 게이트, 소스, 및 드레인을 갖는 nMOS를 포함하며, 소스는 접지에 커플링되고, 드레인은 제2 소싱 전류 소스에 커플링되고, 게이트는 입력 신호의 상보적 버전을 수신하도록 구성된다.
[0013] 본 개시내용의 추가적인 양상에 따르면, 제2 N-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 nMOS ― 소스는 접지에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 P-서브스테이지에 커플링됨 ―; 및 게이트, 소스, 및 드레인을 갖는 보상 pMOS ― 드레인은 접지에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제2 추적 모듈에 커플링됨 ― 를 포함한다.
[0014] 본 개시내용의 추가적인 양상에 따르면, 제2 추적 모듈은, 제1 N-서브스테이지의 싱킹 전류 소스와 실질적으로 유사한 제2 싱킹 전류 소스, 및 게이트, 소스, 및 드레인을 갖는 pMOS를 포함하며, 소스는 전압 공급부(VDD)에 커플링되고, 드레인은 제2 싱킹 전류 소스에 커플링되고, 게이트는 입력 신호의 상보적 버전을 수신하도록 구성된다.
[0015] 본 개시내용의 추가적인 양상에 따르면, 복수의 바이어스 전압들은 밴드갭 기준 전류로부터 생성된다.
[0016] 본 개시내용의 일 양상에 따르면, 시스템 온 칩(SoC; system on a chip)은, 프로세싱 모듈; 및 SoC 외부의 소스로부터 입력 신호들을 수신하도록 구성되며 프로세싱 모듈에 커플링되는 입력 인터페이스를 포함하며, 입력 인터페이스는 직교위상(quadrature) 클록 생성기를 포함하고, 직교위상 클록 생성기는 위의 문단들 중 임의의 문단에서 언급된 바와 같은 지연 회로를 포함한다.
[0017] 본 개시내용의 추가적인 양상에 따르면, 직교위상 클록 생성기는, 클록 신호의 지연된 버전을 수신하고 클록 신호의 지연된 버전에 기반하여 한 쌍의 상보적 클록 신호들을 생성하기 위해 지연 회로에 커플링되는 싱글 엔드-투-차동 변환기(single end to differential converter); 및 한 쌍의 상보적 클록 신호들을 수신하기 위해 싱글 엔드-투-차동 변환기에 커플링되는 위상 보간기를 더 포함한다.
[0018] 본 개시내용의 일 양상에 따르면, 입력 신호의 지연된 버전을 생성하기 위한 방법은, 싱킹 전류 소스를 갖는 제1 N-서브스테이지를 사용하여 입력 신호로부터 출력 신호의 상승 에지를 생성하는 단계 ― 출력 신호는 입력 신호의 지연된 버전임 ―; 및 소싱 전류 소스를 갖는 제1 P-서브스테이지를 사용하여 출력 신호의 하강 에지를 생성하는 단계를 포함하며, 싱킹 전류 소스 및 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적이다.
[0019] 본 개시내용의 추가적인 양상에 따르면, 방법은, 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 상승 에지 및 하강 에지 중 하나만을 조정하는 단계를 더 포함한다.
[0020] 본 개시내용의 추가적인 양상에 따르면, 방법은, 제2 N-서브스테이지를 사용하여 출력 신호의 하강 에지를 제공하는 단계 ― 제2 N-서브스테이지는, 제1 P-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력에 커플링되는 출력을 가짐 ―; 및 제2 P-서브스테이지를 사용하여 출력 신호의 상승 에지를 제공하는 단계 ― 제2 P-서브스테이지는, 제1 N-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력에 커플링되는 출력을 가짐 ― 를 더 포함한다.
[0021] 본 개시내용의 추가적인 양상에 따르면, 제2 P-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 PMOS를 포함하며, 출력 PMOS의 소스는 전압 공급부(VDD)에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 N-서브스테이지에 커플링되고; 방법은, 제1 추적 모듈에 의해 구동되는 보상 NMOS를 사용하여 출력 신호의 상승 에지에 크로스-스큐(cross-skew) 보상을 제공하는 단계를 더 포함하며, 보상 NMOS는 게이트, 소스, 및 드레인을 갖고, 드레인은 전압 공급부(VDD)에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제1 추적 모듈에 커플링된다.
[0022] 본 개시내용의 추가적인 양상에 따르면, 제2 N-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 NMOS를 포함하며, 출력 NMOS의 소스는 접지에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 P-서브스테이지에 커플링되고; 방법은, 제2 추적 모듈에 의해 구동되는 보상 PMOS를 사용하여 출력 신호의 하강 에지에 크로스-스큐 보상을 제공하는 단계를 더 포함하며, 보상 PMOS는 게이트, 소스, 및 드레인을 갖고, 드레인은 접지에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제2 추적 모듈에 커플링된다.
[0023] 본 개시내용의 추가적인 양상에 따르면, 방법은, 밴드갭 기준 전류 소스로부터 복수의 바이어스 전압들을 생성하는 단계를 더 포함한다.
[0024] 전술한 목적 및 관련된 목적을 달성하기 위해, 하나 이상의 구현들은 아래에서 완전히 설명되고 특히 청구항들에서 지적되는 특징들을 포함한다. 다음의 설명 및 첨부된 도면들은, 하나 이상의 구현들의 특정한 예시적인 양상들을 상세히 기재한다. 그러나, 이러한 양상들은, 다양한 구현들의 원리들이 이용될 수 있는 다양한 방식들 중 단지 몇몇만을 표시하며, 설명의 구현들은 모든 그러한 양상들 및 그들의 등가물들을 포함하도록 의도된다.
[0025] 도 1은 예시적인 종래의 지연 회로를 도시한다.
[0026] 도 2는 시스템 온 칩(SoC)의 일 구현을 도시한다.
[0027] 도 3은 직교위상 클록 생성기의 일 구현을 도시한다.
[0028] 도 4는 본 개시내용의 일부 양상들에 따른 지연 유닛의 일 구현을 도시한다.
[0029] 도 5는 본 개시내용의 일부 양상들에 따른 지연 회로의 일 구현을 도시한다.
[0030] 도 6은 본 개시내용의 일부 양상들에 따른 지연 회로의 일 구현을 도시한다.
[0031] 도 7은 바이어스 전압 생성기의 일 구현을 도시한다.
[0032] 도 8은 입력 신호의 지연된 버전을 생성하기 위한 방법의 일 구현을 도시한다.
[0033] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들만을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이러한 개념들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게 명백할 것이다. 일부 예시들에서, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시되어 있다.
[0034] 지연 회로들은 많은 상이한 응용들의 반도체 회로들에서 널리 사용되어 왔다. 종래의 지연 회로들은 전형적으로 간단한 인버터-기반 회로를 포함하며, 지연 조정은 커패시턴스 튜닝 및/또는 디바이스 사이즈 결정(sizing)에 의해 달성된다. 예시적인 종래의 인버터-기반 지연 회로(100)가 도 1에 도시된다. 지연 회로(100)는, p-타입 금속 산화물 반도체 트랜지스터(pMOS)(110), 다른 pMOS(130), n-타입 금속 산화물 반도체 트랜지스터(nMOS)(120), 다른 nMOS(140), 및 조정가능한 로드 커패시터(150)를 포함한다. pMOS들(110, 130) 및 nMOS들(120, 140) 각각은 소스, 게이트, 및 드레인을 갖는다. pMOS(110) 및 nMOS(120)의 게이트들은 함께 커플링되고 지연 회로(100)에 대한 입력 신호(clkin)를 수신하도록 구성된다. pMOS(110)와 nMOS(120)의 드레인들은 함께 커플링되고 지연 회로(100)의 출력 신호(clkout)를 출력하도록 구성된다. 로드 커패시터(cload)(150)는 pMOS(110) 및 nMOS(120)의 드레인들(즉, 지연 회로(100)의 출력)과 접지 사이에 커플링된다. pMOS(130)의 소스는 전력 공급부 또는 전압 공급부(VDD)에 커플링되고, pMOS(130)의 드레인은 pMOS(110)의 소스에 커플링된다. pMOS(130)의 게이트는 인에이블 신호의 상보적 버전(enb)을 수신하도록 구성된다. pMOS(130)는 튜닝가능하고, 전류 소스로서 구성된다. nMOS(140)의 소스는 접지에 커플링되고, nMOS(140)의 드레인은 nMOS(120)의 소스에 커플링된다. nMOS(140)의 게이트는 인에이블 신호(en)를 수신하도록 구성된다. nMOS(140)는 튜닝가능하고, 전류 싱크로서 구성된다. 전류 소스 pMOS(130) 및 전류 싱크 nMOS(140)는 지연 회로(100)의 특정 지연을 설정하기 위해 그들 개개의 게이트들에서 enb 및 en을 각각 수신한다. 예컨대, 튜닝가능한 pMOS(130)는 pMOS(110)의 소스와 VDD 사이에 병렬로 커플링되는 pMOS들의 세트를 사용하여 구현될 수 있으며, 여기서, pMOS(130)는 선택된 수의 pMOS들을 턴 온(또는 활성화)함으로써 튜닝된다. 선택된 수의 pMOS들을 턴 온(또는 활성화)함으로써, pMOS(130)의 유효 사이즈가 조정될 수 있다. 마찬가지로, 튜닝가능한 nMOS(140)는 nMOS(120)의 소스와 접지 사이에 병렬로 커플링되는 nMOS들의 세트를 사용하여 구현될 수 있으며, 여기서, nMOS(140)는 선택된 수의 nMOS들을 턴 온(또는 활성화)함으로써 튜닝된다. 선택된 수의 nMOS들을 턴 온(또는 활성화)함으로써, nMOS(140)의 유효 사이즈가 조정될 수 있다. 다시 말해서, 지연 회로(100)의 지연은 pMOS(130) 및/또는 nMOS(140)의 사이즈를 결정함으로써 조정될 수 있다.
[0035] 전류 싱크 nMOS(140) 및 전류 소스 pMOS(130)에 부가하여, 지연 회로(100)에 의해 제공되는 지연은 또한 로드 커패시턴스(cload)(150)에 비례한다. 따라서, 지연 회로(100)의 지연은 또한 cload(150)를 조정함으로써 조정될 수 있다. 일부 구현들에서, cload(150)는 지연 회로(100)의 출력과 접지 사이에 병렬로 커플링되는 커패시터들의 세트를 사용하여 구현되며, 여기서, 커패시터들 각각은 스위치에 의해 턴 온/오프될 수 있다.
[0036] 인버터-기반 지연 회로(100)가 비교적 간단하지만, 지연 회로(100)는 프로세스, 전압, 및/또는 온도(PVT) 변동들에 취약할 수 있으며, 이는, 지연에 대한 변화들을 야기한다. 그에 따라, 지연 회로(100)는, PVT 코너들에 걸쳐 더 큰 둔감성을 요구하는 오늘날의 많은 응용들에서의 더 복잡한 반도체 회로들에 적합하지 않을 수 있다. 이는, 도 2의 예시적인 전자 디바이스(200)를 참조하여 아래에서 추가로 논의된다.
[0037] 오늘날, 전자 디바이스들은, 자동차들, 컴퓨팅 시스템들(예컨대, 랩톱들, 데스크톱들, 서버들 등), 모바일 및/또는 웨어러블 디바이스들(예컨대, 스마트폰들, 스마트워치들 등), 사물 인터넷(IoT) 디바이스들 등과 같은 광범위하게 다양한 응용들에서 사용된다. 전자 디바이스는 전형적으로, 예컨대, 시스템 온 칩(SoC), 저장 디바이스들(예컨대, 플래시 메모리들) 등과 같은 하나 이상의 반도체 칩들을 포함한다. 성능 요건들이 점점 더 높아짐에 따라, 전자 디바이스 내의 반도체 칩들 사이의 고속 데이터 링크를 지원하는 것에 대한 필요성이 존재한다. 도 2는 본 개시내용의 일부 양상들에 따른 전자 디바이스의 일 구현을 도시한다. 전자 디바이스(200)는, 고속 링크(280)를 통해 서로 통신가능하게 커플링되는 SoC(210) 및 저장 디바이스(290)를 포함한다. 클록 신호들이 임베딩된 데이터 스트림이 고속 링크(280)를 통해 저장 디바이스(290)와 SoC(210) 사이에서 송신될 수 있다. 예컨대, 저장 디바이스(290)는 플래시 메모리(예컨대, NAND 플래시 메모리)를 포함할 수 있고, 고속 링크(280)는 범용 플래시 저장(UFS; Universal Flash Storage) 준수 링크와 같은 직렬화기/역직렬화기(SerDes; serializer/deserializer) 링크일 수 있다.
[0038] 일부 구현들에서, SoC(210)는 프로세싱 모듈(220) 및 입력/출력(I/O) 인터페이스(230)를 포함한다. SoC(210)는 도 2에 예시된 것들보다 더 많은 컴포넌트들 또는 모듈들을 포함할 수 있다는 것이 인식되어야 한다. 프로세싱 모듈(220)은 (다수의 코어들을 갖는) 애플리케이션 프로세서, 그래픽 프로세싱 유닛(GPU) 등일 수 있다. I/O 인터페이스(230)는, 클록 데이터 복원(CDR) 모듈(240), 직교위상 클록 생성기(250), 및 지연 유닛(260)을 포함할 수 있다. 일반적으로 말하면, I/O 인터페이스(230)는 고속 링크(280)를 통해 SoC(210) 외부의 다른 반도체 칩(예컨대, 저장 디바이스(290))으로/으로부터 데이터 스트림을 전송 및/또는 수신하도록 구성된다. 고속 링크(280)를 통해 I/O 인터페이스(230)에 통신가능하게 커플링되는 하나 초과의 반도체 칩이 존재할 수 있다는 것이 인식되어야 한다. 그러나, 예시를 불명료하게 하는 것을 피하기 위해, 도 2에서 하나의 저장 디바이스(290)만이 도시된다.
[0039] 본 개시내용의 일부 양상들에 따르면, I/O 인터페이스(230)는 CDR 모듈(240)을 포함하며, 이는, 데이터 스트림의 데이터의 추가적인 프로세싱을 위해 고속 링크(280)를 통해 수신된 데이터 스트림의 클록 신호를 복원하도록 구성된다. 일부 구현들에서, CDR 모듈(240)은 직교위상 클록 생성기(250)를 포함하며, 이는, 복원된 클록 신호로부터 4개의 클록 신호들을 생성하도록 구성된다. 또한, 4개의 클록 신호들은 전형적으로 서로에 대해 동위상(in phase)이다(즉, 매 2개의 클록 신호들마다 서로 90 도(90°) 떨어져 있음). 도 2에 도시된 바와 같이, 직교위상 클록 생성기(250)는 지연 유닛(260)을 포함한다. 지연 유닛(260)을 사용하여, 직교위상 클록 생성기(250)는 복원된 클록 신호로부터 4개의 클록 신호들을 생성할 수 있다. 본 개시내용의 일부 양상들에 따른 직교위상 클록 생성기(250) 및 지연 유닛(260)의 더 많은 세부사항들은 도 3 내지 도 7을 참조하여 아래에서 추가로 논의된다.
[0040] 도 3은 직교위상 클록 생성기(250)의 일 구현을 도시한다. 직교위상 클록 생성기(250)는, 입력 버퍼(310), 듀티 사이클 정정(DCC) 모듈(320), 제1 인버터(330), 제2 인버터(340), 지연 유닛(260), 제1 S2D(single-ended to differential) 변환기(350), 제2 S2D 변환기(360), 및 위상 보간기(370)를 포함한다. 입력 버퍼(310)는 입력 및 출력을 갖는다. 입력 버퍼(310)의 출력은 DCC 모듈(320)의 입력에 커플링된다. DCC 모듈(320)은, DCC 코드(dcc_i)를 수신하기 위한 부가적인 세트의 하나 이상의 입력들을 갖는다. 추가로, DCC 모듈(320)은, 제1 인버터(330)의 입력에 커플링되는 출력을 갖는다. 제1 인버터(330)의 출력은 제2 인버터(340)의 입력에 커플링된다. 제1 및 제2 인버터들(330 및 340)은 직렬로 커플링된다. 제2 인버터(340)의 출력은 지연 유닛(260)의 입력 및 제2 S2D 변환기(360)의 입력에 커플링된다. 지연 유닛(260)은 3개의 세트들의 코드, 즉, coarse, fine, 및 dcc를 수신하기 위한 부가적인 세트의 입력들을 갖는다. 지연 유닛(260)은 이러한 3개의 세트들의 코드를 사용하여 지연을 튜닝하고 그리고/또는 지연 유닛(260)의 출력 신호의 듀티 사이클을 정정할 수 있다. 지연 유닛(260)의 일부 구현들의 세부사항들은 아래에서 추가로 논의될 것이다. 지연 유닛(260)의 출력은 제1 S2D 변환기(350)의 입력에 커플링된다. S2D 변환기들(350 및 360) 각각은 2개의 출력들을 갖는다.
[0041] 동작 동안, 입력 버퍼(310)는 입력 클록 신호(clkin0)(301)를 수신한다. 위에 논의된 바와 같이, clkin0(301)은 I/O 인터페이스(230)에서 수신된 입력 데이터 스트림으로부터 복원된 클록 신호일 수 있다. 입력 버퍼(310)는 clkin0(301)을 DCC 모듈(320)에 포워딩하며, 이는, 존재하는 경우, clkin0(301)의 듀티 사이클 왜곡을 정정하도록 구성된다. DCC 모듈(320)은 이어서, 듀티 사이클 정정된 클록 신호를 제1 및 제2 인버터들(330 및 340)에 출력하며, 이들은 버퍼로서 구성된다. 인버터(340)는 듀티 사이클 정정된 클록 신호(clkin)를 지연 유닛(260) 및 제2 S2D 변환기(360)로 출력한다. 마찬가지로, 인버터(330)는 clkin의 상보적 버전, 즉, clkin_b를 지연 유닛(260)에 출력한다. 지연 유닛(260)은 clkin의 지연된 버전을 생성하고, clkin의 지연된 버전을 제1 S2D 변환기(350)에 출력한다. clkin의 지연된 버전은 clkin와 90° 떨어져 있다. 제1 S2D 변환기(350)는, clkin의 지연된 버전으로부터 한 쌍의 차동 클록 신호들(clkQ 및 clkQb)을 생성하도록 구성된다. 이러한 한 쌍의 차동 클록 신호들은 Q 클록으로 지칭될 수 있다. clkQb는 clkQ의 상보적 버전인데, 즉, clkQ 및 clkQb는 서로 180° 떨어져 있다는 것을 유의한다. 마찬가지로, 제2 S2D 변환기(360)는 clkin으로부터 한 쌍의 차동 클록 신호들(clkI 및 clkIb)을 생성하도록 구성된다. 이러한 한 쌍의 차동 클록 신호들은 I 클록으로 지칭될 수 있다. clkIb는 clkI의 상보적 버전인데, 즉, clkI 및 clkIb는 서로 180° 떨어져 있다는 것을 유의한다. 그러므로, 생성된 4개의 클록 신호들 clkQ, clkQb, clkI, 및 clkIb는 서로 90° 떨어져 있다. 그에 따라, 이러한 4개의 클록 신호들은 또한 직교위상 클록 신호들로 지칭된다. 마지막으로, 4개의 직교위상 클록 신호들은 위상 보간기(370)에 입력된다. 위상 보간기(370)는 동위상(I) 및 직교위상(Q) 클록 위상을 N개의 단계들(N은 정수임)로 회전시켜, 동위상 클록을 데이터 스트림의 데이터 신호들의 감지 또는 검출을 위한 데이터 스트림의 데이터 아이(data eye)의 중심과 적절하게 정렬할 수 있다.
[0042] 위에 언급된 바와 같이, 성능 요건이 점점 더 높아지고 있다. 예컨대, 차세대 UFS 물리 계층(PHY) 표준(5세대)은 하프-레이트(half-rate) 수신기 아키텍처를 지원하기 위해 클록 신호가 10 GHz 및 12.5 GHz일 것을 요구한다. 일반적으로, 위상 보간기(370)는, 클록 복원에 대해 적절하게 기능하기 위해 정확한 직교위상 클록 위상들을 요구한다. 직교위상 클록 생성기(250)는, 이러한 직교위상 클록 신호들을 정밀한 위상 관계로 생성해야 한다. 구체적으로, 직교위상 클록 생성기(250)는, UFS PHY 표준(5세대)을 지원하기 위해, 임의의 클록 분할 없이 10 GHz 및 12.5 GHz 둘 모두를 지원해야 한다. 또한, 직교위상 클록 생성기(250)는 저전력이어야 하고 프로세스 스케일링에 대해 유연해야 한다. 직교위상 클록 생성기(250)는 또한, 설계 복잡도를 경감시키기 위해 PVT 변동들에 둔감하고 강건해야 한다.
[0043] 지연 유닛(260)은, 지연 유닛(260)이 I 클록과 Q 클록 사이의 위상 관계를 결정하기 때문에 직교위상 클록 생성기(250)에서 중요한 컴포넌트이다. 종래의 지연 유닛은 도 1에 예시된 CMOS 인버터-기반 회로(100)를 사용하여 구현될 수 있다. CMOS 인버터-기반 회로의 지연 조정은 로드 임피던스 또는 커패시턴스를 수정함으로써 달성될 수 있다. 그러나, 이러한 종래의 지연 회로(100)를 사용하여 생성된 지연은 PVT 변동들에 매우 민감하며, 그에 따라, PVT 변동들을 커버하기 위해 더 큰 교정 범위를 요구한다. 게다가, 인버터(100)의 pMOS(110)와 nMOS(120)의 PN 미스매치가 존재할 수 있으며, 이는, 동일하지 않은 출력 상승 및 하강 에지들을 초래한다. 따라서, PVT 변동들에 둔감하고 출력에서 실질적으로 동일한 상승 및 하강 에지들을 제공하는 지연 유닛에 대한 필요성이 존재한다. 위의 필요성들을 충족시키는 지연 유닛의 일부 구현들이 도 4 내지 도 7을 참조하여 아래에서 논의된다.
[0044] 도 4는 본 개시내용의 일부 양상들에 따른 지연 유닛(260)의 일 구현을 도시한다. 지연 유닛(260)은 바이어스 전압 생성기(410) 및 지연 회로(420)를 포함한다. 바이어스 전압 생성기(410)는, 지연 회로(420)에 입력되는 바이어스 전압 세트를 생성하도록 구성된다. 지연 회로(420)는, 입력 신호(clkin) 및 그의 상보적 신호(clkin_b)를 수신하고 clkin의 지연된 버전(clkout)을 생성하도록 구성된다. 지연 유닛(260)은 밴드갭 기준 전류 소스(430)에 커플링된다. 밴드갭 기준 전류 소스(430)는 밴드갭 기준 전류(Ie)를 바이어스 전압 생성기(410)에 제공한다. 밴드갭 기준 전류는 실질적으로 일정하고 일반적으로 PVT 변동들에 둔감하다. 밴드갭 기준 전류를 사용하여, 바이어스 전압 생성기(410)는 바이어스 전압 세트를 생성하고 바이어스 전압들을 지연 회로(420)에 제공한다. 바이어스 전압 생성기(410)는, 바이어스 전압들의 생성에서 사용되는 코드(coarse)를 수신하도록 구성되는 입력들의 세트를 갖는다. 마찬가지로, 지연 회로(420)는, 지연 회로(420)의 출력(clkout)의 생성에서 사용되는 코드(fine)를 수신하도록 구성되는 입력들의 세트를 갖는다. 게다가, 지연 회로(420)는, clkout의 듀티 사이클 정정에서 사용되는 다른 코드(dcc)를 수신하도록 구성되는 부가적인 세트의 입력들을 가질 수 있다. 지연 회로(420) 및 바이어스 전압 생성기(410)의 더 많은 세부사항들은 아래에서 논의된다.
[0045] 도 5는 본 개시내용의 일부 양상들에 따른 지연 회로(420)의 일 구현을 도시한다. 지연 회로(420)는, 제1 N-서브스테이지(510)(N-서브스테이지 1이라고도 함), 제1 P-서브스테이지(520)(P-서브스테이지 1이라고도 함), 제2 P-서브스테이지(530)(P-서브스테이지 2라고도 함), 제2 N-서브스테이지(540)(N-서브스테이지 2라고도 함), 제1 추적 모듈(550)(추적 모듈 1이라고도 함), 제2 추적 모듈(560)(추적 모듈 2라고도 함), 및 임의적으로 듀티 사이클 정정(DCC) 모듈(570)을 포함하며, 이들 모두는 전압 공급(VDD)을 수신하도록 구성된다. N-서브스테이지 1(510) 및 P-서브스테이지 1(520) 둘 모두는 입력 신호(clkin)를 수신하도록 구성된다. N-서브스테이지 1(510)은, 바이어스 전압 세트, 즉, Vbn_cas 및 Vbn을 수신하도록 추가로 구성된다. P-서브스테이지 1(520)은, 다른 바이어스 전압 세트, 즉, Vbp_cas 및 Vbp를 수신하도록 추가로 구성된다. N-서브스테이지 1(510)의 출력은 P-서브스테이지 2(530)의 입력에 커플링된다. 마찬가지로, P-서브스테이지 1(520)의 출력은 N-서브스테이지 2(540)의 입력에 커플링된다. P-서브스테이지 2(530)는 추적 모듈 1(550)로부터 출력을 수신하도록 추가로 구성되는 한편, N-서브스테이지 2(540)는 추적 모듈 2(560)로부터 출력을 수신하도록 추가로 구성된다. P-서브스테이지 2(530)의 출력 및 N-서브스테이지 2(540)의 출력은 함께 커플링되어 지연 회로(420)의 출력 신호(clkout)를 제공한다. 추적 모듈 1(550)은, 입력 신호의 상보적 버전(clkin_b) 및 바이어스 전압들(Vbp_cas 및 Vbp)을 수신하도록 구성된다. 마찬가지로, 추적 모듈 2(560)는, 입력 신호의 상보적 버전(clkin_b) 및 바이어스 전압들(Vbn_cas 및 Vbn)을 수신하도록 구성된다.
[0046] 일부 구현들에서, 지연 회로(420)는 듀티 사이클 정정(DCC) 모듈(570)을 더 포함한다. 이러한 DCC 모듈(570)은 직교위상 클록 생성기(250)의 DCC 모듈(320)과 별개이고 다르다는 것을 유의한다. 지연 회로(420)가 입력 신호의 지연된 버전(clkin)을 생성할 때 듀티 사이클 왜곡을 도입할 수 있기 때문에, 지연 회로(420) 내에 통합된 DCC 모듈(570)은, 존재하는 경우, 도입된 듀티 사이클 왜곡을 정정 또는 완화하도록 구성될 수 있다. DCC 모듈(570)은, 바이어스 전압 생성기(410)로부터 바이어스 전압들(vbp 및 vbn)을 수신하도록 구성된다. DCC 모듈(570)은 2개의 출력들을 가지며, 하나는 N-서브스테이지 1(510)에 커플링되고 다른 하나는 N-서브스테이지 1(520)에 커플링된다. N-서브스테이지 1(510) 및/또는 P-서브스테이지 1(520)은, 지연 회로(420)에 의해 도입된 임의의 듀티 사이클 왜곡을 보상 또는 완화하기 위해, DCC 모듈(570)로부터의 개개의 출력들을 사용하여 clkin의 지연을 튜닝 또는 조정할 수 있다. 예컨대, N-서브스테이지 1(510)은, clkout의 듀티 사이클 왜곡을 정정하기 위해 DCC 모듈(570)의 출력에 대한 응답으로 지연 회로(420)의 출력 신호(clkout)의 상승 에지를 조정할 수 있다. 대안적으로, P-서브스테이지 1(520)은, clkout의 듀티 사이클 왜곡을 정정하기 위해 DCC 모듈(570)의 출력에 대한 응답으로 출력 신호(clkout)의 하강 에지를 조정할 수 있다. 듀티 사이클 왜곡을 정정하기 위해 clkout의 상승 및 하강 에지들 둘 모두를 조정할 필요는 없기 때문에, 일부 구현들에서는 clkout의 상승 또는 하강 에지들 중 하나만이 조정된다는 것을 유의한다.
[0047] 일부 구현들에서, N-서브스테이지 1(510)은 싱킹 전류 소스(도시되지 않음)를 갖는다. 싱킹 전류 소스는, 바이어스 전압 생성기(410)로부터의 바이어스 전압들(vbn_cas 및 vbn)에 의해 바이어싱될 수 있다. N-서브스테이지 1(510)은, 입력 신호(clkin)를 수신하고 지연 회로(420)의 출력 신호(clkout)의 상승 에지를 생성하도록 구성된다. 구체적으로, clkout의 상승 에지를 생성하도록 P-서브스테이지 2(530)를 구동하기 위해 N-서브스테이지 1(510)의 출력이 P-서브스테이지 2(530)의 입력에 커플링된다. N-서브스테이지 1(510) 및 P-서브스테이지 2(530)의 동작의 더 많은 세부사항들은 도 6을 참조하여 아래에서 논의될 것이다.
[0048] 일부 구현들에서, P-서브스테이지 1(520)은 소싱 전류 소스(도시되지 않음)를 갖는다. 소싱 전류 소스는, 바이어스 전압 생성기(410)로부터의 바이어스 전압들(vbp_cas 및 vbp)에 의해 바이어싱될 수 있다. P-서브스테이지 1(520)은, 입력 신호(clkin)를 수신하고 지연 회로(420)의 출력 신호(clkout)의 하강 에지를 생성하도록 구성된다. 구체적으로, clkout의 하강 에지를 생성하도록 N-서브스테이지 2(540)를 구동하기 P-서브스테이지 1(520)의 출력이 N-서브스테이지 2(540)의 입력에 커플링된다. P-서브스테이지 1(520) 및 N-서브스테이지 2(540)의 동작의 더 많은 세부사항들은 도 6을 참조하여 아래에서 논의될 것이다.
[0049] PVT 변동들을 수용(또는 그에 대응)하기 위해, 지연 회로(420)는, PVT 변동들을 추적하고 PVT 변동들에 대한 보상을 제공하기 위해 추적 모듈 1(550) 및 추적 모듈 2(560)를 더 포함한다. 추적 모듈 1(550)은 입력 신호의 상보적 버전(clkin_b)을 수신하도록 구성된다. 또한, 추적 모듈 1(550)은, P-서브스테이지 1(520)의 소싱 전류 소스와 실질적으로 유사한 소싱 전류 소스(도시되지 않음)를 갖는다. 추적 모듈 1(550)은 또한, 그의 소싱 전류 소스를 바이어싱하기 위해 바이어스 전압들(vbp_cas 및 vbp)을 수신하도록 구성된다. 그에 따라, 추적 모듈 1(550)의 소싱 전류 소스는 P-서브스테이지 1(520)의 소싱 전류 소스를 추적하고, clkin_b에 대한 응답으로, 추적 모듈 1(550)은 clkout의 상승 에지에 크로스-스큐 보상을 제공할 수 있다. 추적 모듈 1(550)의 더 많은 세부사항들은 도 6을 참조하여 아래에서 논의될 것이다.
[0050] 추적 모듈 1(550)에 부가하여, 지연 회로(420)는 추적 모듈 2(560)를 포함하며, 이는 또한, 입력 신호의 상보적 버전(clkin_b)을 수신하도록 구성된다. 또한, 추적 모듈 2(560)는, N-서브스테이지 1(510)의 싱킹 전류 소스와 실질적으로 유사한 싱킹 전류 소스(도시되지 않음)를 갖는다. 추적 모듈 2(560)는 또한, 그의 싱킹 전류 소스를 바이어싱하기 위해 바이어스 전압들(vbn_cas 및 vbn)을 수신하도록 구성된다. 그에 따라, 추적 모듈 2(560)의 싱킹 전류 소스는 N-서브스테이지 1(510)의 싱킹 전류 소스를 추적하고, clkin_b에 대한 응답으로, 추적 모듈 2(560)는 clkout의 하강 에지에 크로스-스큐 보상을 제공할 수 있다. 추적 모듈 2(560)의 더 많은 세부사항들은 도 6을 참조하여 아래에서 논의될 것이다.
[0051] 도 6은 본 개시내용의 일부 양상들에 따른 지연 회로(420)의 일 구현을 도시한다. 도 6의 지연 회로(420)는, 제1 N-서브스테이지(510)(N-서브스테이지 1이라고도 함), 제1 P-서브스테이지(520)(P-서브스테이지 1이라고도 함), 제2 P-서브스테이지(530)(P-서브스테이지 2라고도 함), 제2 N-서브스테이지(540)(N-서브스테이지 2라고도 함), 제1 추적 모듈(550)(추적 모듈 1이라고도 함), 제2 추적 모듈(560)(추적 모듈 2라고도 함), 및 임의적으로 듀티 사이클 정정(DCC) 모듈(570)을 포함하며, 이들 모두는 전압 공급(VDD)을 수신하도록 구성된다. 도 5 및 도 6의 동일한 참조 번호들은 동일한 대응하는 모듈들을 지칭한다는 것을 유의한다. 일반적으로 말하면, 지연 회로(420)의 상단 절반에 있는 제1 N-서브스테이지(510), 제2 P-서브스테이지(530), 및 추적 모듈 1(550)은 지연 회로(420)의 출력 신호의 상승 에지를 생성하도록 구성되는 한편, 지연 회로(420)의 하단 절반에 있는 제1 P-서브스테이지(520), 제2 N-서브스테이지(540), 및 제2 추적 모듈(560)은 clkout의 하강 에지를 생성하도록 구성된다.
[0052] 도 6을 참조하면, 제1 N-서브스테이지(510)는 pMOS(611), nMOS(613), 및 다른 nMOS(615)를 포함하며, 이들 모두는 VDD와 접지 사이에 직렬로 서로 커플링된다. 입력 pMOS(611)는 소스, 게이트, 및 드레인을 가지며, 여기서, 소스는 VDD에 커플링되고, 게이트는 입력 신호(clkin)를 수신하도록 구성된다. nMOS(613)는 소스, 게이트, 및 드레인을 가지며, 여기서, 드레인은 입력 pMOS(611)의 드레인에 커플링되고, 게이트는 바이어스 전압들 중 하나(vbn_cas)를 수신하도록 구성된다. nMOS(615)는 또한 소스, 게이트, 및 드레인을 가지며, 여기서, 소스는 접지에 커플링되고, 게이트는 다른 바이어스 전압(vbn)을 수신하도록 구성되고, 드레인은 nMOS(613)의 소스에 커플링된다. 일부 구현들에서, nMOS(615)는 튜닝가능하다. 예컨대, nMOS(615)는, nMOS(613)의 소스와 접지 사이에 병렬로 서로 커플링되는 실질적으로 유사한 nMOS들의 세트(도면을 불명료하게 하는 것을 피하기 위해 도시되지 않음)를 사용하여 구현될 수 있다. 이러한 nMOS들의 게이트들에 바이어스 전압(vbn)이 인가된다. 또한, nMOS(613)의 소스로부터 접지로 흐르는 총 전류의 양을 튜닝하기 위해 이러한 nMOS들 중 선택된 수의 nMOS가 코드(fine)(도 3 및 도 4에 도시됨)에 기반하여 턴 온(또는 활성화)될 수 있다. 제1 N-서브스테이지(510)의 출력 전압은 입력 pMOS(611)의 드레인과 nMOS(613)의 드레인 사이의 노드에서 생성된다. 제1 N-서브스테이지(510)의 출력은 제2 P-서브스테이지(530)의 입력에 커플링된다. 제1 N-서브스테이지(510) 내의 nMOS들(613 및 615)은, 밴드갭 기준 전류(Ie)로부터 바이어스 전압들을 생성하는 바이어스 전압 생성기(이를테면, 도 4의 바이어스 전압 생성기(410))로부터의 바이어스 전압들(vbn_cas 및 vbn) 각각에 의해 자신의 게이트들에서 구동된다. vbn_cas 및 vbn에 대한 응답으로, nMOS들(613 및 615)을 통해 접지로 흐르도록 전류가 생성되며, 그에 따라, 싱킹 전류가 생성된다. 그러므로, nMOS들(613 및 615)은 또한 싱킹 전류 소스 또는 싱킹 Ie 전류 소스로 지칭된다. 동작 동안, clkin의 지연된 버전(즉, clkout)의 상승 에지를 조정하기 위해 vbn_cas 및 vbn가 튜닝될 수 있다. 조정의 더 많은 세부사항들은 아래에서 추가로 논의될 것이다.
[0053] 일부 구현들에서, 제2 P-서브스테이지(530)는 출력 pMOS(631) 및 보상 nMOS(633)를 포함한다. 출력 pMOS(631)는 소스, 게이트, 및 드레인을 가지며, 여기서, 소스는 VDD에 커플링되고, 게이트는 제1 N-서브스테이지(510)의 입력 pMOS(611) 및 nMOS(613)의 드레인들에 커플링되고, 드레인은 지연 회로(420)의 출력(clkout)을 출력하도록 구성된다. 보상 nMOS(633)는 소스, 게이트, 및 드레인을 가지며, 여기서, 드레인은 VDD에 커플링되고, 소스는 출력 pMOS(631)의 드레인에 커플링되고, 게이트는 제1 추적 모듈(550)의 출력에 커플링된다. 동작 동안, 제1 N-서브스테이지(510)의 입력 pMOS(611)와 싱킹 전류 소스 사이의 노드에서 생성된 전압은, 자신의 드레인에서 clkout을 생성하는 출력 pMOS(631)의 게이트를 구동한다.
[0054] 도 6에 도시된 바와 같이, 제1 추적 모듈(550)의 일 구현은 pMOS(655), 다른 pMOS(653), 및 nMOS(651)를 포함하며, 이들 모두는 VDD와 접지 사이에 직렬로 서로 커플링된다. 구체적으로, pMOS(655)는 소스, 드레인, 및 게이트를 가지며, 여기서, 소스는 VDD에 커플링되고, 게이트는 바이어스 전압 생성기(이를테면, 도 4의 바이어스 전압 생성기(410))로부터의 바이어스 전압들 중 하나(vbp)를 수신하도록 구성된다. pMOS(653)는 또한 소스, 드레인, 및 게이트를 가지며, 여기서, 소스는 pMOS(655)의 드레인에 커플링되고, 게이트는 바이어스 전압 생성기로부터의 바이어스 전압들 중 다른 하나(vbp_cas)를 수신하도록 구성된다. nMOS(651)는 드레인, 소스, 및 게이트를 가지며, 여기서, 소스는 접지에 커플링되고, 드레인은 제2 P-서브스테이지(530)에 출력 전압을 제공하기 위해 pMOS(653)의 드레인에 커플링되고, 게이트는 입력 신호의 상보적 버전(clkin_b)을 수신하도록 구성된다. 제1 추적 모듈(550) 내의 pMOS들(653 및 655)은 각각 바이어스 전압들(vbp_cas 및 vbp)에 의해 자신의 게이트들에서 구동된다. 위에 언급된 바와 같이, 바이어스 전압 생성기는 밴드갭 기준 전류(Ie)로부터 바이어스 전압들을 생성한다. vbp_cas 및 vbp에 대한 응답으로, pMOS들(655 및 653)을 통해 VDD로부터 아래로 nMOS(651)의 드레인으로 흐르도록 전류가 생성될 수 있으며, 그에 따라, 소싱 전류가 생성된다. 그러므로, pMOS들(653 및 655)은 또한 소싱 전류 소스 또는 소싱 Ie 전류 소스로 지칭된다. 일부 구현들에서, pMOS(655)는 튜닝가능하다. 예컨대, pMOS(655)는, pMOS(653)의 소스와 VDD 사이에 병렬로 서로 커플링되는 실질적으로 유사한 pMOS 트랜지스터들의 세트(도면을 불명료하게 하는 것을 피하기 위해 도시되지 않음)를 사용하여 구현될 수 있다. 이러한 pMOS들의 게이트들에 바이어스 전압(vbp)이 인가된다. 또한, VDD로부터 pMOS(653)로 흐르는 총 전류의 양을 튜닝하기 위해 이러한 pMOS들 중 선택된 수의 pMOS가 코드(fine)(도 3에 도시됨)에 기반하여 턴 온(또는 활성화)될 수 있다. pMOS들(653 및 655)에 의해 형성된 소싱 전류 소스는 일부 구현들에서 제1 P-서브스테이지(520)의 pMOS들(623 및 625)에 의해 형성된 소싱 전류 소스와 실질적으로 유사하다는 것을 유의한다. 그에 따라, 제1 추적 모듈(550)의 소싱 전류 소스는 상이한 PVT 조건들에 걸쳐 제1 P-서브스테이지(520)의 소싱 전류 소스를 추적할 수 있다.
[0055] 다시 제1 추적 모듈(550)을 참조하면, pMOS(653)의 드레인은 제2 P-서브스테이지(530)의 보상 nMOS(633)의 게이트에 커플링된다. 동작 동안, pMOS(653)의 드레인에서의 전압이 보상 nMOS(633)의 게이트를 구동하여, 보상 nMOS(633)가, 제1 N-서브스테이지(510) 내의 입력 pMOS(611)와 싱킹 전류 소스 사이의 노드에서의 전압에 의해 구동되는 출력 pMOS(631)에 크로스-스큐 코너 보상을 제공하게 된다.
[0056] 지연 회로(420)의 동작을 추가로 예시하기 위해, clkin이 로우에서 하이로 전환되는 시나리오를 고려한다. clkin의 하이 전압은, 전류가 VDD로부터 싱킹 전류 소스(즉, nMOS들(613 및 615))로 흐르는 것을 방지하기 위해 입력 pMOS(611)를 비활성화(또는 턴 오프)한다. 입력 pMOS(611) 및 nMOS(613)의 드레인들이 함께 커플링되는 노드에서의 전압은 로우(또는 실질적으로 접지)로 풀 다운(pull down)된다. 출력 pMOS(631)의 게이트가 입력 pMOS(611) 및 nMOS(613)의 드레인들에 커플링되므로, 출력 pMOS(631)가 활성화(또는 턴 온)되어, clkout을 출력하는 출력 pMOS(631)의 드레인에서 전압이 풀 업(pull up)된다. 결과적으로, clkout이 하이로 전환되어 clkout의 상승 에지가 형성된다. 지연 회로(420)의 하단 절반(즉, 제1 P-서브스테이지(520) 및 제2 N-서브스테이지(540))은 clkin이 로우로부터 하이로 전환될 때 턴 오프된다는 것을 유의한다. 출력 신호(clkout)의 상승 에지는 제1 N-서브스테이지(510) 및 제2 P-서브스테이지(530)가 함께 동작하는 것에 의해 생성된다. 위에 논의된 바와 같이, 제1 추적 모듈(550)은 출력 pMOS(631)에 크로스-스큐 코너 보상을 제공한다. 구체적으로, 현재의 예에서, clkin이 로우로부터 하이로 전환될 때 clkin_b가 하이로부터 로우로 전환된다. 위에 언급된 바와 같이, 제1 추적 모듈(550) 내의 nMOS(651)의 게이트는 clkin_b를 수신하도록 구성된다. 그에 따라, clkin_b가 로우로 전환되는 것에 대한 응답으로 nMOS(651)가 비활성화(또는 턴 오프)되어, pMOS들(655 및 653)을 통한 VDD로부터 접지로의 전류 흐름이 차단된다. 그에 따라, pMOS(653)의 드레인에서의 노드가 VDD로 풀 업된다. 보상 nMOS(633)의 게이트가 pMOS(653)의 드레인에 커플링되므로, clkout의 상승 에지가 생성될 때 출력 pMOS(631)에 크로스-스큐 코너 보상을 제공하기 위해 VDD에 의해 보상 nMOS(633)가 활성화(또는 턴 온)된다. clkout의 하강 에지의 생성은 도 6의 지연 회로(420)의 하단 절반을 참조하여 아래에서 논의될 것이다.
[0057] 도 6에 도시된 바와 같이, 지연 회로(420)의 하단 절반은 제1 P-서브스테이지(520), 제2 N-서브스테이지(540), 및 제2 추적 모듈(560)을 포함한다. 일부 구현들에서, 제1 P-서브스테이지(520)는 입력 nMOS(621) 및 2개의 pMOS들(623 및 625)을 포함하며, 이들 모두는 VDD와 접지 사이에 직렬로 서로 커플링된다. 입력 nMOS(621)는 소스, 게이트, 및 드레인을 가지며, 여기서, 소스는 접지에 커플링되고, 게이트는 입력 신호(clkin)를 수신하도록 구성된다. pMOS(623)는 소스, 게이트, 및 드레인을 가지며, 여기서, 드레인은 입력 nMOS(621)의 드레인에 커플링되고, 게이트는 바이어스 전압들 중 하나(vbp_cas)를 수신하도록 구성된다. pMOS(625)는 또한 소스, 게이트, 및 드레인을 가지며, 여기서, 소스는 VDD에 커플링되고, 게이트는 다른 바이어스 전압(vbp)을 수신하도록 구성되고, 드레인은 pMOS(623)의 소스에 커플링된다. 일부 구현들에서, pMOS(625)는 튜닝가능하다. 예컨대, pMOS(625)는, pMOS(623)의 소스와 VDD 사이에 병렬로 서로 커플링되는 실질적으로 유사한 pMOS들의 세트(도면을 불명료하게 하는 것을 피하기 위해 도시되지 않음)를 사용하여 구현될 수 있다. 이러한 pMOS들의 게이트들에 바이어스 전압(vbp)이 인가된다. 또한, VDD로부터 pMOS(623)의 소스로 흐르는 총 전류의 양을 튜닝하기 위해 이러한 pMOS들 중 선택된 수의 pMOS가 코드(fine)(도 3 및 도 4에 도시됨)에 기반하여 턴 온(또는 활성화)될 수 있다. 제1 P-서브스테이지(520)의 출력 전압은 입력 nMOS(621)의 드레인과 pMOS(623)의 드레인 사이의 노드에서 생성된다. 제1 P-서브스테이지(520)의 출력은 제2 N-서브스테이지(540)의 입력에 커플링된다. 제1 P-서브스테이지(520) 내의 pMOS들(623 및 625)은, 밴드갭 기준 전류(Ie)로부터 바이어스 전압들을 생성하는 바이어스 전압 생성기(이를테면, 도 4의 바이어스 전압 생성기(410))로부터의 바이어스 전압들(vpn_cas 및 vbp) 각각에 의해 자신의 게이트들에서 구동된다. vbp_cas 및 vbp에 대한 응답으로, VDD로부터 pMOS들(623 및 625)을 통해 흐르도록 전류가 생성되며, 그에 따라, 소싱 전류가 생성된다. 그러므로, pMOS들(623 및 625)은 또한 소싱 전류 소스 또는 소싱 Ie 전류 소스로 지칭된다. 동작 동안, clkin의 지연된 버전(즉, clkout)의 하강 에지를 조정하기 위해 vbp_cas 및 vbp가 튜닝될 수 있다. 조정의 더 많은 세부사항들은 아래에서 추가로 논의될 것이다.
[0058] 일부 구현들에서, 제2 N-서브스테이지(540)는 출력 nMOS(641) 및 보상 pMOS(643)를 포함한다. 출력 nMOS(641)는 소스, 게이트, 및 드레인을 가지며, 여기서, 소스는 접지에 커플링되고, 게이트는 제1 P-서브스테이지(520)의 입력 nMOS(621) 및 pMOS(623)의 드레인들에 커플링되고, 드레인은 지연 회로(420)의 출력(clkout)을 출력하도록 구성된다. 보상 pMOS(643)는 소스, 게이트, 및 드레인을 가지며, 여기서, 드레인은 접지에 커플링되고, 소스는 출력 nMOS(641)의 드레인에 커플링되고, 게이트는 제2 추적 모듈(560)의 출력에 커플링된다. 동작 동안, 제1 P-서브스테이지(520)의 입력 nMOS(621)와 소싱 전류 소스 사이의 노드에서 생성된 전압은, 자신의 드레인에서 clkout을 생성하는 출력 nMOS(641)의 게이트를 구동한다.
[0059] 도 6에 도시된 바와 같이, 제2 추적 모듈(560)의 일 구현은 nMOS(665), 다른 nMOS(663), 및 pMOS(661)를 포함하며, 이들 모두는 VDD와 접지 사이에 직렬로 서로 커플링된다. 구체적으로, nMOS(665)는 소스, 드레인, 및 게이트를 가지며, 여기서, 소스는 접지에 커플링되고, 게이트는 바이어스 전압 생성기(이를테면, 도 4의 바이어스 전압 생성기(410))로부터의 바이어스 전압들 중 하나(vbn)를 수신하도록 구성된다. nMOS(663)는 또한 소스, 드레인, 및 게이트를 가지며, 여기서, 소스는 nMOS(665)의 드레인에 커플링되고, 게이트는 바이어스 전압 생성기로부터의 바이어스 전압들 중 다른 하나(vbn_cas)를 수신하도록 구성된다. pMOS(661)는 드레인, 소스, 및 게이트를 가지며, 여기서, 소스는 VDD에 커플링되고, 드레인은 제2 N-서브스테이지(540)에 출력 전압을 제공하기 위해 nMOS(663)의 드레인에 커플링되고, 게이트는 입력 신호의 상보적 버전(clkin_b)을 수신하도록 구성된다. 제2 추적 모듈(560) 내의 nMOS들(663 및 665)은 각각 바이어스 전압들(vbn_cas 및 vbn)에 의해 자신의 게이트들에서 구동된다. 위에 언급된 바와 같이, 바이어스 전압 생성기는 밴드갭 기준 전류(Ie)로부터 바이어스 전압들을 생성한다. vbn_cas 및 vbn에 대한 응답으로, nMOS들(665 및 663)을 통해 pMOS(661)의 드레인으로부터 접지로 전류가 흐를 수 있게 될 수 있으며, 그에 따라, 싱킹 전류가 생성된다. 그러므로, nMOS들(663 및 665)은 또한 싱킹 전류 소스 또는 소싱 Ie 전류 소스로 지칭된다. 일부 구현들에서, nMOS(665)는 튜닝가능하다. 예컨대, nMOS(665)는, nMOS(653)의 소스와 접지 사이에 병렬로 서로 커플링되는 실질적으로 유사한 nMOS 트랜지스터들의 세트(도면을 불명료하게 하는 것을 피하기 위해 도시하지 않음)를 사용하여 구현될 수 있다. 이러한 nMOS들의 게이트들에 바이어스 전압(vbn)이 인가된다. 또한, pMOS(663)로부터 접지로 흐르는 총 전류의 양을 튜닝하기 위해 이러한 nMOS들 중 선택된 수의 nMOS가 코드(fine)(도 3 및 도 4에 도시됨)에 기반하여 턴 온(또는 활성화)될 수 있다. nMOS들(663 및 665)에 의해 형성된 싱킹 전류 소스는 일부 구현들에서 제1 N-서브스테이지(510)의 nMOS들(613 및 615)에 의해 형성된 싱킹 전류 소스와 실질적으로 유사하다는 것을 유의한다. 그에 따라, 제2 추적 모듈(560)의 싱킹 전류 소스는 상이한 PVT 조건들에 걸쳐 제1 N-서브스테이지(510)의 싱킹 전류 소스를 추적할 수 있다.
[0060] 다시 제2 추적 모듈(560)을 참조하면, nMOS(663)의 드레인은 제2 N-서브스테이지(540)의 보상 pMOS(643)의 게이트에 커플링된다. 동작 동안, pMOS(663)의 드레인에서의 전압이 보상 pMOS(643)의 게이트를 구동하여, 보상 pMOS(643)가, 제1 P-서브스테이지(520) 내의 입력 nMOS(621)와 소싱 전류 소스 사이의 노드에서의 전압에 의해 구동되는 출력 nMOS(641)에 크로스-스큐 코너 보상을 제공하게 된다.
[0061] 지연 회로(420)의 동작을 추가로 예시하기 위해, clkin이 하이에서 로우로 전환되는 시나리오를 고려한다. clkin의 로우 전압은, 전류가 소싱 전류 소스(즉, pMOS들(623 및 625))로부터 접지로 흐르는 것을 방지하기 위해 입력 nMOS(621)를 비활성화(또는 턴 오프)한다. 따라서, 입력 nMOS(621) 및 pMOS(623)의 드레인들이 함께 커플링되는 노드에서의 전압이 풀 업된다. 출력 nMOS(641)의 게이트가 입력 nMOS(621) 및 pMOS(623)의 드레인들에 커플링되므로, 출력 nMOS(641)가 활성화(또는 턴 온)되어, clkout을 출력하는 출력 nMOS(641)의 드레인에서 전압이 풀 다운된다. 결과적으로, clkout이 로우로 전환되어 clkout의 하강 에지가 형성된다. 지연 회로(420)의 상단 절반(즉, 제1 N-서브스테이지(510) 및 제2 P-서브스테이지(530))은 clkin이 하이로부터 로우로 전환될 때 턴 오프된다는 것을 유의한다. 출력 신호(clkout)의 하강 에지는 제1 P-서브스테이지(520) 및 제2 N-서브스테이지(540)가 함께 동작하는 것에 의해 생성된다. 지연 회로(420)의 다른 부분들을 사용하여 clkout의 상승 에지 및 하강 에지를 별개로 생성함으로써, 지연 회로(420)는 유리하게 실질적으로 동일한 상승 에지 및 하강 에지를 생성할 수 있다. PN 미스매치들로 인해 동일하지 않은 상승 및 하강 에지들을 생성할 수 있는 도 1에 도시된 종래의 인버터-기반 지연 회로(100)와 달리, 지연 회로(420)는 이와 관련하여 PN 미스매치들의 영향에 취약하지 않다. 위에 논의된 바와 같이, 제2 추적 모듈(560)은 출력 nMOS(641)에 크로스-스큐 코너 보상을 제공한다. 구체적으로, 현재의 예에서, clkin이 하이로부터 로우로 전환될 때 clkin_b가 로우로부터 하이로 전환된다. 위에 언급된 바와 같이, 제2 추적 모듈(560) 내의 pMOS(661)의 게이트는 clkin_b를 수신하도록 구성된다. 그에 따라, clkin_b가 하이로 전환되는 것에 대한 응답으로 pMOS(661)가 비활성화(또는 턴 오프)되어, nMOS들(665 및 663)을 통한 VDD로부터 접지로의 전류 흐름이 차단된다. 그에 따라, nMOS(663)의 드레인에서의 노드는 로우 전압(예컨대, 실질적으로 접지)으로 풀 다운된다. 보상 pMOS(643)의 게이트가 nMOS(663)의 드레인에 커플링되므로, clkout의 하강 에지가 생성될 때 출력 nMOS(641)에 크로스-스큐 코너 보상을 제공하기 위해 로우 전압에 의해 보상 pMOS(643)가 활성화(또는 턴 온)된다. 추적 모듈들(550 및 560)에 의해 제공되는 크로스-스큐 코너 보상을 이용하여, 지연 회로(420)는 유리하게 PVT 변동들에 실질적으로 둔감해질 수 있다.
[0062] 일부 구현들에서, 지연 회로(420)는, 존재하는 경우, 지연 회로(420)에 의해 도입되는 듀티 사이클 왜곡을 정정, 보상, 또는 완화하기 위해 듀티 사이클 정정(DCC) 모듈(570)을 포함한다. DCC 모듈(570)은 지연 회로(420) 내에 통합되고, 도 3에 도시된 DCC 모듈(320)과는 별개이고 다르다는 것을 유의한다. 도 6을 참조하면, DCC 모듈(570)은 nMOS(671) 및 pMOS(673)를 포함한다. nMOS(671)는 드레인, 소스, 및 게이트를 가지며, 여기서, 소스는 접지에 커플링되고, 드레인은 제1 N-서브스테이지(510)의 nMOS(613)의 소스 및 nMOS(615)의 드레인에 커플링되고, 게이트는 vbn을 수신하도록 구성된다. pMOS(673)는 또한 드레인, 소스, 및 게이트를 가지며, 여기서, 소스는 VDD에 커플링되고, 드레인은 제1 P-서브스테이지(520)의 pMOS(623)의 소스 및 pMOS(625)의 드레인에 커플링되고, 게이트는 vbp를 수신하도록 구성된다.
[0063] 일부 구현들에서, pMOS(673)는 튜닝가능한 반면, nMOS(671)는 일정하게(또는 변경되지 않은 채로) 유지된다. 예컨대, pMOS(673)는, pMOS(625)의 드레인과 VDD 사이에 병렬로 서로 커플링되는 실질적으로 유사한 pMOS들의 세트(도면을 불명료하게 하는 것을 피하기 위해 도시되지 않음)를 사용하여 구현될 수 있다. 이러한 pMOS들의 게이트들에 바이어스 전압(vbp)이 인가된다. 또한, VDD로부터 pMOS들의 소스들로 흐르는 총 전류의 양을 튜닝하기 위해 이러한 pMOS들 중 선택된 수의 pMOS가 코드(dcc)(도 3에 도시됨)에 기반하여 턴 온(또는 활성화)될 수 있다. 튜닝가능한 pMOS(673)는 전류를 조정하여 출력 신호(clkout)의 하강 에지를 제어할 수 있다. clkout의 상승 에지는 조정되지 않는다는 것을 유의한다. 대안적으로, pMOS(673) 대신에 nMOS(671)를 튜닝가능하도록 구성될 수 있으며, 이 경우에, clkout의 상승 에지는 조정되는 한편 clkout의 하강 에지는 변경되지 않은 채로 유지된다. 예컨대, nMOS(671)는, 접지와 nMOS들의 드레인들 사이에 병렬로 서로 커플링되는 실질적으로 유사한 nMOS들의 세트(도면을 불명료하게 하는 것을 피하기 위해 도시되지 않음)를 사용하여 구현될 수 있다. 이러한 nMOS들의 게이트들에 바이어스 전압(vbn)이 인가된다. 또한, nMOS들을 통해 접지로 흐르는 총 전류의 양을 튜닝하기 위해 이러한 nMOS들 중 선택된 수의 nMOS가 (도 3의 dcc와 유사한) 코드에 기반하여 턴 온(또는 활성화)될 수 있다. clkout의 하강 에지 및 상승 에지 중 하나만을 조정함으로써, 지연과 DCC 교정 사이의 레이스(race) 조건이 제거될 수 있는데, 그 이유는, 그들이 지연 회로(420)를 통해 독립적으로 조정될 수 있기 때문이다. 더욱이, DCC 모듈(570)은 지연 회로(420) 내에 통합되며, 그러므로, 지연 유닛(260)으로부터의 clkout에서 임의의 DCC를 정정하기 위해 지연 회로(260) 외부에 부가적인 DCC 모듈을 제공할 필요성이 제거된다. 그에 따라, 지연 회로(420) 내에 DCC 모듈(570)을 갖는 것은 성능을 개선하면서 면적과 전력을 절약하는 데 도움이 된다.
[0064] 도 7은 본 개시내용의 일부 양상들에 따른 바이어스 전압 생성기(410)의 일 구현을 도시한다. 위에 논의된 바와 같이, 바이어스 전압 생성기(410)는 지연 회로(420)에 대한 바이어스 전압 세트(즉, vbp, vbp_cas, vbn, 및 vbn_cas)를 생성하도록 구성된다. 도 7을 참조하면, 바이어스 전압 생성기(410)는 6개의 nMOS들(710, 720, 722, 724, 730, 및 732) 및 5개의 pMOS들(721, 723, 725, 731, 및 733)을 포함하며, 이들 각각은 소스, 드레인, 게이트를 갖는다. nMOS(710)의 소스는 접지에 커플링되고, nMOS(710)의 게이트 및 드레인은 함께 커플링되고 밴드갭 전류 소스 로부터 밴드갭 기준 전류(Ie)를 수신하도록 구성된다. nMOS(720)의 소스는 또한 접지에 커플링되고, nMOS(720)의 게이트는 nMOS(710)의 게이트에 커플링되고, nMOS(720)의 드레인은 pMOS(721)의 드레인 및 게이트에 커플링된다. pMOS(721)의 소스는 전력 공급부(VDD)에 커플링된다. nMOS들(710 및 720)은, nMOS(710)를 통해 흐르는 밴드갭 기준 전류(Ie)가 다른 측 상의 nMOS(720)에 미러링(또는 복제)되도록 전류 미러로서 구성된다. 그에 따라, nMOS(720) 및 pMOS(721)에 의해 형성된 경로를 통해 Ie와 실질적으로 동일한 전류가 흐른다.
[0065] 일부 구현들에서, pMOS(723)의 소스는 또한 VDD에 커플링된다. pMOS(723)의 게이트는 pMOS(721)의 게이트 및 드레인에 커플링된다. pMOS(723)의 드레인은 nMOS(722)의 드레인 및 게이트에 커플링된다. nMOS(722)의 소스는 접지에 커플링된다. pMOS(723)처럼, pMOS(725)의 소스는 또한 VDD에 커플링된다. pMOS(725)의 게이트는 pMOS(721)의 게이트 및 드레인에 커플링된다. pMOS(725)의 드레인은 nMOS(724)의 드레인 및 게이트에 커플링된다. nMOS(724)의 소스는 접지에 커플링된다. 동작 동안, pMOS(721) 및 pMOS(723)는 또한 전류 미러로서 구성된다. 그에 따라, pMOS(721)를 통해 흐르는 전류(즉, Ie)는 추가로, pMOS(723) 및 nMOS(722)에 의해 형성된 경로에 미러링(또는 복제)된다. nMOS(722)의 드레인 및 게이트에서 생성된 전압은 바이어스 전압들 중 하나(vbn)로서 출력된다. 마찬가지로, pMOS(721) 및 pMOS(725)는 또한 전류 미러로서 구성된다. 그에 따라, pMOS(721)를 통해 흐르는 Ie는 다시 pMOS(725) 및 nMOS(724)에 의해 형성된 경로에 미러링(또는 복제)된다. nMOS(724)의 드레인 및 게이트에서 생성된 전압은 바이어스 전압들 중 다른 하나(vbn_cas)로서 출력된다.
[0066] 일부 구현들에서, pMOS(731)의 소스는 VDD에 커플링되고, pMOS(731)의 게이트 및 드레인은 nMOS(730)의 드레인에 함께 커플링된다. nMOS(730)의 소스는 접지에 커플링되고, nMOS(730)의 게이트는 nMOS들(710 및 720) 둘 모두의 게이트들에 커플링된다. pMOS(731)처럼, pMOS(733)의 소스는 VDD에 커플링되고, pMOS(733)의 게이트 및 드레인은 nMOS(732)의 드레인에 함께 커플링된다. nMOS(732)의 소스는 접지에 커플링되고, nMOS(732)의 게이트는 nMOS들(710 및 720) 둘 모두의 게이트들에 커플링된다. 동작 동안, nMOS(710 및 730)는, nMOS(710)를 통해 흐르는 전류(Ie)가 nMOS(730) 및 pMOS(731)에 의해 형성된 경로에 미러링(또는 복제)되도록 전류 미러로서 구성된다. 그에 따라, Ie와 실질적으로 동일한 전류가 pMOS(731)를 통해 흐르고, pMOS(731)의 게이트 및 드레인에서 생성된 전압은 바이어스 전압들 중 하나(vbp)로서 출력된다. 마찬가지로, nMOS(710 및 732)는 또한, nMOS(710)를 통해 흐르는 전류(Ie)가 nMOS(732) 및 pMOS(733)에 의해 형성된 경로에 미러링(또는 복제)되도록 전류 미러로서 구성된다. 그에 따라, Ie와 실질적으로 동일한 전류가 pMOS(733)를 통해 흐르고, pMOS(733)의 게이트 및 드레인에서 생성된 전압은 바이어스 전압들 중 하나(vbp_cas)로서 출력된다.
[0067] 일부 구현들에서, nMOS(710)는 신호 또는 코드("coarse")(이를테면, 도 3 및 도 4에 도시된 코드(coarse))에 대한 응답으로 튜닝가능할 수 있다. 구체적으로, nMOS(710)는, nMOS들의 드레인들과 접지 사이에 병렬로 서로 커플링되는 실질적으로 유사한 사이즈의 nMOS들의 세트로 구현될 수 있다. nMOS들의 게이트들에 적용되는 코드에 기반하여 선택된 수의 nMOS들이 턴 온(활성화)될 수 있다.
[0068] 도 8은 입력 신호의 지연된 버전을 생성하기 위한 방법(800)의 일 구현을 도시한다. 방법(800)은, 위에서 논의된 지연 회로(420)의 다양한 구현들을 사용하여 실시될 수 있다. 방법(800)은 블록(810)에서 시작되며, 여기서, 싱킹 전류 소스를 갖는 제1 N-서브스테이지를 사용하여 출력 신호의 상승 에지가 입력 신호로부터 생성된다. 예컨대, 상승 에지는, 도 5 내지 도 6에 도시된 제1 N-서브스테이지(510)의 일부 구현들을 사용하여 생성될 수 있다. 이어서, 방법(800)은 블록(820)으로 전환되며, 여기서, 소싱 전류 소스를 갖는 제1 P-서브스테이지를 사용하여 출력 신호의 하강 에지가 생성된다. 예컨대, 하강 에지는, 도 5 내지 도 6에 도시된 제1 P-서브스테이지(520)의 일부 구현들을 사용하여 생성될 수 있다. 또한, 싱킹 전류 소스 및 소싱 전류 소스는 바이어스 전압 세트의 개개의 바이어스 전압들에 대한 응답으로 가변적이다(또는 튜닝가능함). 예컨대, 바이어스 전압들은, 도 4 및 도 7에 도시된 바이어스 전압 생성기(410)의 일부 구현들과 같은 바이어스 전압 생성기에 의해 제공될 수 있다.
[0069] 일부 구현들에서, 방법은 추가로 블록(820)으로부터 블록(830)으로 전환되며, 여기서, 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 상승 에지 및 하강 에지 중 하나만이 조정된다. 예컨대, 방법(800)은, 도 5 및 도 6에 도시된 DCC 모듈(570)의 일부 구현들과 같은 듀티 사이클 왜곡(DCC) 모듈을 사용할 수 있다. 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 하강 에지가 조정되는 구현들에서, DCC 모듈은 튜닝가능한 pMOS(예컨대, 도 6의 튜닝가능한 pMOS(673))로 구현될 수 있다. 대안적으로, 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 상승 에지가 조정되는 일부 구현들에서, DCC 모듈은 튜닝가능한 nMOS로 구현될 수 있다.
[0070] 본 개시내용은 본 개시내용의 양상들을 설명하기 위해 위에서 사용된 예시적인 용어로 제한되지 않는다는 것이 인식되어야 한다. 예컨대, 지연 디바이스는 또한 지연 스테이지, 지연 버퍼, 지연 요소, 또는 다른 용어로 지칭될 수 있다. 직교위상 클록 생성기는 또한 클록 생성기 또는 다른 용어로 지칭될 수 있다. 클록은 클록 신호, 타이밍 신호, 또는 다른 용어로 지칭될 수 있다.
[0071] 본 개시내용 내에서, 단어 "예시적인"은, "예, 예증 또는 예시로서 기능하는" 것을 의미하도록 사용된다. 본원에서 "예시적인" 것으로서 설명되는 어떠한 구현 또는 양상도 본 개시내용의 다른 양상들에 비해 바람직하거나 또는 유리한 것으로 해석될 필요는 없다. 마찬가지로, "양상들"이라는 용어는, 본 개시내용의 모든 양상들이 논의된 특징, 장점, 또는 동작 모드를 포함하는 것을 요구하지 않는다. "커플링"이라는 용어는 2개의 구조들 사이의 직접 또는 간접적인 전기적 커플링을 지칭하기 위해 본원에서 사용된다. "접지"라는 용어는 DC 접지 또는 AC 접지를 지칭할 수 있고, 그에 따라, "접지"라는 용어는 돌 모두의 가능성들을 커버한다는 것이 또한 인식되어야 한다.
[0072] 일부 구현 예들은 다음의 번호가 매겨진 항목들에서 설명된다:
1. 지연 회로는, 입력 신호를 수신하고 지연 회로의 출력 신호의 상승 에지를 생성하도록 구성되며 싱킹 전류 소스를 갖는 제1 N-서브스테이지 ― 출력 신호는 입력 신호의 지연된 버전임 ―; 및 입력 신호를 수신하고 출력 신호의 하강 에지를 생성하도록 구성되며 소싱 전류 소스를 갖는 제1 P-서브스테이지를 포함하며, 싱킹 전류 소스 및 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적이다.
2. 항목 1의 지연 회로는, 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 상승 에지 및 하강 에지 중 하나만을 조정하도록 구성되며 제1 N-서브스테이지 및 제1 P-서브스테이지에 커플링되는 듀티 사이클 정정 모듈을 더 포함한다.
3. 항목 2의 지연 회로에서, 듀티 사이클 정정 모듈은, 각각이 드레인, 게이트, 및 소스를 갖는 p-타입 금속 산화물 반도체 디바이스(pMOS)들의 세트 ― 드레인은 제1 P-서브스테이지에 커플링되고, 소스는 전압 공급부(VDD)에 커플링되고, 게이트는 복수의 바이어스 전압들 중 제1 바이어스 전압(Vbp)을 수신하도록 구성됨 ―; 및 각각이 드레인, 게이트, 및 소스를 갖는 n-타입 금속 산화물 반도체 디바이스(nMOS)들의 세트 ― 드레인은 제1 N-서브스테이지에 커플링되고, 소스는 접지에 커플링되고, 게이트는 복수의 바이어스 전압들 중 제2 바이어스 전압(Vbn)을 수신하도록 구성됨 ― 를 포함한다.
4. 항목 3의 지연 회로에서, 듀티 사이클 정정 모듈의 pMOS들의 세트는 출력 신호의 하강 에지를 조정하게 튜닝가능하도록 구성되고, 듀티 사이클 정정 모듈의 nMOS들의 세트는 일정하게 유지되도록 구성된다.
5. 항목 3의 지연 회로에서, 듀티 사이클 정정 모듈의 nMOS들의 세트는 출력 신호의 상승 에지를 조정하게 튜닝가능하도록 구성되고, 듀티 사이클 정정 모듈의 pMOS들의 세트는 일정하게 유지되도록 구성된다.
6. 항목 1의 지연 회로는, 제1 P-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력 신호의 하강 에지를 제공하기 위해 지연 회로의 출력에 커플링되는 출력을 갖는 제2 N-서브스테이지; 및 제1 N-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력 신호의 상승 에지를 제공하기 위해 지연 회로의 출력에 커플링되는 출력을 갖는 제2 P-서브스테이지를 더 포함한다.
7. 항목 6의 지연 회로에서, 제2 P-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 pMOS ― 출력 pMOS의 소스는 전압 공급부(VDD)에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 N-서브스테이지에 커플링됨 ―; 및 게이트, 소스, 및 드레인을 갖는 보상 NMOS ― 드레인은 전압 공급부(VDD)에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제1 추적 모듈에 커플링됨 ― 를 포함한다.
8. 항목 7의 지연 회로에서, 제1 추적 모듈은, 제1 P-서브스테이지의 소싱 전류 소스와 실질적으로 유사한 제2 소싱 전류 소스, 및 게이트, 소스, 및 드레인을 갖는 nMOS를 포함하며, 소스는 접지에 커플링되고, 드레인은 제2 소싱 전류 소스에 커플링되고, 게이트는 입력 신호의 상보적 버전을 수신하도록 구성된다.
9. 항목 8의 지연 회로에서, 제2 N-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 nMOS ― 소스는 접지에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 P-서브스테이지에 커플링됨 ―; 및 게이트, 소스, 및 드레인을 갖는 보상 pMOS ― 드레인은 접지에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제2 추적 모듈에 커플링됨 ― 를 포함한다.
10. 항목 9의 지연 회로에서, 제2 추적 모듈은, 제1 N-서브스테이지의 싱킹 전류 소스와 실질적으로 유사한 제2 싱킹 전류 소스, 및 게이트, 소스, 및 드레인을 갖는 pMOS를 포함하며, 소스는 전압 공급부(VDD)에 커플링되고, 드레인은 제2 싱킹 전류 소스에 커플링되고, 게이트는 입력 신호의 상보적 버전을 수신하도록 구성된다.
11. 항목 1의 지연 회로에서, 복수의 바이어스 전압들은 밴드갭 기준 전류로부터 생성된다.
12. 시스템 온 칩(SoC)은, 프로세싱 모듈; 및 SoC 외부의 소스로부터 입력 신호들을 수신하도록 구성되며 프로세싱 모듈에 커플링되는 입력 인터페이스를 포함하며, 입력 인터페이스는 직교위상 클록 생성기를 포함하고, 직교위상 클록 생성기는 항목 1에서 언급된 바와 같은 지연 회로를 포함한다.
13. 항목 12의 시스템에서, 직교위상 클록 생성기는, 클록 신호의 지연된 버전을 수신하고 클록 신호의 지연된 버전에 기반하여 한 쌍의 상보적 클록 신호들을 생성하기 위해 지연 회로에 커플링되는 싱글 엔드-투-차동 변환기; 및 한 쌍의 상보적 클록 신호들을 수신하기 위해 싱글 엔드-투-차동 변환기에 커플링되는 위상 보간기를 더 포함한다.
14. 입력 신호의 지연된 버전을 생성하기 위한 방법은, 싱킹 전류 소스를 갖는 제1 N-서브스테이지를 사용하여 입력 신호로부터 출력 신호의 상승 에지를 생성하는 단계 ― 출력 신호는 입력 신호의 지연된 버전임 ―; 및 소싱 전류 소스를 갖는 제1 P-서브스테이지를 사용하여 출력 신호의 하강 에지를 생성하는 단계를 포함하며, 싱킹 전류 소스 및 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적이다.
15. 항목 14의 방법은, 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 출력 신호의 상승 에지 및 하강 에지 중 하나만을 조정하는 단계를 더 포함한다.
16. 항목 14의 방법은, 제2 N-서브스테이지를 사용하여 출력 신호의 하강 에지를 제공하는 단계 ― 제2 N-서브스테이지는, 제1 P-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력에 커플링되는 출력을 가짐 ―; 및 제2 P-서브스테이지를 사용하여 출력 신호의 상승 에지를 제공하는 단계 ― 제2 P-서브스테이지는, 제1 N-서브스테이지에 커플링되는 제1 입력, 및 지연 회로의 출력에 커플링되는 출력을 가짐 ― 를 더 포함한다.
17. 항목 16의 방법에서, 제2 P-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 PMOS를 포함하며, 출력 PMOS의 소스는 전압 공급부(VDD)에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 N-서브스테이지에 커플링되고; 방법은, 제1 추적 모듈에 의해 구동되는 보상 NMOS를 사용하여 출력 신호의 상승 에지에 크로스-스큐 보상을 제공하는 단계를 더 포함하며, 보상 NMOS는 게이트, 소스, 및 드레인을 갖고, 드레인은 전압 공급부(VDD)에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제1 추적 모듈에 커플링된다.
18. 항목 17의 방법에서, 제2 N-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 NMOS를 포함하며, 출력 NMOS의 소스는 접지에 커플링되고, 드레인은 지연 회로의 출력에 커플링되고, 게이트는 제1 P-서브스테이지에 커플링되고; 방법은, 제2 추적 모듈에 의해 구동되는 보상 PMOS를 사용하여 출력 신호의 하강 에지에 크로스-스큐 보상을 제공하는 단계를 더 포함하며, 보상 PMOS는 게이트, 소스, 및 드레인을 갖고, 드레인은 접지에 커플링되고, 소스는 지연 회로의 출력에 커플링되고, 게이트는 제2 추적 모듈에 커플링된다.
19. 항목 14의 방법은, 밴드갭 기준 전류 소스로부터 복수의 바이어스 전압들을 생성하는 단계를 더 포함한다.
[0073] 본 개시내용의 이전 설명은 임의의 당업자가 본 개시내용을 사용하거나 또는 실시할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 그에 따라, 본 개시내용은, 본원에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (19)

  1. 지연 회로로서,
    입력 신호를 수신하고 상기 지연 회로의 출력 신호의 상승 에지를 생성하도록 구성되며 싱킹(sinking) 전류 소스를 갖는 제1 N-서브스테이지 ― 상기 출력 신호는 상기 입력 신호의 지연된 버전임 ―; 및
    상기 입력 신호를 수신하고 상기 출력 신호의 하강 에지를 생성하도록 구성되며 소싱(sourcing) 전류 소스를 갖는 제1 P-서브스테이지를 포함하며, 상기 싱킹 전류 소스 및 상기 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적인, 지연 회로.
  2. 제1항에 있어서,
    상기 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 상기 출력 신호의 상기 상승 에지 및 상기 하강 에지 중 하나만을 조정하도록 구성되며 상기 제1 N-서브스테이지 및 상기 제1 P-서브스테이지에 커플링되는 듀티 사이클 정정 모듈을 더 포함하는, 지연 회로.
  3. 제2항에 있어서,
    상기 듀티 사이클 정정 모듈은,
    각각이 드레인, 게이트, 및 소스를 갖는 p-타입 금속 산화물 반도체 디바이스(pMOS)들의 세트 ― 상기 드레인은 상기 제1 P-서브스테이지에 커플링되고, 상기 소스는 전압 공급부(VDD)에 커플링되고, 상기 게이트는 상기 복수의 바이어스 전압들 중 제1 바이어스 전압(Vbp)을 수신하도록 구성됨 ―; 및
    각각이 드레인, 게이트, 및 소스를 갖는 n-타입 금속 산화물 반도체 디바이스(nMOS)들의 세트 ― 상기 드레인은 상기 제1 N-서브스테이지에 커플링되고, 상기 소스는 접지에 커플링되고, 상기 게이트는 상기 복수의 바이어스 전압들 중 제2 바이어스 전압(Vbn)을 수신하도록 구성됨 ―
    를 포함하는, 지연 회로.
  4. 제3항에 있어서,
    상기 듀티 사이클 정정 모듈의 상기 pMOS들의 세트는 상기 출력 신호의 상기 하강 에지를 조정하게 튜닝가능하도록 구성되고, 상기 듀티 사이클 정정 모듈의 상기 nMOS들의 세트는 일정하게 유지되도록 구성되는, 지연 회로.
  5. 제3항에 있어서,
    상기 듀티 사이클 정정 모듈의 상기 nMOS들의 세트는 상기 출력 신호의 상기 상승 에지를 조정하게 튜닝가능하도록 구성되고, 상기 듀티 사이클 정정 모듈의 상기 pMOS들의 세트는 일정하게 유지되도록 구성되는, 지연 회로.
  6. 제1항에 있어서,
    상기 제1 P-서브스테이지에 커플링되는 제1 입력, 및 상기 지연 회로의 상기 출력 신호의 상기 하강 에지를 제공하기 위해 상기 지연 회로의 출력에 커플링되는 출력을 갖는 제2 N-서브스테이지; 및
    상기 제1 N-서브스테이지에 커플링되는 제1 입력, 및 상기 지연 회로의 상기 출력 신호의 상기 상승 에지를 제공하기 위해 상기 지연 회로의 출력에 커플링되는 출력을 갖는 제2 P-서브스테이지를 더 포함하는, 지연 회로.
  7. 제6항에 있어서,
    상기 제2 P-서브스테이지는,
    소스, 게이트, 및 드레인을 갖는 출력 pMOS ― 상기 출력 pMOS의 소스는 전압 공급부(VDD)에 커플링되고, 상기 드레인은 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 상기 제1 N-서브스테이지에 커플링됨 ―; 및
    게이트, 소스, 및 드레인을 갖는 보상 NMOS ― 상기 드레인은 상기 전압 공급부(VDD)에 커플링되고, 상기 소스는 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 제1 추적 모듈에 커플링됨 ―
    를 포함하는, 지연 회로.
  8. 제7항에 있어서,
    상기 제1 추적 모듈은, 상기 제1 P-서브스테이지의 상기 소싱 전류 소스와 실질적으로 유사한 제2 소싱 전류 소스, 및 게이트, 소스, 및 드레인을 갖는 nMOS를 포함하며, 상기 소스는 접지에 커플링되고, 상기 드레인은 상기 제2 소싱 전류 소스에 커플링되고, 상기 게이트는 상기 입력 신호의 상보적 버전을 수신하도록 구성되는, 지연 회로.
  9. 제8항에 있어서,
    상기 제2 N-서브스테이지는,
    소스, 게이트, 및 드레인을 갖는 출력 nMOS ― 상기 소스는 접지에 커플링되고, 상기 드레인은 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 상기 제1 P-서브스테이지에 커플링됨 ―; 및
    게이트, 소스, 및 드레인을 갖는 보상 pMOS ― 상기 드레인은 접지에 커플링되고, 상기 소스는 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 제2 추적 모듈에 커플링됨 ―
    를 포함하는, 지연 회로.
  10. 제9항에 있어서,
    상기 제2 추적 모듈은, 상기 제1 N-서브스테이지의 상기 싱킹 전류 소스와 실질적으로 유사한 제2 싱킹 전류 소스, 및 게이트, 소스, 및 드레인을 갖는 pMOS를 포함하며, 상기 소스는 상기 전압 공급부(VDD)에 커플링되고, 상기 드레인은 상기 제2 싱킹 전류 소스에 커플링되고, 상기 게이트는 상기 입력 신호의 상보적 버전을 수신하도록 구성되는, 지연 회로.
  11. 제1항에 있어서,
    상기 복수의 바이어스 전압들은 밴드갭 기준 전류로부터 생성되는, 지연 회로.
  12. 시스템 온 칩(SoC)으로서,
    프로세싱 모듈; 및
    상기 SoC 외부의 소스로부터 입력 신호들을 수신하도록 구성되며 상기 프로세싱 모듈에 커플링되는 입력 인터페이스를 포함하며, 상기 입력 인터페이스는 직교위상(quadrature) 클록 생성기를 포함하고,
    상기 직교위상 클록 생성기는 제1항에서 청구된 바와 같은 지연 회로를 포함하는, 시스템 온 칩.
  13. 제12항에 있어서,
    상기 직교위상 클록 생성기는,
    클록 신호의 지연된 버전을 수신하고 상기 클록 신호의 지연된 버전에 기반하여 한 쌍의 상보적 클록 신호들을 생성하기 위해 상기 지연 회로에 커플링되는 싱글 엔드-투-차동 변환기(single end to differential converter); 및
    상기 한 쌍의 상보적 클록 신호들을 수신하기 위해 상기 싱글 엔드-투-차동 변환기에 커플링되는 위상 보간기
    를 더 포함하는, 시스템 온 칩.
  14. 입력 신호의 지연된 버전을 생성하기 위한 방법으로서,
    싱킹 전류 소스를 갖는 제1 N-서브스테이지를 사용하여 상기 입력 신호로부터 출력 신호의 상승 에지를 생성하는 단계 ― 상기 출력 신호는 상기 입력 신호의 지연된 버전임 ―; 및
    소싱 전류 소스를 갖는 제1 P-서브스테이지를 사용하여 상기 출력 신호의 하강 에지를 생성하는 단계를 포함하며, 상기 싱킹 전류 소스 및 상기 소싱 전류 소스는 복수의 바이어스 전압들의 개개의 바이어스 전압들에 대한 응답으로 가변적인, 입력 신호의 지연된 버전을 생성하기 위한 방법.
  15. 제14항에 있어서,
    상기 출력 신호의 듀티 사이클 왜곡을 정정하기 위해 상기 출력 신호의 상기 상승 에지 및 상기 하강 에지 중 하나만을 조정하는 단계를 더 포함하는, 입력 신호의 지연된 버전을 생성하기 위한 방법.
  16. 제14항에 있어서,
    제2 N-서브스테이지를 사용하여 상기 출력 신호의 상기 하강 에지를 제공하는 단계 ― 상기 제2 N-서브스테이지는, 상기 제1 P-서브스테이지에 커플링되는 제1 입력, 및 상기 지연 회로의 출력에 커플링되는 출력을 가짐 ―; 및
    제2 P-서브스테이지를 사용하여 상기 출력 신호의 상기 상승 에지를 제공하는 단계 ― 상기 제2 P-서브스테이지는, 상기 제1 N-서브스테이지에 커플링되는 제1 입력, 및 상기 지연 회로의 출력에 커플링되는 출력을 가짐 ― 를 더 포함하는, 입력 신호의 지연된 버전을 생성하기 위한 방법.
  17. 제16항에 있어서,
    상기 제2 P-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 PMOS를 포함하며, 상기 출력 PMOS의 소스는 전압 공급부(VDD)에 커플링되고, 상기 드레인은 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 상기 제1 N-서브스테이지에 커플링되고,
    상기 방법은, 제1 추적 모듈에 의해 구동되는 보상 NMOS를 사용하여 상기 출력 신호의 상기 상승 에지에 크로스-스큐(cross-skew) 보상을 제공하는 단계를 더 포함하며, 상기 보상 NMOS는 게이트, 소스, 및 드레인을 갖고, 상기 드레인은 상기 전압 공급부(VDD)에 커플링되고, 상기 소스는 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 상기 제1 추적 모듈에 커플링되는, 입력 신호의 지연된 버전을 생성하기 위한 방법.
  18. 제17항에 있어서,
    상기 제2 N-서브스테이지는, 소스, 게이트, 및 드레인을 갖는 출력 NMOS를 포함하며, 상기 출력 NMOS의 소스는 접지에 커플링되고, 상기 드레인은 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 상기 제1 P-서브스테이지에 커플링되고,
    상기 방법은, 제2 추적 모듈에 의해 구동되는 보상 PMOS를 사용하여 상기 출력 신호의 상기 하강 에지에 크로스-스큐 보상을 제공하는 단계를 더 포함하며, 상기 보상 PMOS는 게이트, 소스, 및 드레인을 갖고, 상기 드레인은 접지에 커플링되고, 상기 소스는 상기 지연 회로의 출력에 커플링되고, 상기 게이트는 상기 제2 추적 모듈에 커플링되는, 입력 신호의 지연된 버전을 생성하기 위한 방법.
  19. 제14항에 있어서,
    밴드갭 기준 전류 소스로부터 상기 복수의 바이어스 전압들을 생성하는 단계를 더 포함하는, 입력 신호의 지연된 버전을 생성하기 위한 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198322B1 (en) * 1998-08-24 2001-03-06 Mitsubishi Denki Kabushiki Kaisha Duty-ratio correction circuit and clock generation circuit
US6377095B1 (en) * 2000-10-10 2002-04-23 National Semiconductor Corporation Digital-edge-rate control LVDS driver
US20040140832A1 (en) * 2003-01-17 2004-07-22 Etron Technology, Inc. Circuit to independently adjust rise and fall edge timing of a signal
JP2013243436A (ja) * 2012-05-18 2013-12-05 Yamaha Corp ディレイ補正回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069511A (en) * 1998-08-26 2000-05-30 National Semiconductor Corporation Digital slew rate and duty cycle control circuit and method
US6900685B2 (en) * 2002-05-16 2005-05-31 Micron Technology Tunable delay circuit
US7262637B2 (en) * 2005-03-22 2007-08-28 Micron Technology, Inc. Output buffer and method having a supply voltage insensitive slew rate
US7414448B2 (en) * 2006-08-14 2008-08-19 Etron Technology Inc. Duty cycle correction circuit
US7684944B2 (en) 2006-10-17 2010-03-23 Advantest Corporation Calibration apparatus, calibration method, and testing apparatus
US7705649B1 (en) * 2008-04-03 2010-04-27 National Semiconductor Corporation Duty cycle correction circuit with small duty error and wide frequency range
KR100929655B1 (ko) * 2008-04-30 2009-12-03 주식회사 하이닉스반도체 듀티 사이클 보정회로 및 이를 구비한 지연고정루프회로
KR101024261B1 (ko) * 2008-11-10 2011-03-29 주식회사 하이닉스반도체 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
JP2010157923A (ja) 2008-12-26 2010-07-15 Canon Inc クロック生成回路
KR101024242B1 (ko) 2009-11-24 2011-03-29 주식회사 하이닉스반도체 반도체 장치
KR20110130941A (ko) * 2010-05-28 2011-12-06 삼성전자주식회사 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법
KR20120027850A (ko) * 2010-09-13 2012-03-22 삼성전자주식회사 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법
US8643418B2 (en) 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
KR20130047428A (ko) 2011-10-31 2013-05-08 페어차일드코리아반도체 주식회사 제어전압 지연 장치, 이를 사용하는 디지털 전력 컨버터 및 그 구동 방법
US9413338B2 (en) * 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit
US11057022B2 (en) * 2019-06-27 2021-07-06 Stmicroelectronics S.R.L. PVT compensated delay cell for a monostable

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198322B1 (en) * 1998-08-24 2001-03-06 Mitsubishi Denki Kabushiki Kaisha Duty-ratio correction circuit and clock generation circuit
US6377095B1 (en) * 2000-10-10 2002-04-23 National Semiconductor Corporation Digital-edge-rate control LVDS driver
US20040140832A1 (en) * 2003-01-17 2004-07-22 Etron Technology, Inc. Circuit to independently adjust rise and fall edge timing of a signal
JP2013243436A (ja) * 2012-05-18 2013-12-05 Yamaha Corp ディレイ補正回路

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