JP2003084046A

JP2003084046A - 試験装置

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Publication number: JP2003084046A
Application number: JP2001281551A
Authority: JP
Inventors: Kenichi Narukawa; 健一成川; Izumi Koga; 泉古賀
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2001-09-17
Filing date: 2001-09-17
Publication date: 2003-03-19
Anticipated expiration: 2021-09-17
Also published as: JP4120857B2

Abstract

(57)【要約】【課題】被試験対象ごとの遅れ時間の調整が不要な試
験装置を実現することを目的にする。【解決手段】本発明は、デジタルデータ及び同期ワー
ド検出信号を出力する被試験対象を試験する試験装置に
改良を加えたものである。本装置は、期待値データ、ス
トローブ信号、基準同期信号を出力する期待値発生部
と、この期待値発生部の基準同期信号によりカウントを
開始し、同期ワード検出信号により停止するカウンタ
と、このカウンタのカウント値のシフト段数で、期待値
発生部が出力する期待値データ、ストローブ信号を遅延
させる可変長シフトレジスタと、この可変長シフトレジ
スタからの期待値データ、ストローブ信号を入力し、被
試験対象のデジタルデータと期待値データとを、ストロ
ーブ信号のタイミングで比較する比較部とを有すること
を特徴とす装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルデータ及
び同期ワード検出信号を出力する被試験対象を試験する
試験装置に関し、被試験対象ごとの遅れ時間の調整が不
要な試験装置に関するものである。

【０００２】

【従来の技術】デジタル変調波を復調する機器、例え
ば、無線伝送方式の一方式であるブルートゥース（Blue
tooth(TM)）に用いられるＩＣ，ＬＳＩ等をＩＣテスタ
（試験装置）を図６に示し、以下に説明する。

【０００３】図６において、任意波形発生器１は、任意
波形メモリ１ａ，１ｂを有し、トリガ信号ａを出力する
と共に、ベースバンド信号であるＩ信号ｂ、Ｑ信号ｃを
出力する。メモリ１ａはＩ信号ｂを格納し、メモリ１ｂ
はＱ信号ｃを格納する。ここで、Ｉ信号ｂ、Ｑ信号ｃ
は、バーストデータをＧＦＳＫ(Gaussian Frequency Sh
ift Keying)、ＧＭＳＫ(Gaussian filtered Minimum Sh
ift Keying)、ＢＰＳＫ(Binary Phase Shift Keying)変
調等を行ったものである。直交変調器２は、直交変調部
２ａ、発振器２ｂ、ミキサ２ｃを有し、任意波形発生器
１のＩ信号ｂ、Ｑ信号ｃを入力し、ＲＦ(Radio Frequen
cy)信号ｄを出力する。直交変調部２ａは、Ｉ信号ｂ、
Ｑ信号ｃで中間周波数を直交変調する。発振器２ｂは、
高周波信号を出力する。ミキサ２ｃは、直交変調部２ａ
からの信号を高周波信号によりアップコンバートする。

【０００４】被試験対象（以下ＤＵＴ）３は例えば通信
受信器で、復調部３ａ、同期検出部３ｂを有し、直交変
調器２からのＲＦ信号ｄを入力し復調を行い、デジタル
データｅ、同期ワード検出信号ｆを出力する。復調部３
ａは、ＲＦ信号ｄを復調しデジタルデータｅを出力す
る。同期検出部３ｂは、復調部３ａが出力するデジタル
データｅから同期ワードを検出し、同期ワード検出信号
ｆを出力する。

【０００５】デジタルファンクション４は、任意波形発
生器１からのトリガ信号ａに基づいて、任意波形発生器
１と同期して、期待値データｇ、ストローブ信号ｈを出
力する。期待値データｇは、ＤＵＴ３が出力することを
期待されるデータで、ストローブ信号ｈは、期待値デー
タを比較すべき位置にパルスを発生する。また、デジタ
ルファンクション４は、ＩＣテスタにおいて、通常設け
られるドライバ、コンパレータ等を含み、デジタル部の
試験を行うものである。遅延回路Ｄ１，Ｄ２は、それぞ
れ、デジタルファンクション４が出力する期待値データ
ｇ、ストローブ信号ｈをＴ１，Ｔ２時間遅らせる。

【０００６】比較部５は、ＥＸ−ＯＲゲート５ａ、ＡＮ
Ｄゲート５ｂからなり、ＤＵＴ３からのデジタルデータ
ｅと遅延回路Ｄ１からの期待値データｉとを、遅延回路
Ｄ２からのストローブ信号ｊのタイミングで比較し、パ
ス／フェイル（フェイルパルスｌ）を出力する。ＥＸ−
ＯＲゲート５ａは、ＤＵＴ３からのデジタルデータｅと
遅延回路Ｄ１からの期待値データｉとを入力する。ＡＮ
Ｄゲート５ｂは、ＥＸ−ＯＲゲート５ａの出力ｋと遅延
回路Ｄ２からのストローブ信号ｊとを入力する。パルス
カウンタ６は、比較部５（ＡＮＤゲート５ｂ）からのフ
ェイルパルスｌをカウントする。

【０００７】このような装置の動作を以下に説明する。
図７は図６に示す装置の動作を示したタイミングチャー
トである。

【０００８】任意波形発生器１が、トリガ信号ａを出力
すると共に、メモリ１ａ，１ｂからＩ信号ｂ、Ｑ信号ｃ
を出力する。このＩ信号ｂ、Ｑ信号ｃを入力し、直交変
調器２は、直交変調部２ａ、発振器２ｂ、ミキサ２ｃに
より、ＲＦ信号ｄが出力される。このＲＦ信号ｄは、プ
リアンブル、同期ワード、データ（情報データ）で構成
されるバースト波形となっている。プリアンブルは、受
信時にビット同期を図るために先頭に設けられる。同期
ワードはデータ位置を示す。

【０００９】そして、復調部３ａが、ＲＦ信号ｄを復調
し、復調したデジタルデータｅを出力する。このデジタ
ルデータｅを入力して、同期検出部３ｂは、同期ワード
を検出した時点で、同期ワード検出信号ｆをハイレベル
とし、バースト期間中（データ位置の間）、ハイレベル
を継続し、バースト終了時にロウレベルに復帰する。

【００１０】同時に、デジタルファンクション４が、ト
リガ信号ａにより、任意波形発生器１に同期して、期待
値データｇ、ストローブ信号ｈを出力する。そして、こ
の期待値データｇ、ストローブ信号ｈをそれぞれ入力
し、遅延回路Ｄ１，Ｄ２は、ＤＵＴ３等での遅延のた
め、ｔｄ時間遅らせて、期待値データｉ、ストローブ信
号ｊを出力し、比較のタイミングを合わせる。

【００１１】ＥＸ−ＯＲゲート５が、デジタルデータｅ
と期待値データｉとを入力し、排他的論理和を出力ｋと
して出力する。この出力ｋとストローブ信号ｊとの論理
和を、ＡＮＤゲート５ｂはフェイルパルスｌとして出力
する。例えば、図７のデジタルデータｅのエラービット
で、フェイルパルスｌが出力される。そして、パルスカ
ウンタ６がフェイルパルスｌをカウントする。このカウ
ント値により、ビットエラー数を測定し、ＤＵＴ３の良
否の判定を行う。

【００１２】

【発明が解決しようとする課題】デジタル変調波を入力
してから、復調しデジタルデータを出力するまでの遅延
時間に、ＩＣ，ＬＳＩ等の個体ごとに大きくばらつきが
ある。このため、個体ごとに遅延回路Ｄ１，Ｄ２を調整
しなくてはならず、試験時間がかかってしまった。

【００１３】そこで、本発明の目的は、被試験対象ごと
の遅れ時間の調整が不要な試験装置を実現することにあ
る。

【００１４】

【課題を解決するための手段】請求項１記載の発明は、
デジタルデータ及び同期ワード検出信号を出力する被試
験対象を試験する試験装置において、期待値データ、ス
トローブ信号、基準同期信号を出力する期待値発生部
と、この期待値発生部の基準同期信号によりカウントを
開始し、前記同期ワード検出信号により停止するカウン
タと、このカウンタのカウント値のシフト段数で、前記
期待値発生部が出力する期待値データ、ストローブ信号
を遅延させる可変長シフトレジスタと、この可変長シフ
トレジスタからの期待値データ、ストローブ信号を入力
し、前記被試験対象のデジタルデータと期待値データと
を、ストローブ信号のタイミングで比較する比較部とを
有することを特徴とするものである。

【００１５】請求項２記載の発明は、請求項１記載の発
明において、被試験対象からの同期ワード検出信号をカ
ウントするパルスカウンタを設け、被試験対象からの同
期ワード検出信号を入力したとき、比較部は比較を行う
ことを特徴とするものである。

【００１６】請求項３記載の発明は、デジタルデータ及
び同期ワード検出信号を出力する被試験対象を試験する
試験装置において、期待値データ、ストローブ信号、基
準同期信号を出力する期待値発生部と、前記同期ワード
検出信号によりカウントを開始し、前記期待値発生部の
基準同期信号により停止するカウンタと、このカウンタ
のカウント値のシフト段数で、前記デジタルデータを遅
延させる可変長シフトレジスタと、この可変長シフトレ
ジスタからのデジタルデータを入力し、このデジタルデ
ータと前記期待値発生部の期待値データとを、期待値発
生部のストローブ信号のタイミングで比較する比較部と
を有することを特徴とするものである。

【００１７】請求項４記載の発明は、請求項３記載の発
明において、被試験対象からの同期ワード検出信号をカ
ウントするパルスカウンタを設け、可変長シフトレジス
タは、被試験対象からの同期ワード検出信号も遅延さ
せ、この遅延させた同期ワード検出信号を入力したと
き、比較部は比較を行うことを特徴とするものである。

【００１８】請求項５記載の発明は、請求項３記載の発
明において、被試験対象からの同期ワード検出信号をカ
ウントするパルスカウンタと、被試験対象からの同期ワ
ード検出信号に基づいて、パルス信号を発生するパルス
発生部とを設け、パルス信号を入力したとき、比較部が
比較を行うことを特徴とするものである。

【００１９】請求項６の発明は、請求項１〜５のいずれ
かに記載の発明において、可変長シフトレジスタは、直
列に接続された複数のレジスタと、これらのレジスタの
出力をカウンタのカウント値に基づいて選択し出力する
データセレクタとを備えたことを特徴とするものであ
る。

【００２０】請求項７記載の発明は、請求項１〜６のい
ずれかの記載の発明において、被試験対象は、デジタル
変調波を復調し、デジタルデータ、同期ワード検出信号
を出力することを特徴とするものである。

【００２１】

【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図１は本発明の一実施例を示した構成
図である。ここで、図６と同一のものは同一符号を付し
説明を省略する。

【００２２】図１において、デジタルファンクション７
は期待値発生部で、任意波形発生器からのトリガ信号ａ
に基づいて、任意波形発生器と同期して、期待値データ
ｇ、ストローブ信号ｈ、基準同期信号ｍを出力する。こ
こで、基準同期信号ｍは、期待値データｇ、ストローブ
信号ｈに同期した信号である。クロック信号発生器８
は、ＤＵＴ３の出力データレートより速いクロック周期
のクロックｎを発生する。カウンタ９は、クロック信号
発生器８のクロックｎにより動作し、デジタルファンク
ション７の基準同期信号ｍによりカウントを開始し、Ｄ
ＵＴ３の同期ワード検出信号ｆにより停止し、カウント
値を出力する。

【００２３】可変長シフトレジスタ１０は、クロック信
号発生部８からのクロックｎにより動作し、カウンタ９
のカウント値のシフト段数で、期待値データｇを遅延さ
せる。この可変長シフトレジスタ１０は図２に示すよう
に構成される。可変長シフトレジスタ１０は、直列に接
続された複数のレジスタ１０ａ、データセレクタ１０ｂ
からなる。初段のレジスタ１０ａは、期待値データｇを
Ｄ端子に入力し、クロックｎをクロック端子に入力す
る。次段以降のレジスタ１０ａは、前段のレジスタ１０
ａのＱ端子がＤ端子に接続され、クロックｎがクロック
端子に入力される。データセレクタ１０ｂは、複数のレ
ジスタ１０ａのＱ端子を、カウンタ９のカウント値に基
づいて選択し、期待値データｐとして出力する。

【００２４】可変長シフトレジスタ１１は、クロック信
号発生部８からのクロックｎにより動作し、カウンタ９
のカウント値のシフト段数で、ストローブ信号ｈを遅延
させる。この可変長シフトレジスタ１１の構成は、可変
長シフトレジスタ１０と同様の構成であるので、図示を
省略する。パルスカウンタ１２は、ＤＵＴ３からの同期
ワード検出信号ｆのパルス発生回数をカウントする。

【００２５】また、比較部５は、ＥＸ−ＯＲゲート５
ａ、ＡＮＤゲート５ｂの代わりに、ＥＸ−ＯＲゲート５
ｃ、ＡＮＤゲート５ｄが設けられる。そして、比較部５
は、ＤＵＴ３からのデジタルデータｅと可変波長シフト
レジスタ１０からの期待値データｐとを、可変長シフト
レジスタ１１からのストローブ信号ｑのタイミングで比
較し、ＤＵＴ３の同期ワード検出信号ｆがハイレベルの
とき、パス／フェイル（フェイルパルスｓ）をパルスカ
ウンタ６に出力する。ＥＸ−ＯＲゲート５ｃは、ＤＵＴ
３からのデジタルデータｅと可変長シフトレジスタ１０
からの期待値データｐとを入力する。ＡＮＤゲート５ｄ
は、ＥＸ−ＯＲゲート５の出力ｒとＤＵＴ３からの同期
ワード検出信号ｆと可変長シフトレジスタｑのストロー
ブ信号ｑとを入力し、パルスカウンタ６にフェイルパル
スｓを出力する。

【００２６】このような装置の動作を以下で説明する。
図３は図１に示す装置の動作を示したタイミングチャー
トである。

【００２７】復調部３ａが、ＲＦ信号ｄを復調し、復調
したデジタルデータｅを出力する。このデジタルデータ
ｅを入力して、同期検出部３ｂは、同期ワードを検出し
た時点で、同期ワード検出信号をハイレベルとし、バー
スト期間中（データ位置の間）、ハイレベルを継続し、
バースト終了時にロウレベルに復帰する。

【００２８】同時に、デジタルファンクション７が、ト
リガ信号ａにより、任意波形発生器に同期して、期待値
データｇ、ストローブ信号ｈをそれぞれ可変長シフトレ
ジスタ１０，１１に出力する。また、デジタルファンク
ション７は基準同期信号ｍをカウンタ９に出力する。カ
ウンタ９は、カウントを開始し、クロック信号発生器８
のクロックｎごとにカウントアップしていく。また、デ
ジタルファンクション７からの期待値データｇ、ストロ
ーブ信号ｈを入力し、それぞれ可変長シフトレジスタ１
０，１１は、クロック信号発生器８のクロックｎごとに
シフトを行う。つまり、可変長シフトレジスタ１０の場
合、レジスタ１０ａが次段のレジスタ１０ａに期待値デ
ータｇを伝達していく。

【００２９】カウンタ９は、ＤＵＴ３からの同期ワード
検出信号ｆにより、カウントアップを終了し、カウント
値を可変長シフトレジスタ１０，１１に与える。また、
パルスカウンタ１２が同期ワード検出信号ｆの数をカウ
ントする。可変長シフトレジスタ１０，１１は、それぞ
れ、カウンタ値に対応するシフト段数分の遅らせた期待
値データｐ、ストローブ信号ｑを出力する。つまり、可
変長シフトレジスタ１０の場合、データセレクタ１０ｂ
が、カウンタ９のカウント値により、期待値データｇが
入力されてからカウント値分後のレジスタ１０ａの出力
を選択し、期待値データｐを出力する。この結果、およ
そＴｄ時間だけ遅らせることができ、比較部５での比較
タイミングを合わせることができる。ただし、この遅延
時間の分解能は、クロックｎの周波数で制限を受けるこ
とはいうまでもない。

【００３０】ＥＸ−ＯＲゲート５ｃが、デジタルデータ
ｅと期待値データｐとを入力し、排他的論理和を出力ｒ
として出力する。この出力ｒと同期ワード検出信号ｆと
ストローブ信号ｑとの論理和を、ＡＮＤゲート５ｄはフ
ェイルパルスｓとして出力する。例えば、図３のデジタ
ルデータｅのエラービットで、フェイルパルスｓが出力
される。

【００３１】そして、パルスカウンタ６がフェイルパル
スｓをカウントする。このカウント値により、ビットエ
ラー数を測定し、ＤＵＴ３の良否の判定を行う。ここ
で、ＤＵＴ３の良否の判定は、繰返しＤＵＴ３にバース
ト波形（ＲＦ信号ｄ）を与えて、測定ビット数を増や
し、測定精度を高めている。そして、同期ワード検出信
号ｆが検出されない場合、そのバースト内のデータにつ
いて、ビットエラー（フェイルパルスｓ）として、パル
スカウンタ６はカウントしない。従って、同期ワードを
検出しなかった場合のデータは、ビットエラーレートの
計算に含めないような測定ができる。すなわち、ブルー
トゥースの規格に従った測定を行うことができる。

【００３２】なお、ビットエラーレートは、（ビットエ
ラーレート）＝（パルスカウンタ６のパルスカウント
数）／（パルスカウンタ１２のパルスカウント数×ｎ）
で求められ、ｎは１バースト波形当たりの比較データビ
ット数である。

【００３３】このように、カウンタ９で、デジタルファ
ンクション７が出力する基準同期信号ｍとＤＵＴ３が出
力する同期ワード検出信号ｆとの差をカウントし、この
カウント結果により、可変長シフトレジスタ１０，１１
で、期待値データｇ、ストローブ信号ｈを遅延させたの
で、比較タイミング合わせの遅延時間設定が不要になっ
た。従って、ＤＵＴ３が遅延時間に大きなばらつきがあ
っても試験を行うことができる。すなわち、試験時間を
短くすることができる。

【００３４】次に第２の実施例を図４に示し説明する。
ここで、図１と同一のものは同一符号を付し説明を省略
する。

【００３５】図４において、カウンタ１３は、クロック
信号発生器８のクロックｎにより動作し、ＤＵＴ３の同
期ワード検出信号ｆによりカウントを開始し、デジタル
ファンクション７の基準同期信号ｍにより停止し、カウ
ント値を出力する。可変長シフトレジスタ１４，１５
は、それぞれ、ＤＵＴ３からのデジタルデータｅ、同期
ワード検出信号ｆとを入力し、クロック信号発生部８か
らのクロックｎにより動作し、カウンタ１３のカウント
値のシフト段数で、デジタルデータｅ、同期ワード検出
信号ｆを遅延させる。また、可変長シフトレジスタ１
４，１５の具体的構成は、図２に示される可変長シフト
レジスタ１０と同じである。

【００３６】また、比較部５は、ＥＸ−ＯＲゲート５
ｃ、ＡＮＤゲート５ｄの代わりに、ＥＸ−ＯＲゲート５
ｅ、ＡＮＤゲート５ｆが設けられる。そして、比較部５
は、可変長シフトレジスタ１４からのデジタルデータｅ
とデジタルファンクション７からの期待値データｇと
を、デジタルファンクション７からのストローブ信号ｈ
のタイミングで比較し、可変長シフトレジスタ１５の同
期ワード検出信号ｆがハイレベルのとき、パス／フェイ
ル（フェイルパルス）をパルスカウンタ６に出力する。

【００３７】ＥＸ−ＯＲゲート５ｅは、可変長シフトレ
ジスタ１４からのデジアルデータｅとデジタルファンク
ション７からの期待値データｇとを入力する。ＡＮＤゲ
ート５ｆは、ＥＸ−ＯＲゲート５ｅの出力と可変長シフ
トレジスタ１５からの同期ワード検出信号ｆとデジタル
ファンクション７のストローブ信号ｈとを入力し、パル
スカウンタ６に出力する。

【００３８】このような装置の動作を以下に説明する。
ＤＵＴ３は、デジタルデータｅ、同期ワード検出信号ｆ
を出力する。同期ワード検出信号ｆにより、カウンタ１
３はカウントを開始し、クロック信号発生器８のクロッ
クｎごとにカウントアップしていく。また、ＤＵＴ３か
らのデジタルデータｅ、同期ワード検出信号ｆをそれぞ
れ入力し、可変長シフトレジスタ１４，１５は、クロッ
ク信号発生器８のクロックｎごとにシフトを行う。

【００３９】そして、デジタルファンクション７が、ト
リガ信号ａにより同期して、ＤＵＴ３がデジタルデータ
ｅ、同期ワード検出信号ｆを出力する時間より遅らせ
て、期待値データｇ、ストローブ信号ｈ、基準同期信号
ｍを出力する。基準同期信号ｍにより、カウンタ１３
は、カウントアップを終了し、カウント値を可変長シフ
トレジスタ１４，１５に与える。

【００４０】可変長シフトレジスタ１４，１５は、それ
ぞれ、カウント値に対応するシフト段数分の遅らせたデ
ジタルデータｅ、同期ワード検出信号ｆを出力する。Ｅ
Ｘ−ＯＲゲート５ｅが、可変長シフトレジスタ１４から
のデジタルデータｅとデジタルファンクション７からの
期待値データｇとを入力し、排他的論理和を出力する。
この出力と可変長シフトレジスタ１５からの同期ワード
検出信号ｆとデジタルファンクション７からのストロー
ブ信号ｈとの論理和を、ＡＮＤゲート５ｆはフェイルパ
ルスとしてパルスカウンタ６に出力する。そして、パル
スカウンタ６がフェイルパルスをカウントし、このカウ
ント値により、ビットエラー数を測定し、ＤＵＴ３の良
否の判定を行う。

【００４１】なお、本発明はこれに限定されるものでは
なく、以下のようなものでもよい。（１）図５に示されるように、ＲＦ信号ｄが同期ワード
と情報データとの間にチェンネル種別等のデータを設け
ている場合、ＤＵＴ３が出力する同期ワード検出信号ｆ
は、同期ワード検出直後に出力されるので、パルス幅が
長くなる。従って、同期ワード検出信号ｆのパルス幅
が、比較部５の比較データ期間を包含する十分なタイミ
ングマージンが存在する場合は、可変長シフトレジスタ
１５でなく、可変されない固定のシフトレジスタでもよ
い。

【００４２】（２）図４に示す装置では、可変長シフト
レジスタ１５の代わりに、ＤＵＴ３からの同期ワード検
出信号ｆをトリガとし、比較データ期間を包含するパル
ス幅のパルスを発生するパルス発生器でもよい。

【００４３】（３）比較部５、パルスカウンタ６の代わ
りに、デジタルファンクション７の内部、つまり、通常
のＩＣテスタに用いられるコンパレータにしてもよい。
この場合、フェイル数を後程演算して求める。

【００４４】（４）可変長シフトレジスタ１０，１１
は、別々の構成を示したが一体でもよい。同様に、可変
長シフトレジスタ１４，１５も一体でもよい。

【００４５】（５）図１において、比較部５は、ＥＸ−
ＯＲゲート５ｃ、ＡＮＤゲート５ｄの構成を示したが、
図６に示すＥＸ−ＯＲゲート５ａの前段にＡＮＤゲート
を設け、デジタルデータｅ、同期ワード検出信号ｆを入
力し、デジタルデータｅの代わりに、ＡＮＤゲートの出
力をＥＸ−ＯＲゲート５ａに入力する構成でもよい。

【００４６】（６）任意波形発生器１からのトリガ信号
ａにより、任意波形発生器１とデジタルファンクション
４，７とが同期を図る構成を示したが、デジタルファン
クション４からトリガ信号を出力し、任意波形発生器１
とデジタルファンクション４，７とが同期を図る構成で
もよい。

【００４７】（７）カウンタ９は、同期ワード検出信号
ｆを入力した時、カウント値を出力する構成を示した
が、常にカウント値を出力する構成でもよい。この場
合、可変長シフトレジスタ１０にも同期ワード検出信号
ｆを入力し、データセレクタ１０ｂが同期ワード検出信
号ｆを入力したときのカウント値で出力を行う構成にす
ればよい。

【００４８】

【発明の効果】本発明によれば、以下ような効果があ
る。請求項１，２，６，７によれば、カウンタで、期待
値発生部が出力する基準同期信号と被試験対象が出力す
る同期ワード検出信号との差をカウントし、このカウン
ト結果により、可変長シフトレジスタで、期待値デー
タ、ストローブ信号を遅延させたので、比較タイミング
合わせの遅延時間設定が不要にすることができる。従っ
て、被試験対象が遅延時間に大きなばらつきがあっても
試験を行うことができる。すなわち、試験時間を短くす
ることができる。

【００４９】請求項３〜７によれば、カウンタで、期待
値発生部が出力する基準同期信号と被試験対象が出力す
る同期ワード検出信号との差をカウントし、このカウン
ト結果により、可変長シフトレジスタで、被試験対象が
出力するデジタルデータを遅延させたので、比較タイミ
ング合わせの遅延時間設定が不要にすることができる。
従って、被試験対象が遅延時間に大きなばらつきがあっ
ても試験を行うことができる。すなわち、試験時間を短
くすることができる。

【００５０】請求項２，４〜７によれば、同期ワード検
出信号を入力したとき、比較部が比較を行い、パルスカ
ウンタにより同期ワード検出信号の数をカウントするの
で、同期ワードを検出した場合のみの試験を行うことが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】可変長シフトレジスタ１０の構成を示した図で
ある。

【図３】図１に示す装置の動作を示したタイミングチャ
ートである。

【図４】本発明の他の実施例を示した構成図である。

【図５】同期ワード検出信号ｆを説明する図である。

【図６】従来の試験装置の構成を示した図である。

【図７】図６に示す装置の動作を示したタイミングチャ
ートである。

【符号の説明】

３ＤＵＴ５比較部７デジタルファンクション９，１３カウンタ１０，１１，１４，１５可変長シフトレジスタ１２パルスカウンタ

Claims

【特許請求の範囲】

【請求項１】デジタルデータ及び同期ワード検出信号
を出力する被試験対象を試験する試験装置において、期待値データ、ストローブ信号、基準同期信号を出力す
る期待値発生部と、この期待値発生部の基準同期信号によりカウントを開始
し、前記同期ワード検出信号により停止するカウンタ
と、このカウンタのカウント値のシフト段数で、前記期待値
発生部が出力する期待値データ、ストローブ信号を遅延
させる可変長シフトレジスタと、この可変長シフトレジスタからの期待値データ、ストロ
ーブ信号を入力し、前記被試験対象のデジタルデータと
期待値データとを、ストローブ信号のタイミングで比較
する比較部とを有することを特徴とする試験装置。
【請求項２】被試験対象からの同期ワード検出信号を
カウントするパルスカウンタを設け、被試験対象からの
同期ワード検出信号を入力したとき、比較部は比較を行
うことを特徴とする請求項１記載の試験装置。
【請求項３】デジタルデータ及び同期ワード検出信号
を出力する被試験対象を試験する試験装置において、期待値データ、ストローブ信号、基準同期信号を出力す
る期待値発生部と、前記同期ワード検出信号によりカウントを開始し、前記
期待値発生部の基準同期信号により停止するカウンタ
と、このカウンタのカウント値のシフト段数で、前記デジタ
ルデータを遅延させる可変長シフトレジスタと、この可変長シフトレジスタからのデジタルデータを入力
し、このデジタルデータと前記期待値発生部の期待値デ
ータとを、期待値発生部のストローブ信号のタイミング
で比較する比較部とを有することを特徴とする試験装
置。
【請求項４】被試験対象からの同期ワード検出信号を
カウントするパルスカウンタを設け、可変長シフトレジ
スタは、被試験対象からの同期ワード検出信号も遅延さ
せ、この遅延させた同期ワード検出信号を入力したと
き、比較部は比較を行うことを特徴とする請求項３記載
の試験装置。
【請求項５】被試験対象からの同期ワード検出信号を
カウントするパルスカウンタと、被試験対象からの同期ワード検出信号に基づいて、パル
ス信号を発生するパルス発生部とを設け、パルス信号を
入力したとき、比較部が比較を行うことを特徴とする請
求項３記載の試験装置。
【請求項６】可変長シフトレジスタは、直列に接続された複数のレジスタと、これらのレジスタの出力をカウンタのカウント値に基づ
いて選択し出力するデータセレクタとを備えたことを特
徴とする請求項１〜５のいずれかに記載の試験装置。
【請求項７】被試験対象は、デジタル変調波を復調
し、デジタルデータ、同期ワード検出信号を出力するこ
とを特徴とする請求項１〜６のいずれかに記載の試験装
置。