JP2003315428A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの出力データから多重されたクロック
信号を取り出し、そのクロックを用いてＬＳＩの試験を
行う。 【解決手段】 被測定ＬＳＩ１の出力データを入力する
並列に接続されたフリップ・フロップ３１ａ〜３１ｎ
と、一定のタイミング間隔で遅延させたストローブをフ
リップ・フロップ３１に順次入力し、時系列のレベルデ
ータを出力させる遅延回路３２と、フリップ・フロップ
３１から出力される時系列のレベルデータを入力し、エ
ッジタイミングを示す位置データに符号化するエンコー
ダ３４とを備えるタイムインターポレータ３０と、エン
コーダ３４からの位置データを順次格納して所定のタイ
ミングで出力する、直列に接続されたレジスタ４１ａ〜
４１ｎを備え、レジスタ４１から出力される位置データ
をリカバリクロックとして出力するディジタルフィルタ
４０を備える構成としてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被測定ＬＳＩから
出力される出力データを所定の期待値データと比較し
て、当該被測定ＬＳＩの良否を判定する半導体試験装置
に関し、特に、ＳＥＲＤＥＳ等に代表されるような、出
力データにクロックを多重させて出力するデータ／クロ
ック多重型のＬＳＩデバイスの試験に好適な半導体試験
装置に関する。

【０００２】

【従来の技術】一般に、ＬＳＩの機能試験を行う半導体
試験装置（ＬＳＩテスタ）は、試験対象（DUT：Device
Under Test）となる被測定ＬＳＩに所定の試験パターン
信号を入力し、当該被測定ＬＳＩから出力される出力デ
ータを所定の期待値パターン信号と比較して、その一
致，不一致を判定することにより、当該被測定ＬＳＩの
良否を検出，判定するようになっている。図６は、従来
の一般的な半導体試験装置の概略構成を示すブロック図
である。同図に示すように、従来のＬＳＩテスタ（半導
体試験装置）１１０は、被測定ＬＳＩ（ＤＵＴ）１０１
の出力データを比較電圧とレベル比較するレベルコンパ
レータ１１３と、被測定ＬＳＩ１０１の出力データを所
定の期待値と比較するパターン比較器１１４、及び被測
定ＬＳＩ１０１の出力データを所定のタイミングでパタ
ーン比較器１１４に入力するためのフリップ・フロップ
１２１等を有する構成となっている。

【０００３】このような構成からなる従来の半導体試験
装置では、まず、図示しないパターン発生器から被測定
ＬＳＩ１０１に所定の試験パターン信号が入力され、被
測定ＬＳＩ１０１から所定の信号が出力データとして出
力される。被測定ＬＳＩ１０１から出力された出力デー
タは、ＬＳＩテスタ１１０のレベルコンパレータ１１３
に入力される。レベルコンパレータ１１３に入力された
出力データは、比較電圧とレベル比較され、フリップ・
フロップ１２１に出力される。フリップ・フロップ１２
１では、レベルコンパレータ１１３からの信号が入力デ
ータとして保持され、図示しないタイミング発生器から
のストローブをクロック信号として、所定のタイミング
で出力データが出力される。フリップ・フロップ１２１
から出力された出力データは、パターン比較器１１４に
入力され、テスタ内のパターン発生器から出力される所
定の期待値データと比較され、比較結果が出力される。
そして、この比較結果により、出力データと期待値との
一致，不一致が検出され、被測定ＬＳＩ１０１の良否
（Ｐａｓｓ／Ｆａｉｌ）の判定が行われるようになって
いる。

【０００４】

【発明が解決しようとする課題】このように、従来の半
導体試験装置（ＬＳＩテスタ）では、被測定ＬＳＩから
出力される出力データは、テスタ内部で予め定められた
タイミングで出力されるストローブのタイミングで取得
されるようになっており、このストローブは、被測定Ｌ
ＳＩと独立に設けられたタイミング発生器から出力され
るタイミング信号となっていた。ところが、このように
テスタから出力される独立したタイミング信号によって
被測定ＬＳＩの出力データを取得する従来の半導体試験
装置では、出力データにクロックが多重されて出力され
るＬＳＩデバイスの試験に対応できないという問題が発
生した。

【０００５】近年、ＬＳＩの高速化の進展が著しく、デ
ータ転送の高速化を図るため、ＳＥＲＤＥＳ（Serializ
er and Deserializer）等に代表される新たなＬＳＩデ
バイスが提供されている。ＳＥＲＤＥＳは、パラレルデ
ータからシリアルデータへ、またシリアルデータからパ
ラレルデータへの変換を行うＬＳＩデバイスであり、高
速データ転送が可能となり、データ通信のインターフェ
ース等として用いられるようになっている。そして、こ
のＳＥＲＤＥＳ等のＬＳＩでは、例えばパラレルデータ
がシリアルデータに変換されて出力される際に、ＬＳＩ
内部で出力データにクロックが多重され、多重されたク
ロックのエッジタイミングで出力データが出力されるよ
うになっている。

【０００６】従って、このように出力データにクロック
が多重されるＬＳＩデバイスの試験を行う場合には、期
待値データと比較される出力データを、多重されたクロ
ックのタイミングで取得する必要がある。しかしなが
ら、従来の半導体試験装置では、上述したように、被測
定ＬＳＩから出力される出力データは、被測定ＬＳＩと
は独立したタイミング発生器から出力されるタイミング
信号によって取得されるようになっていたため、出力デ
ータを被測定ＬＳＩのクロックのタイミングで取得する
ことができなかった。このため、従来の半導体試験装置
では、クロックが多重された出力データが出力されるク
ロック／データ多重型のＬＳＩを正確に試験することが
できなかった。

【０００７】ここで、このようなデータにクロックが多
重されるＬＳＩの試験を行う方法として、図７に示すＬ
ＳＩテスタ（LSI Tester）２１０のように、パターン発
生器（PG：Pattern Generator）２１１から波形形成器
（FC：Format Controller）２１２を経てテスト信号が
入力される被測定ＬＳＩ（DUT）２０１に、出力データ
の出力端子（同図に示す「Q」）とは別の、クロック出
力用のテスト端子（同図に示す「CKO」）を設け、この
テスト端子からクロック信号を出力させて、パターン比
較器（DC：Digital Compare）２１４やフェイル解析メ
モリ（DFM：Data Failure Memory）２１５等に入力する
ことが考えられる。しかし、このように被測定ＬＳＩに
対して本来備えられていないクロック出力用のテスト端
子を設けることは、試験のためにデバイス構成が変更さ
れることになり、また、試験のためだけに用いられるテ
スト端子によってピン数が増加してしまうため、現実に
は採用は困難であった。

【０００８】また、被測定ＬＳＩから出力される出力デ
ータは、例えば、二以上のクロックサイクルにわたって
信号がＨＩＧＨ（又はＬＯＷ）となる等、クロックのエ
ッジタイミングで信号が変化するとは限らず、動作波形
は多重されたクロックと同じにはならない。従って、単
に出力データを取得するだけでは、多重されたクロック
のエッジタイミングを正確に捉えることは困難で、出力
データとクロックを正確なタイミングで同調させること
ができなかった。すなわち、出力データに多重されたク
ロックを用いて試験を行うためには、多重されたクロッ
クと出力データのエッジタイミングを同調させるための
何等かの機能（ソースシンクロナス機能）を備える必要
があり、図７に示したような、被測定ＬＳＩにクロック
出力用の端子を設けてクロックを出力させるというだけ
では、クロック／データ多重型ＬＳＩの試験を正確に行
うことはできなかった。

【０００９】さらに、被測定ＬＳＩから出力されるクロ
ックは、一般に、ジッタ（タイミングの不規則な揺ら
ぎ）を有しており、エッジタイミングはジッタによって
変動することになる。従って、単にテスト端子を設けて
クロックを取り出すというだけでは、ジッタによって変
動したクロックのタイミングで出力データが取り込まれ
ることになり、正確な試験結果が得られないという問題
もあった。このように、被測定ＬＳＩにクロック出力用
のテスト端子を設けるという方法では、出力データにク
ロックが多重されるＳＥＲＤＥＳ等のクロック／データ
多重型ＬＳＩの試験を行うことができなかった。

【００１０】本発明は、以上のような従来の技術が有す
る問題を解決するために提案されたものであり、被測定
ＬＳＩの出力データから多重されたクロック信号を取り
出し、そのクロック信号のエッジタイミングを適正に補
正しつつ出力データと同調させることができるソースシ
ンクロナス機能を有するクロックリカバリ回路を備える
ことにより、外部からのタイミング信号を用いることな
く、また、被測定ＬＳＩに余分な出力端子等を設けるこ
となく、出力データに多重されたクロック信号を容易か
つ確実に取得でき、かつ、適正なエッジタイミングに補
正されたリカバリクロックによって被測定ＬＳＩの出力
データを正確に捉えることができる半導体試験装置の提
供を目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体試験装置は、請求項１に記載するよ
うに、試験対象となるＬＳＩから出力される出力データ
を入力し、この出力データを一定のタイミング間隔を有
する複数のストローブによって取得し、時系列のレベル
データとして出力するとともに、当該レベルデータのエ
ッジタイミングを示す位置データを出力するタイムイン
ターポレータと、このタイムインターポレータから出力
される位置データを入力，保持し、一又は二以上の位置
データから、所定のエッジタイミングを示すリカバリク
ロックを出力するディジタルフィルタと、を有するクロ
ックリカバリ回路を備える構成としてある。

【００１２】このような構成からなる本発明の半導体試
験装置によれば、まず、ソースシンクロナス機能を有す
るクロックリカバリ回路として、タイムインターポレー
タを備えることにより、被測定ＬＳＩから出力されるク
ロックが多重された出力データを、時系列のレベルデー
タとして取得することができる。この時系列のレベルデ
ータは、被測定ＬＳＩの出力データの信号変化点である
エッジタイミングを示すものであり、このエッジタイミ
ングは出力データに多重されたクロックのエッジタイミ
ングを示すことになる。従って、タイムインターポレー
タに被測定ＬＳＩの出力データを入力し、そのエッジタ
イミングを示すレベルデータ及び位置データを取得する
ことにより、出力データに多重されたクロックを取り出
すことができる。

【００１３】そして、本発明では、更にクロックリカバ
リ回路にディジタルフィルタを備えることにより、タイ
ムインターポレータから出力される位置データを、保
持，格納して、正確かつ適正なエッジタイミングに補正
されたリカバリクロックとして出力することができる。
タイムインターポレータでは、出力データのエッジタイ
ミングを示すレベルデータ及び位置データを取得するこ
とができるが、例えば、数クロックにわたって出力デー
タに変化がない場合、信号変化点（立上がりエッジ又は
立下がりエッジ）が検出されず、その結果、出力データ
に多重されたクロックのタイミングエッジは取得できな
くなる。また、出力データはジッタを有しており、取得
されるレベルデータ及び位置データが示すエッジタイミ
ングが、試験データを取得するためのタイミング信号と
して適正なタイミングとならない場合もある。

【００１４】そこで、タイムインターポレータで取得さ
れる位置データをディジタルフィルタに入力，格納する
ことにより、多重されたクロックのエッジタイミングを
正確かつ適正に示すタイミングに補正したリカバリクロ
ックとして出力させることができる。これにより、被測
定ＬＳＩの出力データのエッジが検出されない場合に
も、また、出力データがジッタにより変動した場合に
も、多重されたクロックの適正なエッジタイミングを示
すリカバリクロックを出力することができる。従って、
本発明に係るクロックリカバリ回路によれば、被測定Ｌ
ＳＩの出力データに多重されたクロック信号を取り出
し、出力データのエッジの有無やジッタの影響に左右さ
れない適正なリカバリクロックを取得して、このリカバ
リクロックを用いて被測定ＬＳＩの出力データを取り込
むことができるソースシンクロナス機能を実現すること
が可能となり、ＳＥＲＤＥＳ等のクロック／データ多重
型のＬＳＩの試験を容易かつ正確に行うことができるよ
うになる。

【００１５】具体的には、請求項２では、前記タイムイ
ンターポレータが、前記ＬＳＩから出力される出力デー
タを入力する、並列に接続された複数の順序回路と、一
定のタイミング間隔で遅延させたストローブを前記複数
の順序回路に順次入力し、当該順序回路から時系列のレ
ベルデータを出力させる遅延回路と、前記複数の順序回
路から出力される時系列のレベルデータを入力し、前記
ＬＳＩの出力データのエッジタイミングを示す位置デー
タに符号化して出力するエンコーダと、を備えるととも
に、前記ディジタルフィルタが、前記タイムインターポ
レータから出力される位置データを順次格納するととも
に、格納された位置データを所定のタイミングで出力す
る、直列に接続された一又は二以上のレジスタを備え、
このレジスタから出力される一又は二以上の位置データ
から、所定のエッジタイミングを示す前記リカバリクロ
ックを出力する構成としてある。

【００１６】このような構成からなる本発明の半導体試
験装置によれば、タイムインターポレータ及びディジタ
ルフィルタを、順序回路や遅延回路，エンコーダ，レジ
スタ等、既存の手段を用いて簡単に構成することができ
る。これにより、ＬＳＩテスタが複雑化，大型化，高コ
スト化等することなく、簡易な構成によって、本発明に
係るクロックリカバリ回路を備える半導体試験装置を実
現することができる。また、このように順序回路や遅延
回路，レジスタで構成される本発明のクロックリカバリ
回路によれば、順序回路やレジスタの数、遅延回路の遅
延量を変更することで、タイムインターポレータ及びデ
ィジタルフィルタにおける時系列のレベルデータや位置
データのビット幅（順序回路，レジスタの数）や分解能
（遅延回路の遅延量）を任意の値に設定することができ
る。これにより、データレートやジッタ幅等に応じて種
々の設定が可能となり、あらゆるＬＳＩにも対応できる
汎用性，利便性の高い半導体試験装置を実現することが
可能となる。なお、タイムインターポレータ及びディジ
タルフィルタに備えられる順序回路やレジスタは、フリ
ップ・フロップやラッチ等、既存の回路を用いて簡単に
構成することができ、被測定ＬＳＩからの出力データを
一定のタイミング間隔で取得して時系列のレベルデータ
として出力できる限り、また、エッジタイミングを示す
位置データを保持，格納して所定のタイミングで出力で
きる限り、フリップ・フロップやラッチの他、どのよう
な回路構成とすることもできる。

【００１７】また、請求項３では、前記ディジタルフィ
ルタが、前記タイムインターポレータから入力される位
置データのエッジの有無を検出し、エッジが検出された
場合に、前記レジスタに格納された位置データを出力さ
せるエッジ検出回路を備える構成としてある。

【００１８】このような構成からなる本発明の半導体試
験装置によれば、エッジ検出回路を備えることにより、
タイムインターポレータで取得される位置データのう
ち、信号変化点を示すエッジが検出された位置データの
みを、リカバリクロックの基準となる位置データとして
レジスタに格納，出力させることができる。タイムイン
ターポレータで取得される位置データが、例えば、数ク
ロックにわたって出力データに変化がない場合、信号変
化点（立上がりエッジ又は立下がりエッジ）が検出され
ないことから、その出力データに多重されたクロックの
タイミングエッジを取得することはできない。

【００１９】そこで、本発明では、取得される位置デー
タのエッジの有無を検出するエッジ検出回路を備えるこ
とにより、エッジが検出された位置データをレジスタに
格納し、この位置データに基づいてリカバリクロックを
出力するようにしてある。これによって、被測定ＬＳＩ
の出力データのエッジが検出されない場合にも、安定的
にリカバリクロックを出力することができる。また、こ
のようにエッジが検出された位置データのみに基づいて
リカバリクロックを出力することで、例えば、取得され
た位置データの平均値を求めてリカバリクロックとして
出力する場合にも、実際の出力データのエッジタイミン
グを反映した正確なタイミングを示すリカバリクロック
を出力することができ、より正確で信頼性の高い半導体
試験を実施することが可能となる。

【００２０】また、請求項４では、前記レジスタが、前
記エッジ検出回路で検出される位置データのエッジの有
無に拘わらず、格納している位置データを所定のタイミ
ングで出力する構成としてある。

【００２１】このような構成からなる本発明の半導体試
験装置によれば、タイムインターポレータで取得される
位置データの信号変化点を示すエッジが検出されなかっ
た場合であっても、レジスタに既に格納されている前サ
イクルの位置データを所定のタイミングで出力させるこ
とができ、この前サイクルの位置データに基づいてリカ
バリクロックを出力することができる。タイムインター
ポレータから出力される位置データのうち、上述した請
求項３のように、エッジが検出された位置データのみを
レジスタに格納してリカバリクロックの基準とすること
もできるが、数クロックにわたって位置データのエッジ
が検出されない場合、取得できる位置データが少なくな
り、また、位置データを取得できる周期も一定とならな
い。従って、例えば複数の位置データの平均値を求めて
リカバリクロックを出力する場合、正確なリカバリクロ
ックを出力させるためには、レジスタを多数備える必要
がある。

【００２２】そこで、本発明では、取得される位置デー
タのエッジが検出されない場合には、既に前サイクルで
格納されているエッジが検出された位置データをレジス
タから出力させ、その位置データに基づいてリカバリク
ロックを出力するようにしてある。これにより、本発明
では、実際に取得される位置データのエッジタイミング
を反映しつつ、位置データの取得周期を一定とし、レジ
スタの設置数の最適化を図ることができ、テスタ構成が
複雑化，大型化，高コスト化等することなく、簡易な構
成で、信頼性の高い半導体試験装置を実現できるように
なっている。

【００２３】さらに、請求項５では、前記ディジタルフ
ィルタが、前記エッジ検出回路で検出される位置データ
のエッジの有無に拘わらず前記レジスタに格納された位
置データを出力させるか否かを選択するエッジセレクタ
を備える構成としてある。

【００２４】このような構成からなる本発明の半導体試
験装置によれば、エッジセレクタを備えることで、タイ
ムインターポレータからの位置データのエッジが検出さ
れない場合に、レジスタに格納されている前サイクルの
位置データを、リカバリクロックの基準として出力させ
るか否かを選択することができる。これにより、例え
ば、被測定ＬＳＩの出力データの実際のエッジタイミン
グのみを用いることで、より厳密な機能試験やジッタ解
析等を行うような場合には、エッジが検出された位置デ
ータのみを選択し、一定周期の平均値から被測定ＬＳＩ
の出力データ自体を検査するロジック試験を行うような
場合には、既に格納されている前サイクルの位置データ
も使用するというように、試験内容等に応じて位置デー
タを選択的に採用することができ、より汎用性，拡張性
に優れた半導体試験装置を提供することが可能となる。

【００２５】また、請求項６では、前記レジスタが二以
上備えられる場合に、前記ディジタルフィルタが、前記
二以上のレジスタからそれぞれ出力される位置データを
入力し、各位置データが示すエッジタイミングの平均値
を算出し、当該平均値を前記リカバリクロックとして出
力する平均値算出回路を備える構成としてある。

【００２６】このような構成からなる本発明の半導体試
験装置によれば、ディジタルフィルタに複数のレジスタ
と、各レジスタの位置データを入力する平均値算出回路
を備えることで、タイムインターポレータから出力され
る位置データを複数のレジスタに格納し、この複数の位
置データの平均値を算出して、被測定ＬＳＩの出力デー
タに多重されたクロックのエッジタイミングを示すリカ
バリクロックとして出力することができる。これによ
り、複数の位置データが示すエッジタイミングの平均値
を本発明に係るリカバリクロックとして用いることがで
き、各被測定ＬＳＩの実際の出力データ及びクロックの
エッジタイミングを反映した正確かつ適正なタイミング
信号とすることが可能となり、出力データのエッジが検
出されない場合や、出力データがジッタにより変動した
場合にも、被測定ＬＳＩのクロックのエッジタイミング
を正確に示すリカバリクロックを取得することができ
る。

【００２７】また、請求項７では、前記ディジタルフィ
ルタが、前記二以上のレジスタのうち一のレジスタから
出力される位置データと、前記平均値算出回路から出力
される平均値のいずれか一方を選択し、前記リカバリク
ロックとして出力する平均値セレクタを備える構成とし
てある。

【００２８】このような構成からなる本発明の半導体試
験装置によれば、平均値セレクタを備えることで、ディ
ジタルフィルタから出力されるリカバリクロックとし
て、特定のレジスタから出力される位置データと、複数
のレジスタの位置データの平均値とを、選択的に切り替
えて出力させることができる。これにより、例えば、被
測定ＬＳＩの出力データのジッタによるタイミング変動
を考慮した機能試験を行うような場合には、複数のレジ
スタの平均値をリカバリクロックとして出力し、ジッタ
によるタイミング変動に拘わらず、被測定ＬＳＩの出力
データ自体を検査するロジック試験を行うような場合に
は、複数のレジスタのうち、一のレジスタから出力され
る位置データをリカバリクロックとして使用するという
ように、試験内容等に応じてリカバリクロックを選択的
に使い分けることが可能となり、より汎用性，拡張性に
優れた半導体試験装置を実現することができる。

【００２９】また、請求項８では、前記ディジタルフィ
ルタが、前記レジスタから出力される位置データに所定
の補正値を加算し、当該位置データが示すエッジタイミ
ングを補正して前記リカバリクロックとして出力するタ
イミング補正回路を備える構成としてある。

【００３０】このような構成からなる本発明の半導体試
験装置によれば、タイミング補正回路を備えることによ
り、一のレジスタから出力される位置データや、二以上
のレジスタから出力される位置データの平均値に対し
て、セットアップタイムやホールドタイム等を加味した
設定値（補正値）を加算し、適正なエッジタイミングに
補正されたリカバリクロックを出力させることができ
る。一般に、出力データをクロック信号により安定的に
取得するためには、クロックに対する出力データのセッ
トアップタイム（又はホールドタイム）を考慮する必要
がある。そこで、本発明では、ディジタルフィルタのレ
ジスタから出力される位置データに対して、セットアッ
プタイムやホールドタイムの設定値を加算するタイミン
グ補正回路を備えることにより、出力データのセットア
ップタイムやホールドタイムを加味して適正なエッジタ
イミングに補正されたリカバリクロックを出力できるよ
うにしてある。これにより、タイムインターポレータか
ら出力される時系列のレベルデータを、より適正なタイ
ミングに補正されたリカバリクロックによって取得する
ことができ、更に正確で信頼性の高い半導体試験装置を
提供することができるようになる。

【００３１】そして、請求項９記載の半導体試験装置
は、前記ディジタルフィルタから出力されるリカバリク
ロックを選択信号として、前記タイムインターポレータ
から出力される時系列のレベルデータのうち、一のデー
タを選択し、前記ＬＳＩの良否判定用の被試験データと
して出力する選択回路を備える構成としてある。

【００３２】このような構成からなる本発明の半導体試
験装置によれば、リカバリクロックを選択信号として入
力する選択回路を備えることで、タイムインターポレー
タで取得される時系列のレベルデータを、所定の期待値
データと比較されて良否が判定される機能試験用の被測
定データとして選択，出力することができる。これによ
り、被測定ＬＳＩの出力データに多重されたクロック信
号を取り出して、出力データのエッジの有無やジッタの
影響等に左右されない適正なリカバリクロックのタイミ
ングで被測定ＬＳＩの出力データを取り込むことができ
る、ソースシンクロナス機能を実現することが可能とな
る。従って、本発明を被測定ＬＳＩの機能試験用の試験
装置として用いることができ、特に、従来は実施が困難
又は不可能であった出力データにクロックが多重されて
出力されるＳＲＤＥＳ等のクロック／データ多重型のＬ
ＳＩの機能試験についても、容易かつ正確に行うことが
できるようになる。

【００３３】一方、請求項１０記載の半導体試験装置
は、前記ディジタルフィルタから出力されるリカバリク
ロックを複数入力し、各リカバリクロックの示すエッジ
タイミングの位相差を検出して、前記ＬＳＩの出力デー
タのジッタを取得するジッタ検出回路を備える構成とし
てある。

【００３４】また、請求項１１記載の半導体試験装置
は、前記ジッタ検出回路で検出されるリカバリクロック
の位相差を入力し、当該位相差の分布を取得して、前記
ＬＳＩの出力データのジッタの分布データとして出力す
るジッタ分布回路を備える構成としてある。

【００３５】このような構成からなる本発明の半導体試
験装置によれば、複数のリカバリクロックを入力するジ
ッタ検出回路を備えることにより、各リカバリクロック
のエッジタイミングを示す位置データを減算処理するこ
とで、リカバリクロック間の位相差を検出することがで
きる。また、この位相差を入力するジッタ分布回路を備
えることで、位相差の分布を取得し、位相差のばらつき
や広がりを示す分布データとして出力することができ
る。リカバリクロックの位相差は、被測定ＬＳＩの出力
データに多重されたクロック信号のジッタを示すもので
あり、このリカバリクロックの位相差とその分布データ
を取得することにより、被測定ＬＳＩの出力データ及び
多重されたクロックのジッタ解析を行うことが可能とな
る。これにより、本発明では、例えば、オシロスコープ
等の操作による誤差や測定作業の困難性等、既存のジッ
タ測定器を用いる場合のような問題が生じることなく、
容易かつ正確，確実に、精度の高い被測定ＬＳＩの出力
データ及びクロックのジッタ解析を行うことができる。

【００３６】さらに、請求項１２記載の半導体試験装置
では、前記タイムインターポレータから出力される位置
データと、前記ディジタルフィルタから出力される前記
位置データに対応するリカバリクロックとを入力し、当
該位置データ及びリカバリクロックの示すエッジタイミ
ングの位相差を検出して、当該位相差の分布を取得し
て、前記ＬＳＩの出力データのジッタの分布データとし
て出力するジッタ分布回路を備える構成としてある。

【００３７】このような構成からなる本発明の半導体試
験装置によれば、リカバリクロックと元の位置データと
なる位置データとの位相差を入力し、当該位相差の分布
を取得，解析することができる。本発明に係るリカバリ
クロックが示すエッジタイミングは、被測定ＬＳＩの出
力データに多重されたクロックを適正なタイミングに補
正した位置データであり、このリカバリクロックを元の
位置データと比較して、その位相差の分布を取得するこ
とで、被測定ＬＳＩの出力データのジッタ分布を、適正
なリカバリクロックとの比較において解析することが可
能となる。これにより、本発明では、ジッタ測定器等の
装置，機器を別途用いることなく、容易かつ正確に被測
定ＬＳＩの出力データのジッタ分布を解析することがで
きる。

【００３８】ここで、請求項１１又は請求項１２に係る
ジッタ分布回路としては、例えば、入力される位相差を
示す位置データを復号化するデコーダと、デコーダの出
力信号を出力端子ごとにカウントするカウンタによって
構成することができ、このようにすると、リカバリクロ
ック間の位相差や、リカバリクロックと元の位置データ
との位相差をデコーダの各出力端子ごとに出力して、そ
の位相差が示すジッタ分布をカウンタでカウントするこ
とができる。これにより、例えば、カウンタから出力さ
れるデータを読み込んでグラフ化することで、リカバリ
クロックのジッタの分布を示すヒストグラム等を容易か
つ正確に取得することができる。

【００３９】なお、請求項１１記載のジッタ分布回路と
請求項１２記載のジッタ分布回路とは、単一の（同一
の）ジッタ分布回路とすることができ、この場合、セレ
クタ等の選択手段を設けて、請求項１１に係るジッタ分
布回路と請求項１２に係るジッタ分布回路とを選択的に
切り替えることができる。これにより、リカバリクロッ
ク間のジッタ分布と、リカバリクロックと元の位置デー
タ間のジッタ分布を、選択的に取得，解析することが可
能となり、試験内容等に応じて位置データを選択的に採
用することが可能となり、より汎用性，拡張性に優れた
半導体試験装置を実現することができる。

【００４０】

【発明の実施の形態】以下、本発明に係る半導体試験装
置の好ましい実施形態について、図面を参照しつつ説明
する。 ［第一実施形態］まず、図１〜図３を参照して、本発明
に係る半導体試験装置の第一実施形態について説明す
る。図１は、本発明の第一実施形態に係る半導体試験装
置の全体の概略構成を示すブロック図である。

【００４１】図１に示すように、本実施形態に係る半導
体試験装置は、被測定ＬＳＩ（ＤＵＴ）１の機能試験を
行うＬＳＩテスタ（LSI Tester）１０を備えており、Ｌ
ＳＩテスタ１０が被測定ＬＳＩ１から出力される出力デ
ータを被測定データとして取得し、これを所定の期待値
データと比較することにより、当該被測定ＬＳＩ１の良
否を判定するようになっている。ここで、被測定ＬＳＩ
１は、本実施形態では、例えばＳＥＲＤＥＳ等に代表さ
れる、出力データにクロック信号を多重して出力するク
ロック／データ多重型のＬＳＩを構成している。そし
て、本実施形態では、このクロック／データ多重型の被
測定ＬＳＩ１から出力される出力データをＬＳＩテスタ
１０に入力することで、出力データに多重されたクロッ
クが取り出され、取り出されたクロックのタイミングで
出力データを取得して、被測定データとして出力できる
ようになっている。

【００４２】［ＬＳＩテスタ］ＬＳＩテスタ１０は、従
来のＬＳＩテスタ（図６及び図７参照）と同様、パター
ン発生器（PG：Pattern Generator）１１から波形形成
器（FC：Format Controller）１２を経て被測定ＬＳＩ
１にテスト信号を入力し、被測定ＬＳＩ（DUT）１から
出力される出力データを、パターン比較器（DC：Digita
l Compare）１４やフェイル解析メモリ（DFM：Data Fai
lure Memory）等に入力して、その良否を判定するＬＳ
Ｉの機能試験装置を構成している。そして、本実施形態
のＬＳＩテスタ１０は、図１に示すように、被測定ＬＳ
Ｉ１の出力データを入力するクロックリカバリ回路（CR
C：Clock Recovery Circuit）２０を備えており、この
クロックリカバリ回路２０を経由して、被測定ＬＳＩ１
の出力データをパターン比較器１４に入力するようにな
っている。

【００４３】［クロックリカバリ回路］図２は、ＬＳＩ
テスタ１０に備えられるクロックリカバリ回路２０の詳
細を示すブロック図である。同図に示すクロックリカバ
リ回路２０は、被測定ＬＳＩ１の出力データを、それぞ
れ一定のタイミング間隔を有する複数のストローブで取
得して、時系列のレベルデータとして出力するととも
に、当該時系列のレベルデータを用いて、出力データに
多重されたクロックのエッジタイミングを示す所定のリ
カバリクロックを取得するようになっている。そして、
このリカバリクロックのタイミングで被測定ＬＳＩ１の
出力データを選択，取得することにより、クロックが多
重された出力データを、その多重されたクロックのタイ
ミングで取り込むことができるソースシンクロナス機能
を実現している。

【００４４】まず、クロックリカバリ回路２０は、被測
定ＬＳＩ１から出力される各出力データごとに、それぞ
れ同一構成のクロックリカバリ回路２０が一つずつ割り
当てられるようになっている。本実施形態では、図１に
示すように、被測定ＬＳＩ１の出力データの端子に対応
して１〜ｎ個のクロックリカバリ回路２０が備えられて
いる。各クロックリカバリ回路２０は、図１に示すよう
に、それぞれが同一の構成となっており、具体的には、
レベルコンパレータ１３と、パターン比較器１４を備え
るとともに、タイムインターポレータ（T.I.：Time Int
erpolater）３０，ディジタルフィルタ（D.F.：Digital
Filter）４０及びセレクタ（Comp Selector）５０を備
えている。

【００４５】レベルコンパレータ１３は、従来のＬＳＩ
テスタの場合と同様、被測定ＬＳＩ１からの出力信号
（本実施形態ではクロックが多重された出力データ）を
入力し、所定の比較電圧とレベル比較して、タイムイン
ターポレータ３０に信号を出力する。パターン比較器１
４は、後述するタイムインターポレータ３０及びディジ
タルフィルタ４０を介してセレクタ５０で選択された被
測定ＬＳＩ１の出力データを所定の期待値と比較し、試
験結果を出力する。なお、パターン比較器１４から出力
された試験結果は、通常のＬＳＩテスタの場合と同様、
図示しないフェイル解析メモリ１５（図１参照）に記憶
されることになる。

【００４６】［タイムインターポレータ］タイムインタ
ーポレータ３０は、被測定ＬＳＩ１から出力される出力
データを一定のタイミング間隔を有する複数のストロー
ブによって取得し、時系列のレベルデータとして出力す
る。具体的には、タイムインターポレータ３０は、複数
の順序回路となるフリップ・フロップ３１ａ〜３１ｎ
と、遅延回路３２，ＸＯＲ（排他論理和）回路３３ａ〜
３３ｎ及びエンコーダ３４を備えている。複数のフリッ
プ・フロップ３１ａ〜３１ｎは、本実施形態では並列に
接続されたＤ型フリップ・フロップ群からなり、それぞ
れレベルコンパレータ１３を介して被測定ＬＳＩから出
力される出力信号（クロックが多重された出力データ）
を、入力データとして入力する。そして、遅延回路３２
を介して入力されるストローブをクロック信号として、
所定のタイミングで入力されたデータを出力するように
なっている。

【００４７】遅延回路３２は、一定のタイミング間隔で
遅延させたストローブを複数のフリップ・フロップ３１
ａ〜３１ｎのクロック端子に順次入力し、当該フリップ
・フロップ３１ａ〜３１ｎから時系列のレベルデータを
出力させる。ここで、複数のフリップ・フロップ３１ａ
〜３１ｎの数及び遅延回路３２の遅延量は任意に設定，
変更することができ、タイムインターポレータ３０で取
得される時系列のレベルデータのビット幅（順序回路の
数）や分解能（遅延回路の遅延量）を所望の値に設定す
ることができる。これにより、試験対象となる被測定Ｌ
ＳＩ１のデータレートやジッタ幅等に応じて、取得され
る時系列のレベルデータを種々に設定でき、どのような
ＬＳＩにも対応が可能となっている。本実施形態では、
図２に示すように、「０〜７」の８個のフリップ・フロ
ップ３１ａ〜３１ｎを備えており、遅延回路３２のスト
ローブによって合計８ビットのレベルデータが出力され
るようになっている。

【００４８】なお、遅延回路３２を介してフリップ・フ
ロップ３１ａ〜３１ｎに入力されるストローブは、被測
定ＬＳＩ１から出力される各出力データごとに入力のタ
イミングを任意に設定することができ、出力データごと
に異ならせることもできる。本実施形態では、各クロッ
クリカバリ回路２０がそれぞれ同一構成となっているの
で、クロックリカバリ回路２０ごとにそれぞれタイミン
グ発生器等を備えることにより、被測定ＬＳＩ１の各出
力データに、それぞれ独立してストローブを入力するこ
とができる。これにより、被測定ＬＳＩ１から出力され
る出力データのジッタ等に応じて適切なタイミングに調
節することができる。被測定ＬＳＩ１から出力される各
出力データは、位相が常に一致しているとは限らず、例
えば、セットアップタイムがマイナスとなることも、プ
ラスとなることもある。従って、ストローブのタイミン
グを出力データごとにそれぞれ設定することにより、各
出力データに最適なタイミングでストローブが出力され
るように調節することができる。

【００４９】そして、複数のフリップ・フロップ３１ａ
〜３１ｎから出力される時系列のレベルデータは、ＸＯ
Ｒ回路３３ａ〜３３ｎを介してエンコーダ３４に入力さ
れ、当該レベルデータが符号化される。また同時に、こ
の時系列のレベルデータは、そのままセレクタ５０の入
力データとして入力されるようになっている。具体的に
は、まず、フリップ・フロップ３１ａ〜３１ｎから出力
される時系列のレベルデータは、ＸＯＲ回路３３ａ〜３
３ｎに入力される。ＸＯＲ回路３３ａ〜３３ｎは、２入
力のＸＯＲ回路で、図２に示すように、隣接する２個の
フリップ・フロップ３１（３１ａと３１ｂ，３１ｂと３
１ｃ，３１ｃと３１ｄ．．．）の出力データを入力する
ようになっている。本実施形態では、８個のフリップ・
フロップ３１ａ〜３１ｎの出力データを入力する「０〜
６」の７個のＸＯＲ回路３３ａ〜３３ｎを備えている
（図２参照）。そして、このＸＯＲ回路３３ａ〜３３ｎ
から出力されるデータが、エンコーダ３４に入力される
ようになっている。

【００５０】エンコーダ３４は、ＸＯＲ回路３３ａ〜３
３ｎを介してフリップ・フロップ３１ａ〜３１ｎからの
出力データが一定間隔で順次入力されるようになってお
り、すべてのフリップ・フロップ３１ａ〜３１ｎからの
データが揃ったタイミングでエンコーディングを行い、
その結果を出力する。これにより、フリップ・フロップ
３１ａ〜３１ｎから出力された時系列のレベルデータ
が、符号化された位置データとして出力されることにな
る。そして、このエンコーダ３４で符号化された位置デ
ータが、ディジタルフィルタ４０に入力されることで、
被測定ＬＳＩ１の出力データに多重されたクロックのエ
ッジタイミングを示すリカバリクロックとして出力され
るようになっている。なお、本実施形態のエンコーダ３
４は、図２に示すように、ＸＯＲ回路３３ａ〜３３ｎか
ら入力される７ビットのレベルデータを３ビットの位置
データに符号化して出力するようになっている。

【００５１】また、フリップ・フロップ３１ａ〜３１ｎ
から出力される時系列のレベルデータは、セレクタ５０
に、入力データとしてそのまま入力されるようになって
いる（図２参照）。そして、このセレクタ５０に入力さ
れたレベルデータのうち、一のデータが、ディジタルフ
ィルタ４０から出力されるリカバリクロックによって選
択され、選択された一のデータが被測定ＬＳＩ１の被測
定データとして出力されることになる。

【００５２】［ディジタルフィルタ］ディジタルフィル
タ４０は、タイムインターポレータ３０のエンコーダ３
４から出力される位置データを入力，保持し、一又は二
以上の位置データから、所定のエッジタイミングを示す
リカバリクロックを出力する。具体的には、ディジタル
フィルタ４０は、複数のレジスタ（Smoothing Reg）４
１（４１ａ〜４１ｎ）と、エッジ検出回路４２，エッジ
セレクタ４３，平均値算出回路４４，平均値セレクタ４
５及びタイミング補正回路４６を備えている。

【００５３】複数のレジスタ４１ａ〜４１ｎは、図２に
示すように、直列に接続された所定数（１〜ｎ）のレジ
スタ群からなり、タイムインターポレータ３０のエンコ
ーダ３４から出力される位置データを順次格納するとと
もに、格納された位置データを所定のタイミングで出力
する。本実施形態では、エンコーダ３４が３ビットの位
置データを出力するようになっているので、各レジスタ
４１ａ〜４１ｎは、３ビットの位置データを入力，格納
するとともに、所定のトリガ信号が入力されることで、
格納している３ビットの位置データを出力するようにな
っている。具体的には、レジスタ４１ａ〜４１ｎは、ま
ず、エンコーダ３４の位置データが最前段のレジスタ４
１ａに入力，格納され、この位置データが所定のタイミ
ングで出力されて、直列に接続された次段のレジスタ４
１ｂ〜４１ｎに順次入力される。最後段のレジスタｎか
ら出力される位置データは、後述する平均値算出回路４
４に入力される。

【００５４】また、各レジスタ４１ａ〜４１ｎから出力
される位置データは、次段のレジスタに入力されると同
時に、それぞれ、平均値算出回路４４にも入力されるよ
うになっている。これによって、平均値算出回路４４に
おいて、各レジスタ４１ａ〜４１ｎの位置データが示す
エッジタイミングの平均値が算出されることになる。さ
らに、最前段のレジスタ４１ａから出力される位置デー
タは、後述する平均値セレクタ４５にも入力されるよう
になっている。これによって、平均値算出回路４４から
出力される位置データの平均値と、最前段のレジスタ４
１ａから出力される位置データの、いずれか一方の位置
データが選択されるようになっている。なお、本実施形
態に係るレジスタ４１ａ〜４１ｎの数は、任意に設定，
変更することができ、レジスタ４１ａ〜４１ｎの数に応
じて、取得できる位置データの数，位置データの平均値
の分解能を調整することができる。すなわち、レジスタ
４１ａ〜４１ｎは、タイムインターポレータから出力さ
れる位置データを入力する少なくとも一つのレジスタ４
１ａを備えていれば良く、試験対象となる被測定ＬＳＩ
１のデータレートやジッタ幅等に応じて最適な数とする
ことができる。

【００５５】エッジ検出回路４２は、タイムインターポ
レータ３０のエンコーダ３４から入力される位置データ
のエッジの有無を検出する。そして、エッジが検出され
た場合に、最前段のレジスタ４１ａにエッジが検出され
た位置データを格納するとともに、各レジスタ４１ａ〜
４１ｎに既に格納されている位置データを出力させるよ
うになっている。タイムインターポレータ３０で取得さ
れる位置データは、例えば、数クロックにわたって出力
データに変化がない場合、信号変化点（立上がりエッジ
又は立下がりエッジ）が存在しないため、位置データに
はエッジタイミングが示されないことになる。このた
め、この位置データをレジスタ４１ａ〜４１ｎに格納し
たとしても、その位置データが示す出力データに多重さ
れたクロックのエッジタイミングエッジは取得できない
ことになる。そこで、本実施形態では、エンコーダ３４
で取得される位置データのエッジの有無を検出するエッ
ジ検出回路４２を備えることにより、エッジが検出され
た位置データのみをレジスタ４１ａ〜４１ｎに順次格
納，出力させ、この位置データに基づいてリカバリクロ
ックを取得するようにしてある。

【００５６】具体的には、エッジ検出回路４２は、エン
コーダ３４からの位置データを入力し、当該位置データ
のエッジの有無を検出する。そして、位置データのエッ
ジが検出された場合には、最前段のレジスタ４１ａにイ
ネーブル信号を出力して（図２に示す「Ｅ」）、最前段
のレジスタ４１ａをデータ入力可能状態にする。これに
よって、最前段のレジスタ４１ａには、エッジが検出さ
れた位置データが格納されることになる。一方、位置デ
ータのエッジが検出されない場合には、エッジ検出回路
４２はイネーブル信号を出力しない。従って、位置デー
タのエッジが検出されない場合、最前段のレジスタ４１
ａは入力不能状態となり、エッジが検出されなかった位
置データはレジスタ４１ａに格納されない。そして、エ
ッジ検出回路４２は、さらに、イネーブル信号をパルサ
４２ａ（図２に示す「Ｐ」）に入力し、各レジスタ４１
ａ〜４１ｎに入力するトリガ信号に変換し、このトリガ
信号を各レジスタ４１ａ〜４１ｎに入力して、各レジス
タ４１ａ〜４１ｎに格納されている位置データを所定の
タイミングで出力させる。

【００５７】これにより、タイムインターポレータ３０
で取得された位置データのうち、信号変化点を示すエッ
ジが検出された位置データのみが、リカバリクロックの
基準となる位置データとしてレジスタ４１ａ〜４１ｎに
格納され、出力されることになる。そして、位置データ
のエッジが検出されなかった場合には、それ以降のサイ
クルで位置データのエッジが検出されることにより、各
レジスタ４１ａ〜４１ｎに格納された位置データが出力
されることになる。このようなエッジ検出回路４１を備
えることで、被測定ＬＳＩ１の出力データのエッジが検
出されない場合にも、既に格納されている位置データに
基づいてリカバリクロックを取得することができ、正確
なリカバリクロックを安定的に出力させることができ
る。また、このようにエッジ検出回路４２を設けてエッ
ジが検出された位置データのみに基づいてリカバリクロ
ックを出力させることで、後述する平均値算出回路４４
で位置データの平均値を求めてリカバリクロックとして
出力する場合に、実際の出力データのエッジタイミング
を反映した正確なタイミングを示すリカバリクロックを
出力することができるようになる。

【００５８】エッジセレクタ４３は、エッジ検出回路４
２に接続され、エッジ検出回路４２のパルサ４２ａを介
して各レジスタ４１ａ〜４１ｎに入力されるトリガ信号
と、タイムインターポレータ３０の遅延回路３２から出
力されるストローブとを選択的に切り替える切替え手段
である。上述したエッジ検出回路４２の制御によりエッ
ジが検出された位置データのみをレジスタに格納してリ
カバリクロックの基準とした場合、数クロックにわたっ
て位置データのエッジが検出されない場合、取得できる
位置データが少なくなり、また、位置データを取得でき
る周期も一定とならない。そこで、本実施形態では、信
号切替え手段となるエッジセレクタ４３を設けて、レジ
スタ４１ａ〜４１ｎに所定のタイミングで出力されるス
トローブを入力できるようにしてあり、取得される位置
データのエッジの有無に拘わらず、所定の位置データを
順次出力してリカバリクロックを取得できるようにして
ある。

【００５９】具体的には、エッジセレクタ４３は、レジ
スタ４１ａ〜４１ｎに格納されている位置データを出力
させるタイミング信号（トリガ信号）として、上述した
エッジ検出回路４２のパルサ４２ａから出力されるトリ
ガ信号を入力するモード（図２に示すEdge Sync Mod
e）と、タイムインターポレータ３０の遅延回路３２か
ら出力されるストローブを入力するモード（同じくCo
ntinuously Mode）とを切り替えるようになっている。
そして、このエッジセレクタ４３を切り替えて、遅延回
路３２のストローブを選択することにより（Continuo
usly Mode）、レジスタ４１ａ〜４１ｎに対して、タイ
ムインターポレータ３０の遅延回路３２から所定のタイ
ミングで出力されるストローブ信号を入力し、エッジ検
出の有無に拘わらず、各レジスタ４１ａ〜４１ｎから位
置データを出力させることができる。このContinuously
Modeでは、最前段のレジスタ４１ａにイネーブル信号
が入力されないので、レジスタ４１ａに格納されている
位置データはそのまま保持され、次段以降のレジスタ４
１ｂ〜４１ｎには、その前段のレジスタ４１ａ〜４１ｎ
−１から出力された位置データが格納されることにな
る。従って、各レジスタ４１ａ〜４１ｎは、位置データ
のエッジが検出される場合には、上述したエッジ検出回
路４２における場合と同様、その位置データを順次格
納，出力することになり、位置データのエッジが検出さ
れない場合には、既に格納している前サイクルの位置デ
ータを順次出力し、次段のレジスタに格納する。その結
果、このContinuously Modeでは、位置データのエッジ
検出の有無に拘わらず、遅延回路３２のストローブのタ
イミングで、エッジタイミングを示す位置データが順次
出力されることになる。

【００６０】このように、本実施形態では、エッジセレ
クタ４３を備えることで、タイムインターポレータ３０
からの位置データのエッジが検出されない場合に、リカ
バリクロックの基準となるレジスタ４１から位置データ
を出力させないか（Edge Sync Mode）、レジスタに格納
されている前サイクルの位置データを出力させるか（Co
ntinuously Mode）を選択することができる。これによ
って、例えば、被測定ＬＳＩの出力データの実際のエッ
ジタイミングのみを用いることで、より厳密な機能試験
やジッタ解析等を行うような場合には、エッジが検出さ
れた位置データのみを選択し（Edge Sync Mode）、一定
周期の平均値から被測定ＬＳＩの出力データ自体を検査
するロジック試験を行う場合には、既に格納されている
前サイクルの位置データも使用する（Continuously Mod
e）というように、試験内容等に応じて位置データを選
択的に採用することが可能となる。

【００６１】平均値算出回路４４は、複数の各レジスタ
４１ａ〜４１ｎからそれぞれ出力される位置データを入
力し、各位置データが示すエッジタイミングの平均値を
算出し、当該平均値をリカバリクロックとして出力す
る。具体的には、平均値算出回路４４は、レジスタ４１
ａ〜４１ｎから出力される位置データを入力し、全位置
データを加算する加算回路４４ａと、この加算回路４４
ａの加算結果をレジスタ数（ｎ）で除算する除算回路４
４ｂとを備えている。このような平均値算出回路４４を
備えることで、各レジスタ４１ａ〜４１ｎに格納された
複数の位置データの平均値を算出して、その平均値をリ
カバリクロックとして出力することができる。これによ
って、リカバリクロックを、各被測定ＬＳＩの実際の出
力データ及び多重されたクロックのエッジタイミングを
反映した正確かつ適正なタイミング信号とすることがで
き、出力データのエッジが検出されない場合や、出力デ
ータがジッタにより変動した場合にも、平均値に基づく
より正確なリカバリクロックを取得することが可能とな
る。

【００６２】平均値セレクタ４５は、平均値算出回路４
４から出力される平均値と、複数のレジスタ４１のうち
一のレジスタから出力される位置データのいずれか一方
を選択して、リカバリクロックとして出力する切替え手
段である。具体的には、本実施形態では、平均値セレク
タ４５が平均値算出回路４４の出力側と、最前段のレジ
スタ４１ａの出力側に選択的に接続されるようになって
おり、上述した複数の位置データの平均値を出力するか
（図２に示すSmoothingMode）、最前段のレジスタ４
１ａから出力される位置データ、すなわち、現在のテス
トサイクルで取得された位置データを出力するか（同じ
くSampling Mode）を切り替えできるようになってい
る。

【００６３】これにより、ディジタルフィルタ４０から
出力されるリカバリクロックとして、特定のレジスタ
（本実施形態では最前段のレジスタ４１ａ）から出力さ
れる位置データと、複数のレジスタの位置データの平均
値とを、選択的に出力させることができ、試験内容等に
応じてリカバリクロックを選択的に使い分けることが可
能となる。例えば、被測定ＬＳＩの出力データのジッタ
によるタイミング変動を考慮した機能試験を行うような
場合には複数のレジスタの平均値をリカバリクロックと
して出力し（Smoothing Mode）、ジッタによるタイミン
グ変動に拘わらず、被測定ＬＳＩの出力データ自体を検
査するロジック試験を行うような場合には、複数のレジ
スタのうち、一のレジスタ（最前段のレジスタ４１ａ）
から出力される位置データをリカバリクロックとして使
用する（Sampling Mode）等の使い分けができるように
なる。

【００６４】タイミング補正回路４６は、平均値セレク
タ４５を経て出力される位置データに所定の補正値を加
算し、当該位置データが示すエッジタイミングを補正し
てリカバリクロックとして出力する。具体的には、タイ
ミング補正回路４６は、図２に示すように、平均値セレ
クタ４５の出力側に接続されており、平均値セレクタ４
５から出力される位置データに対して、補正値レジスタ
（Tsd Thd Reg）４６ａに格納されている所定の補正値
を加算するようになっている。このタイミング補正回路
４６から出力される位置データが、ディジタルフィルタ
４０から最終的に出力されるリカバリクロックとなる。

【００６５】補正値レジスタ４６ａに格納される補正値
は、本実施形態では、被測定ＬＳＩ１の出力データのセ
ットアップタイム及びホールドタイムを設定する設定値
となっている。一般に、出力データをクロック信号によ
り安定的に取得するためには、クロックに対する出力デ
ータのセットアップタイム及びホールドタイムを考慮す
る必要がある。そこで、本実施形態では、補正値レジス
タ４６ａにセットアップタイム及びホールドタイムの設
定値を示す補正値を格納し、一のレジスタ（最前段のレ
ジスタ４１ａ）から出力される位置データや、全レジス
タ４１ａ〜４１ｎの位置データの平均値に対して、タイ
ミング補正回路４６でセットアップタイムやホールドタ
イムの設定値を加算できるようにしてある。

【００６６】ここで、セットアップタイムやホールドタ
イムの設定値は、タイムインターポレータ３０で取得さ
れるレベルデータの分解能に応じて設定することができ
る。例えば、被測定ＬＳＩ１の出力データが、８ビット
のストローブで取得される場合、その８ビットのストロ
ーブの範囲で、任意のビット数分だけ位置データのエッ
ジタイミングをずらす値として設定することができる。
具体的には、設定値として“＋１”や“−２”等と設定
でき、このような設定値により、位置データのエッジタ
イミングを、例えば８ビットのストローブの範囲で、１
ビット分遅らせる，２ビット分早める等の補正すること
ができるようになる。これにより、本実施形態では、出
力データのセットアップタイムやホールドタイムを加味
して適正なエッジタイミングに補正されたリカバリクロ
ックを出力させることができる。このタイミング補正回
路４６から出力されるリカバリクロックが、選択信号と
してセレクタ５０に入力されることになり、タイムイン
ターポレータ３０から出力される時系列のレベルデータ
を、より適正なタイミングに補正されたリカバリクロッ
クによって取得できることになる。

【００６７】セレクタ５０は、タイムインターポレータ
３０のフリップ・フロップ３１ａ〜３１ｎから出力され
る時系列のレベルデータを入力データとして入力すると
ともに、ディジタルフィルタ４０から出力されるリカバ
リクロックを選択信号として入力する選択回路である。
そして、このリカバリクロックのエッジタイミング、す
なわち、出力データに多重されたクロックのエッジタイ
ミングで被測定ＬＳＩ１の出力データを選択し、被測定
ＬＳＩ１の良否判定用の被測定データとして出力するよ
うになっている。具体的には、セレクタ５０は、マルチ
プレクサ等からなり、データ入力側に複数の各フリップ
・フロップ３１ａ〜３１ｎが接続されるとともに、セレ
クト信号端子にはディジタルフィルタ４０のタイミング
補正回路４６の出力側が接続されている。これにより、
セレクタ５０では、入力データとして入力されるフリッ
プ・フロップ３１ａ〜３１ｎからの時系列のレベルデー
タのうち、一のデータが、リカバリクロックを選択信号
として選択されることになる。

【００６８】そして、このセレクタ５０で選択された被
測定ＬＳＩ１の出力データが、パターン比較器１４に出
力され、パターン比較器１４で所定の期待値と比較され
て、その比較結果が出力されるようになっている。以上
のようにして、本実施形態では、ディジタルフィルタ４
０から出力されるリカバリクロックが示すエッジタイミ
ングで被測定ＬＳＩ１の出力データを取り込むことがで
きるようになり、被測定ＬＳＩ１の出力データに多重さ
れたクロック信号を取り出して、出力データのエッジの
有無やジッタの影響に左右されない適正なリカバリクロ
ックのタイミングで被測定ＬＳＩの出力データを取り込
む（打ち抜く）ことができる、ソースシンクロナス機能
を実現することができる。従って、本実施形態に係るＬ
ＳＩテスタ１０は、被測定ＬＳＩ１の機能試験用の試験
装置として用いることができ、特に、従来は実施が困難
又は不可能であった、出力データにクロックが多重され
て出力されるＳＲＤＥＳ等のクロック／データ多重型の
ＬＳＩの機能試験について、容易かつ正確に行うことが
できるようになる。

【００６９】［ソールシンクロナス動作］次に、以上の
ような構成からなる本実施形態に係る半導体試験装置の
クロックリカバリ回路において、出力データを多重され
たクロックのタイミングで取得するソースシンクロナス
動作について説明する。まず、ＬＳＩテスタ１０に備え
られるパターン発生器１１及び波形形成器１２（図１参
照）から被測定ＬＳＩ１に所定の試験パターン信号が入
力されると、被測定ＬＳＩ１からは、パターン信号に対
応する所定の出力データが出力される。なお、本実施形
態では、被測定ＬＳＩ１はクロック／データ多重型ＬＳ
Ｉを構成しているので、パターン信号に対応して出力さ
れる出力データは、クロックが多重された出力データで
ある。被測定ＬＳＩ１から出力された出力データは、出
力端子ごとに接続された各クロックリカバリ回路２０に
入力される。各クロックリカバリ回路２０に入力された
出力データは、レベルコンパレータ１３に入力、比較電
圧とレベル比較された後、タイムインターポレータ３０
に入力される（図２参照）。

【００７０】タイムインターポレータ３０に入力された
信号（クロックが多重された出力データ）は、まず、並
列に接続された複数のフリップ・フロップ３１ａ〜３１
ｎに入力される。また、出力データが入力される各フリ
ップ・フロップ３１ａ〜３１ｎのクロック端子には、遅
延回路３２によって一定のタイミング間隔でストローブ
が入力される。これによって、各フリップ・フロップ３
１ａ〜３１ｎからは、入力された出力データが時系列の
レベルデータとして取得，出力されることになる。フリ
ップ・フロップ３１ａ〜３１ｎから出力された時系列の
レベルデータは、まず、ＸＯＲ回路３３ａ〜３３ｎを経
てエンコーダ３４に入力され、符号化される。エンコー
ダ３４で符号化されたレベルデータは、出力データに多
重されたクロックのエッジタイミング（立上がりエッジ
又は立下がりエッジ）を示す位置データとなる。そし
て、この位置データが、ディジタルフィルタ４０に入力
され、適正なタイミングに補正されるリカバリクロック
として取得されることになる。同時に、フリップ・フロ
ップ３１ａ〜３１ｎから出力された時系列のレベルデー
タは、そのままセレクタ５０に入力データとして入力さ
れる。

【００７１】ディジタルフィルタ４０では、エンコーダ
３４から出力された位置データが、最前段のレジスタ４
１ａに入力されるとともに、順次、次段のレジスタ４１
ｂ〜４１ｎに入力される。まず、位置データは、エッジ
検出回路４２に入力され、エッジの有無が検出される。
このとき、エッジセレクタ４３の切替えにより、レジス
タ４１ａ〜４１ｎに格納されている位置データを出力さ
せるタイミング信号（トリガ信号）として、エッジ検出
回路４２から出力されるイネーブル信号を入力する場合
（図２に示すEdge Sync Mode）と、タイムインターポ
レータ３０の遅延回路３２から出力されるストローブ信
号を入力する場合（同じくContinuously Mode）のい
ずれかのモードが選択される。

【００７２】Edge Sync Modeが選択された場合には、エ
ッジ検出回路４２がエンコーダ３４からの位置データを
入力してエッジの有無を検出し、位置データのエッジが
検出された場合には、最前段のレジスタ４１ａにイネー
ブル信号を入力する。これによって、最前段のレジスタ
４１ａには、エッジが検出された位置データのみが格納
されることになる。そして、エッジ検出回路４２は、パ
ルサ４２ａを介してイネーブル信号をトリガ信号に変換
し、このトリガ信号を各レジスタ４１ａ〜４１ｎに入力
して、各レジスタ４１ａ〜４１ｎに格納されている位置
データを出力させる。これにより、タイムインターポレ
ータ３０で取得された位置データのうち、信号変化点を
示すエッジが検出された位置データのみが、リカバリク
ロックの基準となる位置データとしてレジスタ４１ａ〜
４１ｎに、順次、格納，出力され、位置データのエッジ
が検出されなかった場合には、それ以降のサイクルで位
置データのエッジが検出されることにより、各レジスタ
４１ａ〜４１ｎに格納された位置データが出力される。

【００７３】一方、Continuously Modeが選択された場
合には、エッジ検出回路４２でのエッジ検出の有無に拘
わらず、レジスタ４１ａ〜４１ｎに、タイムインターポ
レータ３０の遅延回路３２からストローブ信号が入力さ
れる。そして、各レジスタ４１ａ〜４１ｎでは、位置デ
ータのエッジが検出される場合には、上述したエッジ検
出回路４２における場合と同様、その位置データを順次
格納，出力する。位置データのエッジが検出されない場
合には、既に格納している前サイクルの位置データを出
力し、次段のレジスタに格納する。この結果、Continuo
usly Modeでは、位置データのエッジ検出の有無に拘わ
らず、遅延回路３２のストローブのタイミングで、エッ
ジタイミングを示す位置データが継続的に出力され、各
レジスタ４１ａ〜４１ｎに格納，出力される。

【００７４】レジスタ４１ａ〜４１ｎから出力された位
置データは、平均値算出回路４４に入力され、各位置デ
ータが示すエッジタイミングの平均値が算出される。そ
して、平均値セレクタ４５の切替えにより、平均値算出
回路４４から出力される平均値を出力するか（Smooth
ing Mode）、最前段のレジスタ４１ａから出力される位
置データをそのまま出力するか（Sampling Mode）が
切り替えられ、いずれかの位置データがタイミング補正
回路４６に出力される。タイミング補正回路４６では、
補正値レジスタ４６ａに格納されているセットアップタ
イム又はホールドタイムの設定値（補正値）を加算し
て、位置データを適正なエッジタイミングに補正された
リカバリクロックとして出力する。そして、このタイミ
ング補正回路４６から出力されるリカバリクロックが、
選択信号としてセレクタ５０に入力される

【００７５】セレクタ５０では、適正なエッジタイミン
グの位置データからなるリカバリクロックを選択信号と
して、被測定ＬＳＩ１の出力データを示す時系列のレベ
ルデータの中から、一のデータを選択し、このデータを
被測定ＬＳＩ１の良否判定用の被測定データとして出力
する。セレクタ５０から出力された出力データは、パタ
ーン比較器１４に入力され、テスタ内のパターン発生器
から出力される所定の期待値データと比較され、比較結
果が出力される。そして、この比較結果により、出力デ
ータと期待値との一致，不一致が検出され、被測定ＬＳ
Ｉ１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われるこ
とになる。すなわち、セレクタ５０の出力と期待値とが
一致すればＰａｓｓの判定が、不一致の場合にはＦａｉ
ｌの判定が下されることになる。

【００７６】［実施例］以下、図３を参照して、具体的
な実施例を説明する。図３は、本実施形態に係る半導体
試験装置のクロックリカバリ回路において、被測定ＬＳ
Ｉの出力データを多重されたクロックのタイミングで取
得する場合の一実施例を示すタイミングチャートであ
る。この図に示す実施例は、各クロックリカバリ回路２
０のタイムインターポレータ３０が、８個のフリップ・
フロップ３１ａ〜３１ｎが備えられ、被測定ＬＳＩ１か
ら出力される出力データをビット数“８”のレベルデー
タとして取得する場合である。従って、この出力データ
を選択するセレクタ５０は８−１型ＭＵＸ等で構成され
る。また、タイムインターポレータ３０は、７個のＸＯ
Ｒ回路３３ａ〜３３ｎを備え、７ビットのレベルデータ
をエンコーダ３４に入力し、３ビットの位置データを出
力するようになっている。また、各クロックリカバリ回
路２０のディジタルフィルタ４０は、８個のレジスタ４
１ａ〜４１ｎを備え、エッジセレクタ４３がContinuous
ly Mode、また、平均値セレクタ４６がSmoothing Mode
に切り替えられている場合である。

【００７７】まず、被測定ＬＳＩ１から出力される出力
データ（図３に示すDin１）は、８個のフリップ・フロ
ップ３１ａ〜３１ｎにより、８ビットのストローブ（図
３に示すSTRB）でエッジタイミングが取得される。図３
に示す例では、出力データが“Ｌ”から“Ｈ”になるエ
ッジタイミング、又は“Ｈ”から“Ｌ”になるエッジタ
イミングが、８ビットのストローブの５ビット目を基準
として、以下のような位置となっている（図３のDin１
参照）。 “−２”→“エッジなし”→“エッジなし”→“＋１”
→“−３”→“エッジなし”→“エッジなし”→“＋
３”→．．．．． そして、このような出力データは、まず、フリップ・フ
ロップ３１ａ〜３１ｎに入力され、例えば“０１１１１
１１１”（図３の５サイクル目：ビット数“−３”の位
置から“Ｈ”）のレベルデータや、“１１１１０００
０”（図３の９サイクル目：ビット数“０”の位置から
“Ｌ”）のレベルデータが取得される。

【００７８】そして、このレベルデータは、ＸＯＲ回路
３３ａ〜３３ｎで、例えば“００００００１”や“００
０１０００”と変換され、さらにエンコーダ３４に入力
されて、ビット数“−３”を示す位置データ（例えば
“００１”）や、ビット数“０”を示す位置データ（例
えば“１００”）に符号化される。これにより、タイム
インターポレータ３０から出力されるタイミングデータ
は以下のようになる（図３に示すT.I.output参照）。 “−２”→“・・・”→“・・・”→“＋１”→“−
３”→“・・・”→“・・・”→“＋３”→．．．．． このタイミングデータがディジタルフィルタ４０のレジ
スタ４１ａ〜４１ｎに順次入力されることになる。

【００７９】ディジタルフィルタ４０では、エッジセレ
クタ４３によってContinuously Modeが選択してあるの
で、位置データのエッジが検出される場合にはその位置
データが、エッジが検出されない場合には前サイクルの
位置データが出力され、レジスタ４１ａ〜４１ｎには、
最前段のレジスタ４１ａから順次、以下のような位置デ
ータが格納，出力される（図３に示すContinuously Mod
e参照）。 “−２”→“−２”→“−２”→“＋１”→“−３”→
“−３”→“−３”→“＋３”→．．．．． また、ディジタルフィルタ４０では、平均値セレクタ４
６がSmoothing Modeを選択しているので、８個のレジス
タから出力される８個の位置データ、すなわち現在のテ
ストサイクルから８サイクル前までのデータがそれぞれ
示すエッジタイミングの平均値が算出され、その平均値
が以下のように出力される（図３に示すSmoothing（# o
f AVG.=8））。 “０”→“０”→“０”→“０”→“−１”→“−１”
→“−２”→“−１”→．．．．．

【００８０】さらに、この平均値に対して、タイミング
補正回路４６でセットアップタイムの設定値が加算され
る。図３に示す例では、８ビットのストローブの２ビッ
ト分がセットアップタイムとして加算されると、その補
正後の位置データは以下のようになる（図３に示すTsdT
hdReg（＝＋２）参照）。 “＋２”→“＋２”→“＋２”→“＋２”→“＋１”→
“＋１”→“０”→“＋１”→．．．．． そして、この補正された位置データがリカバリクロック
として出力され（図３に示すRecoveryCLK）、セレクタ
５０に入力される。

【００８１】セレクタ５０には、タイムインターポレー
タ３０のフリップ・フロップ３１ａ〜３１ｎから出力さ
れる、例えば“０１１１１１１１”（ビット数“−３”
の位置から“Ｈ”）のレベルデータや、“１１１１００
００”（ビット数“０”の位置から“Ｌ”）のレベルデ
ータが、各入力端子に入力される。同時に、セレクタ５
０には、ディジタルフィルタ４０からリカバリクロック
が選択信号として入力される。これにより、セレクタ５
０では、リカバリクロックを選択信号として、例えば、
図３に示す１サイクル目では、リカバリクロックが示す
ビット数“＋２”に対応する入力端子のデータが選択さ
れ（打ち抜かれ）、その結果、セレクタ５０から“Ｈ”
のデータが出力されることになる（図３に示すDout
１）。そして、セレクタ５０から出力されるデータ（図
３に示すDout１）が、パターン比較器１４で所定の期待
値（図３に示すExp）と比較され、その結果が、フェイ
ル解析メモリ１５に記憶される（図３に示すPass／Fai
l）。図３に示す１サイクル目のデータがセレクタ５０
で選択されるデータの流れを表１に示す。

【００８２】

【表１】

【００８３】ここで、図３に示す８サイクル目では、リ
カバリクロックが示すビット数“＋１”のタイミングで
取得，出力された出力データ（“Ｈ”）は、期待値デー
タ（“Ｌ”）に対して「Ｆａｉｌ」となっている。これ
は、このサイクルの出力データのジッタが大きくなり、
出力データのエッジタイミングがリカバリクロックより
大きくなった場合に発生するセットアップエラーであ
る。このように、適正なタイミングを示すリカバリクロ
ックで出力データを取り込む（打ち抜く）ことで、出力
データがジッタにより変動した場合に生ずるセットアッ
プエラーを検出することができるようになる。なお、本
実施例ではリカバリクロックの補正値として、セットア
ップタイムの設定値（“＋２”）を加算することでセッ
トアップエラーを検出できるようにしてあるが、補正値
としてホールドタイムの設定値を加算することで、リカ
バリクロックをホールド側に遅らせて、出力データのホ
ールドエラーを検出することもできる。勿論、このよう
なタイミングエラーのみでなく、出力データと期待値デ
ータとの論理が明らかに異なるロジックエラーの判定が
行えることは言うまでもない。

【００８４】以上説明したように、本実施形態に係る半
導体試験装置によれば、まず、ソースシンクロナス機能
を有するクロックリカバリ回路２０として、タイムイン
ターポレータ３０を備えることにより、被測定ＬＳＩ１
から出力されるクロックが多重された出力データを、時
系列のレベルデータとして取得することができる。この
時系列のレベルデータは、被測定ＬＳＩ１の出力データ
の信号変化点であるエッジタイミングを示すものであ
り、このエッジタイミングは出力データに多重されたク
ロックのエッジタイミングを示すことになる。従って、
タイムインターポレータ３０に被測定ＬＳＩ１の出力デ
ータを入力し、そのエッジタイミングを示すレベルデー
タ及び位置データを取得することにより、出力データに
多重されたクロックを取り出すことができる。

【００８５】そして、本実施形態では、クロックリカバ
リ回路２０に、さらにディジタルフィルタ４０を備える
ことにより、タイムインターポレータ３０から出力され
る位置データを、保持，格納して、正確かつ適正なエッ
ジタイミングに補正されたリカバリクロックとして出力
することができる。すなわち、タイムインターポレータ
３０で取得される位置データをディジタルフィルタ４０
に入力，保持することにより、多重されたクロックのエ
ッジタイミングを正確かつ適正に示すタイミングに補正
したリカバリクロックとして出力させることができる。
これにより、被測定ＬＳＩ１の出力データのエッジが検
出されない場合にも、また、出力データがジッタにより
変動した場合にも、多重されたクロックのエッジタイミ
ングを示すリカバリクロックを出力することができる。

【００８６】そして、本実施形態では、リカバリクロッ
クを選択信号として入力するセレクタ５０を備えること
で、タイムインターポレータ３０で取得される時系列の
レベルデータをリカバリクロックのタイミングで打ち抜
いて、所定の期待値データと比較される良否判定用の被
測定データとして出力させることができる。これによ
り、被測定ＬＳＩ１の出力データに多重されたクロック
信号を取り出して、出力データのエッジの有無やジッタ
の影響等に左右されない適正なリカバリクロックのタイ
ミングで被測定ＬＳＩ１の出力データを取り込むことが
できる、ソースシンクロナス機能を実現することが可能
となる。従って、本実施形態に係るＬＳＩテスタ１０
は、被測定ＬＳＩ１の機能試験用の試験装置として用い
ることができ、従来は実施が困難又は不可能であった出
力データにクロックが多重されて出力されるＳＲＤＥＳ
等のクロック／データ多重型のＬＳＩの機能試験につい
ても、容易かつ正確に行うことができる。

【００８７】また、本実施形態では、クロックリカバリ
回路２０を構成するタイムインターポレータ３０及びデ
ィジタルフィルタ４０を、順序回路や遅延回路，エンコ
ーダ，レジスタ等、既存の手段を用いて簡単に構成する
ことができる。これにより、ＬＳＩテスタ１０は、複雑
化，大型化，高コスト化等することなく、簡易な構成に
よって実現することができる。さらに、このように順序
回路や遅延回路，レジスタで構成される本発明のクロッ
クリカバリ回路によれば、順序回路やレジスタの数、遅
延回路の遅延量を変更することで、タイムインターポレ
ータ及びディジタルフィルタにおける時系列のレベルデ
ータや位置データのビット幅（順序回路，レジスタの
数）や分解能（遅延回路の遅延量）を任意の値に設定す
ることができる。これにより、データレートやジッタ幅
等に応じて種々の設定が可能となり、あらゆるＬＳＩに
も対応できる汎用性，利便性の高い半導体試験装置を実
現することが可能となる。

【００８８】［第二実施形態］次に、図４を参照して、
本発明に係る半導体試験装置の第二実施形態について説
明する。図４は、本発明の第二実施形態に係る半導体試
験装置に備えられるクロックリカバリ回路の詳細を示す
ブロック図である。同図に示すように、本実施形態に係
る半導体試験装置は、上述した第一実施形態の変更実施
形態であり、第一実施形態におけるクロックリカバリ回
路２０に、更に、ジッタ検出回路６０及びジッタ分布回
路７０を備えるようにしたものである。従って、その他
の構成部分は、第一実施形態と同様となっており、同様
の構成部分については、図中で第一実施形態と同一符号
を付し、詳細な説明は省略する。

【００８９】［ジッタ検出回路］ジッタ検出回路６０
は、ディジタルフィルタ４０のレジスタ４１ａ〜４１ｎ
から出力されるリカバリクロックの基準となる位置デー
タを入力し、位置データが示すエッジタイミングの位相
差を検出することにより、当該位相差を被測定ＬＳＩ１
の出力データのジッタとして取得，解析するようになっ
ている。具体的には、ジッタ検出回路６０は、減算回路
６１と、ジッタリミット値レジスタ６２，比較判定回路
６３を備えている。減算回路６１は、ディジタルフィル
タ４０から対比する２個の位置データを入力し、各位置
データが示すエッジタイミングの位相差を算出する。デ
ィジタルフィルタ４０で取得される位置データ（リカバ
リクロック）は、被測定ＬＳＩ１の出力データのエッジ
タイミングを示しており、この位置データ同士を減算す
ることで、位置データの位相差、すなわち被測定ＬＳＩ
１の出力データが有するジッタ幅を取得することができ
る。

【００９０】例えば、被測定ＬＳＩ１から出力される出
力データが８ビットのストローブで取得される場合（図
３参照）、そのエッジタイミングを示す位置データは
「エッジなし，−３，−２，−１，０，＋１，＋２，＋
３」の８種類が取得され、この位置データ同士を減算処
理すると、取得される位相差データは「−６，−５，−
４，−３，−２，−１，０，＋１，＋２，＋３，＋４，
＋５，＋６」の１３通りとなる。そして、減算回路６１
に、例えばエッジタイミングの位置がビット数“−２”
を示す位置データと、ビット数“＋１”を示す位置デー
タが入力された場合、これらの位置データが減算処理さ
れると、 “＋１”−“−２”＝“＋３” となり、位置データの位相差が“＋３”であることが算
出される。このように減算回路６１で算出される位相差
は、被測定ＬＳＩ１の出力データが有するジッタ幅を示
すことになり、この位相差を取得することで、被測定Ｌ
ＳＩ１のジッタ解析が行えることになる。

【００９１】ここで、本実施形態では、減算回路６１
は、ディジタルフィルタ４０の最前段のレジスタ４１ａ
の出力側に接続されるとともに、ジッタセレクタ６１ａ
を介して、次段のレジスタ４１ｂ〜４１ｎ及び平均値算
出回路４４の出力側のうち、いずれか一つに選択的に接
続されるようになっている。これによって、減算回路６
１には、最前段のレジスタ４１ａから出力される位置デ
ータと、次段のレジスタ４１ｂ〜４１ｎのいずれか一つ
の位置データが入力されて減算処理される場合（図４に
示すCycle To Cycle Jitter）と、最前段のレジスタ
４１ａの位置データと、平均値算出回路４４で算出され
た平均値を示す位置データとが減算処理される場合（図
４に示すCycle To Smoothing Jitter）とが切り替え
できるようになっている。

【００９２】ジッタリミット値レジスタ６２は、減算回
路６１で算出される位相差と比較する所定のジッタリミ
ット値を格納している。比較判定回路６３は、減算回路
６１で算出される位相差とジッタリミット値レジスタ６
２に格納されているジッタリミット値とを比較し、その
良否（Pass／Fail）を判定する。例えば、減算回路６１
で算出された位相差が、ジッタリミット値を超える場合
には「Ｆａｉｌ」と判定し、ジッタリミット値を超えな
い場合には「Ｐａｓｓ」と判定する。そして、この比較
判定回路６３の判定結果は、第一実施形態で説明したパ
ターン比較器１４における良否判定結果と同様、フェイ
ル解析メモリ１５（図１参照）に記憶される。なお、本
実施形態では、図４に示すように、フェイル解析メモリ
１５への入力部には判定セレクタ（JudgeSel）１５ａが
備えてあり、フェイル解析メモリ１５に対して、パター
ン比較器１４における良否判定結果を記憶させるモード
（図４に示すData Exp Mode）と、比較判定回路６３
の判定結果を記憶させるモード（同じくJitter Fail
Mode）を切り替えできるようになっている。

【００９３】［ジッタ分布回路］ジッタ分布回路７０
は、タイムインターポレータ３０から出力される位置デ
ータと、ディジタルフィルタから出力される対応するリ
カバリクロックとを入力し、当該位置データ及びリカバ
リクロックの示すエッジタイミングの位相差を検出し
て、当該位相差の分布を取得して、被測定ＬＳＩ１の出
力データのジッタの分布データとして出力する。また、
このジッタ分布回路７０は、ジッタ検出回路６０で検出
されるリカバリクロックの位相差を入力し、当該位相差
の分布を取得して、被測定ＬＳＩ１の出力データのジッ
タの分布データとして出力する。具体的には、ジッタ分
布回路７０は、減算回路７１と、デコーダ７２，カウン
タ７３（７３ａ〜７３ｎ）を備えている。

【００９４】減算回路７１は、ジッタ検出回路６０の減
算回路６１と同様、２個の位置データを入力して、各位
置データが示すエッジタイミングの位相差を算出する。
ここで、この減算回路７１は、図４に示すように、タイ
ムインターポレータ３０のエンコーダ３４の出力側に接
続されるとともに、データ／クロックセレクタ７１ａを
介して、ディジタルフィルタ４０の出力側に選択的に接
続されるようになっている。これによって、減算回路７
１には、タイムインターポレータ３０のエンコーダ３４
から出力される位置データと、ディジタルフィルタ４０
から出力されるリカバリクロックとを減算処理する場合
（図４に示すData-Clk）と、タイムインターポレータ
３０の位置データのみをそのまま出力する場合（図４に
示すData）とを選択的に切り替えできるようになって
いる。

【００９５】デコーダ７２は、ジッタ分布セレクタ７４
を介して所定の位置データを入力し、時系列のレベルデ
ータに復号化して出力する。このデコーダ７２の出力端
子ごとにカウンタ７３（７３ａ〜７３ｎ）が備えられ、
デコーダ７２の出力信号が出力端子ごとにカウントされ
るようになっている。そして、カウンタ７３ａ〜７３ｎ
から出力される複数のデータから、被測定ＬＳＩ１の出
力データのジッタの分布又はエッジタイミングの分布を
取得することができるようになっている。

【００９６】ここで、デコーダ７２に入力される位置デ
ータは、図４に示すように、ジッタ分布セレクタ７４を
介して、減算回路７１からの位置データが入力される場
合（図４に示すData Clock Jitter）と、ジッタ検出
回路６０の減算回路６１からの位置データが入力される
場合（図４に示すClock Recovery Jitter）とが選択
に切り替えられるようになっている。従って、デコーダ
７２に入力される位置データのパターンとしては、デー
タ／クロックセレクタ７１ａ及びジッタ分布セレクタ７
４の選択の組合せにより、以下の４つの場合がある（図
５参照）。 （１）タイムインターポレータ３０のエンコーダ３４か
ら出力される位置データと、ディジタルフィルタ４０か
ら出力されるリカバリクロックとの位相差を示す位置デ
ータが入力される場合（Data-Clk及びData Clock J
itter） （２）タイムインターポレータ３０のエンコーダ３４か
ら出力される位置データのみがそのまま入力される場合
（Data及びData Clock Jitter） （３）ディジタルフィルタ４０最前段のレジスタ４１ａ
から出力される位置データと、次段のレジスタ４１ｂ〜
４１ｎのいずれか一つの位置データとの位相差を示す位
置データが入力される場合（Clock Recovery Jitter
及びCycle To Cycle Jitter） （４）ディジタルフィルタ４０の最前段のレジスタ４１
ａの位置データと、平均値算出回路４４で算出された平
均値を示す位置データとの位相差を示す位置データが入
力される場合（Clock Recovery Jitter及びCycle T
o Smoothing Jitter）

【００９７】そして、このようにデコーダ７２に所定の
位置データが入力されることにより、具体的には、以下
のように位置データが示すエッジタイミングの分布が取
得されることになる。まず、タイムインターポレータ３
０の位置データのみがそのまま入力される場合（上記
（２）の場合）として、例えば、上述した第一実施形態
と同様に、被測定ＬＳＩ１から出力される出力データが
８ビットのストローブで取得され、そのエッジタイミン
グを示す位置データが、エンコーダ３４から３ビットの
位置データとして出力される場合には、デコーダ７２で
は、以下の表２に示すようなエッジタイミングを示すデ
ータが取得でき、カウンタ７３で各出力端子ごとにデー
タをカウントすることができる。

【００９８】

【表２】

【００９９】この表２に示すように、デコーダ７０から
出力されるデータは、被測定ＬＳＩ１の出力データの信
号変化点を示す出力端子だけが“Ｈ”となり、他の出力
端子は“Ｌ”となる。従って、このデコーダ７２の出力
信号を、カウンタ７３ａ〜７３ｎによってデコーダ７２
の出力端子ごとにカウントすることにより、被測定ＬＳ
Ｉ１のクロック又は出力データのエッジタイミングの分
布を取得することができる。

【０１００】次に、タイムインターポレータ３０の位置
データとディジタルフィルタ４０のリカバリクロックの
位相差を示す位置データが入力される場合（上記（１）
の場合）や、ディジタルフィルタ４０最前段のレジスタ
４１ａの位置データと、次段のレジスタ４１ｂ〜４１ｎ
のいずれかの位置データ又は平均値算出回路４４の平均
値との位相差を示す位置データが入力される場合（上記
（３）又は（４）の場合）には、例えば、上述したよう
に、被測定ＬＳＩ１から出力される出力データが７ビッ
トのストローブで取得され、そのエッジタイミングを示
す位置データが減算処理されて取得される位相差は「−
６〜＋６」の１３通りとなる。従って、以下の表３に示
すように、１３個の出力端子を備えるデコーダ７２を使
用することにより、位相差を示すデータを取得して、カ
ウンタ７３で各出力端子ごとにデータをカウントするこ
とができる。

【０１０１】

【表３】

【０１０２】この表３に示すように、デコーダ７２から
出力されるデータは、減算された位置データ同士の位相
差を示す出力端子だけが“Ｈ”となり、他の出力端子は
“Ｌ”となる。従って、このデコーダ７２の出力信号
を、カウンタ７３ａ〜７３ｎによってデコーダ７２の出
力端子ごとにカウントすることにより、被測定ＬＳＩ１
の出力データとリカバリクロック間や、リカバリクロッ
ク同士の位相差の分布を取得することができる。なお、
デコーダ７２の出力数及びデコーダ７２の出力をカウン
トするカウンタ７３ａ〜７３ｎの個数は、タイムインタ
ーポレータ２０で取得できる時系列のレベルデータの測
定可能範囲（分解能）等に対応して任意の数とすること
ができる。

【０１０３】このように、本実施形態の半導体試験装置
では、ディジタルフィルタ４０に備えられるエッジセレ
クタ４１及び平均値セレクタ４６、ジッタ検出回路６０
に備えられるジッタセレクタ６１ａ、ジッタ分布回路７
０に備えられるデータ／クロックセレクタ７１ａ及びジ
ッタ分布セレクタ７４、さらに、フェイル解析メモリ１
５に備えられる判定セレクタ１５ａの切替えにより、被
測定ＬＳＩ１の機能試験及びジッタの解析試験等を任意
の組合せによって行うことができる。具体的には、各セ
レクタの切替えにより、図５に示すような組合せで各種
試験を実施することができるようになっている。

【０１０４】以上のように、本実施形態に係る半導体試
験装置によれば、複数のリカバリクロックを入力するジ
ッタ検出回路６０を備えることにより、各リカバリクロ
ックのエッジタイミングを示す位置データを減算処理す
ることで、リカバリクロック間の位相差を検出すること
ができる。また、ジッタ検出回路６０で検出される位相
差を入力するジッタ分布回路７０を備えることで、位相
差の分布を取得し、位相差のばらつきや広がりを示す分
布データとして出力することができる。リカバリクロッ
クの位相差は、被測定ＬＳＩ１の出力データに多重され
たクロック信号のジッタを示すものであり、このリカバ
リクロックの位相差とその分布データを取得することに
より、被測定ＬＳＩ１の出力データ及び多重されたクロ
ックのジッタ解析を行うことが可能となる。

【０１０５】さらに、本実施形態の半導体試験装置で
は、ジッタ分布回路７０を備えることで、ディジタルフ
ィルタ４０のリカバリクロックと元の位置データとなる
タイムインターポレータ３０の位置データとの位相差を
入力し、当該位相差の分布を取得，解析することができ
る。リカバリクロックが示すエッジタイミングは、被測
定ＬＳＩ１の出力データに多重されたクロックを適正な
タイミングに補正した位置データであり、このリカバリ
クロックを元の位置データと比較して、その位相差の分
布を取得することで、被測定ＬＳＩの出力データのジッ
タ分布を、適正なリカバリクロックとの比較において解
析することが可能となる。このようにして、本実施形態
では、例えばオシロスコープ等の操作による誤差や測定
作業の困難性等、既存のジッタ測定器を用いる場合のよ
うな問題が生じることなく、容易かつ正確，確実に、精
度の高い被測定ＬＳＩの出力データ及びクロックのジッ
タ解析を行うことができるようになる。

【０１０６】以上、本発明の半導体試験装置の好ましい
実施形態について説明したが、本発明に係る半導体試験
装置は上述した実施形態にのみ限定されるものではな
く、本発明の範囲で種々の変更実施が可能であることは
言うまでもない。例えば、上述した実施形態では、被測
定ＬＳＩのジッタを取得，解析するジッタ検出回路及び
ジッタ分布回路を、被測定ＬＳＩの機能試験を行うため
のセレクタとともに一体的に備えたリカバリクロックを
示したが、セレクタとジッタ検出回路とジッタ分布回路
とは、それぞれ別個に備えるようにしても良い。すなわ
ち、本発明に係る半導体試験装置を構成するクロックリ
カバリ回路は、被測定ＬＳＩの出力データを時系列のレ
ベルデータとして取得するタイムインターポレータと、
タイムインターポレータで取得されるレベルデータに基
づいてリカバリクロックを取得，出力でいるディジタル
フィルタを備える限り、どのような回路や装置等と組み
合わせることもできるもので、半導体試験装置としての
用途，目的等は特に限定されない。

【０１０７】

【発明の効果】以上説明したように、本発明の半導体試
験装置によれば、被測定ＬＳＩの出力データから多重さ
れたクロック信号を取り出し、そのクロック信号のエッ
ジタイミングを適正に補正しつつ出力データと同調させ
ることができるソースシンクロナス機能を有するクロッ
クリカバリ回路を備えることにより、外部からのタイミ
ング信号を用いることなく、また、被測定ＬＳＩに余分
な出力端子等を設けることなく、出力データに多重され
たクロック信号を容易かつ確実に取得でき、かつ、適正
なエッジタイミングに補正されたリカバリクロックによ
って被測定ＬＳＩの出力データを正確に捉えることがで
きる。これにより、ＳＥＲＤＥＳ等に代表されるよう
な、出力データにクロックを多重させて出力するデータ
／クロック多重型のＬＳＩデバイスの機能試験やジッタ
解析等を、容易かつ正確に行うことができる。

【図面の簡単な説明】

【図１】本発明の第一実施形態に係る半導体試験装置の
全体の概略構成を示すブロック図である。

【図２】本発明の第一実施形態に係る半導体試験装置に
備えられるクロックリカバリ回路の詳細を示すブロック
図である。

【図３】本発明の第一実施形態に係る半導体試験装置の
クロックリカバリ回路において、被測定ＬＳＩの出力デ
ータを多重されたクロックのタイミングで取得する場合
の一実施例を示すタイミングチャートである。

【図４】本発明の第二実施形態に係る半導体試験装置に
備えられるクロックリカバリ回路の詳細を示すブロック
図である。

【図５】本発明の第二実施形態に係る半導体試験装置に
おける、各セレクタの切替えによって実施できる各種試
験の組合せを示す表である。

【図６】従来の一般的な半導体試験装置の概略構成を示
すブロック図である。

【図７】従来の他の半導体試験装置の概略構成を示すブ
ロック図である。

【符号の説明】

１ 被測定ＬＳＩ １０ ＬＳＩテスタ １１ レベルコンパレータ １２ パターン比較器 ２０ クロックリカバリ回路 ３０ タイムインターポレータ ３１（２１ａ〜２１ｎ） フリップ・フロップ ３２ 遅延回路 ３４ エンコーダ ４０ ディジタルフィルタ ４１（４１ａ〜４１ｎ） レジスタ ４２ エッジ検出回路 ４３ エッジセレクタ ４４ 平均値算出回路 ４５ 平均値セレクタ ４６ タイミング補正回路 ５０ セレクタ ６０ ジッタ検出回路 ７０ ジッタ分布回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 試験対象となるＬＳＩから出力される出
   力データを入力し、この出力データを一定のタイミング
   間隔を有する複数のストローブによって取得し、時系列
   のレベルデータとして出力するとともに、当該レベルデ
   ータのエッジタイミングを示す位置データを出力するタ
   イムインターポレータと、 このタイムインターポレータから出力される位置データ
   を入力，保持し、一又は二以上の位置データから、所定
   のエッジタイミングを示すリカバリクロックを出力する
   ディジタルフィルタと、 を有するクロックリカバリ回路を備えることを特徴とす
   る半導体試験装置。
2. 【請求項２】 前記タイムインターポレータが、 前記ＬＳＩから出力される出力データを入力する、並列
   に接続された複数の順序回路と、一定のタイミング間隔
   で遅延させたストローブを前記複数の順序回路に順次入
   力し、当該順序回路から時系列のレベルデータを出力さ
   せる遅延回路と、前記複数の順序回路から出力される時
   系列のレベルデータを入力し、前記ＬＳＩの出力データ
   のエッジタイミングを示す位置データに符号化して出力
   するエンコーダと、を備えるとともに、 前記ディジタルフィルタが、 前記タイムインターポレータから出力される位置データ
   を順次格納するとともに、格納された位置データを所定
   のタイミングで出力する、直列に接続された一又は二以
   上のレジスタを備え、このレジスタから出力される一又
   は二以上の位置データから、所定のエッジタイミングを
   示す前記リカバリクロックを出力する請求項１記載の半
   導体試験装置。
3. 【請求項３】 前記ディジタルフィルタが、 前記タイムインターポレータから入力される位置データ
   のエッジの有無を検出し、エッジが検出された場合に、
   前記レジスタに格納された位置データを出力させるエッ
   ジ検出回路を備える請求項２記載の半導体試験装置。
4. 【請求項４】 前記レジスタが、 前記エッジ検出回路で検出される位置データのエッジの
   有無に拘わらず、格納された位置データを所定のタイミ
   ングで出力する請求項３記載の半導体試験装置。
5. 【請求項５】 前記ディジタルフィルタが、 前記エッジ検出回路で検出される位置データのエッジの
   有無に拘わらず、前記レジスタに格納された位置データ
   を出力させるか否かを選択するエッジセレクタを備える
   請求項４記載の半導体試験装置。
6. 【請求項６】 前記レジスタが二以上備えられる場合
   に、 前記ディジタルフィルタが、 前記二以上のレジスタからそれぞれ出力される位置デー
   タを入力し、各位置データが示すエッジタイミングの平
   均値を算出し、当該平均値を前記リカバリクロックとし
   て出力する平均値算出回路を備える請求項２，３，４又
   は５記載の半導体試験装置。
7. 【請求項７】 前記ディジタルフィルタが、 前記二以上のレジスタのうち一のレジスタから出力され
   る位置データと、前記平均値算出回路から出力される平
   均値のいずれか一方を選択し、前記リカバリクロックと
   して出力する平均値セレクタを備える請求項６記載の半
   導体試験装置。
8. 【請求項８】 前記ディジタルフィルタが、 前記レジスタから出力される位置データに所定の補正値
   を加算し、当該位置データが示すエッジタイミングを補
   正して前記リカバリクロックとして出力するタイミング
   補正回路を備える請求項２，３，４，５，６又は７記載
   の半導体試験装置。
9. 【請求項９】 前記半導体試験装置が、 前記ディジタルフィルタから出力されるリカバリクロッ
   クを選択信号として、前記タイムインターポレータから
   出力される時系列のレベルデータのうち、一のデータを
   選択し、前記ＬＳＩの良否判定用の被試験データとして
   出力する選択回路を備える請求項１，２，３，４，５，
   ６，７又は８記載の半導体試験装置。
10. 【請求項１０】 前記半導体試験装置が、 前記ディジタルフィルタから出力されるリカバリクロッ
    クを複数入力し、各リカバリクロックの示すエッジタイ
    ミングの位相差を検出して、前記ＬＳＩの出力データの
    ジッタを取得するジッタ検出回路を備える請求項１，
    ２，３，４，５，６，７，８又は９記載の半導体試験装
    置。
11. 【請求項１１】 前記半導体試験装置が、 前記ジッタ検出回路で検出されるリカバリクロックの位
    相差を入力し、当該位相差の分布を取得して、前記ＬＳ
    Ｉの出力データのジッタの分布データとして出力するジ
    ッタ分布回路を備える請求項１０記載の半導体試験装
    置。
12. 【請求項１２】 前記半導体試験装置が、 前記タイムインターポレータから出力される位置データ
    と、前記ディジタルフィルタから出力される前記位置デ
    ータに対応するリカバリクロックとを入力し、当該位置
    データ及びリカバリクロックの示すエッジタイミングの
    位相差を検出して、当該位相差の分布を取得して、前記
    ＬＳＩの出力データのジッタの分布データとして出力す
    るジッタ分布回路を備える請求項１，２，３，４，５，
    ６，７，８，９，１０又は１１記載の半導体試験装置。