KR20050007347A - 반도체 시험 장치 - Google Patents

Abstract

LSI의 출력 데이터로부터 다중된 클럭 신호를 추출하고, 그 클럭을 이용하여 LSI의 시험을 행하는 반도체 시험 장치이다. 피측정 LSI1의 출력 데이터를 입력하는 병렬로 접속된 플립플롭(31a~31n)과, 일정한 타이밍 간격으로 지연시킨 스트로브를 플립플롭(31)에 순차적으로 입력하고, 시계열의 레벨 데이터를 출력시키는 지연 회로(32)와, 플립플롭(31)으로부터 출력될 때 계열의 레벨 데이터를 입력하고, 엣지 타이밍을 나타내는 위치 데이터에 부호화하는 인코더(34)를 구비하는 타임 인터폴레이터(30)와, 인코더(34)로부터의 위치 데이터를 순차적으로 저장하여 소정의 타이밍으로 출력하는, 직렬로 접속된 레지스터(41a~41n)를 구비하며, 레지스터(41)로부터 출력되는 위치 데이터를 리커버리 클럭으로서 출력하는 디지털 필터(40)를 구비하는 구성으로 하고 있다.

Description

반도체 시험 장치{SEMICONDUCTOR TEST DEVICE}

일반적으로, LSI의 기능 시험을 행하는 반도체 시험 장치(LSI 테스터)는, 시험 대상(DUT : Device Under Test)로 되는 피측정 LSI에 소정의 시험 패턴 신호를 입력하고, 상기 피측정 LSI로부터 출력되는 출력 데이터를 소정의 기대값 패턴 신호와 비교하여, 그 일치, 불일치를 판정하는 것에 의해, 상기 피측정 LSI의 양부를 검출하여, 판정하도록 되어 있다.

도 6은, 종래의 일반적인 반도체 시험 장치의 개략적인 구성을 도시하는 블록도이다. 도 6에 도시한 바와 같이, 종래의 LSI 테스터(반도체 시험 장치 : 110)는, 피측정 LSI(DUT : 101)의 출력 데이터를 비교 전압과 레벨 비교하는 레벨 컴퍼레이터(113)와, 피측정 LSI101의 출력 데이터를 소정의 기대값과 비교하는 패턴 비교기(114), 및 피측정 LSI101의 출력 데이터를 소정의 타이밍으로 패턴 비교기(114)에 입력하기 위한 플립플롭(121) 등을 갖는 구성으로 되어 있다.

이러한 구성으로 이루어지는 종래의 반도체 시험 장치에서는, 우선 도시하지 않은 패턴 발생기로부터 피측정 LSI101에 소정의 시험 패턴 신호가 입력되고, 피측정 LSI101로부터 소정의 신호가 출력 데이터로서 출력된다. 피측정 LSI101로부터 출력된 출력 데이터는, LSI 테스터(110)의 레벨 컴퍼레이터(113)에 입력된다. 레벨 컴퍼레이터(113)에 입력된 출력 데이터는, 비교 전압과 레벨 비교되어, 플립플롭(121)에 출력된다.

플립플롭(121)에서는, 레벨 컴퍼레이터(113)로부터의 신호가 입력 데이터로서 유지되어, 도시하지 않은 타이밍 발생기로부터의 스트로브를 클럭 신호로서, 소정의 타이밍으로 출력 데이터가 출력된다. 플립플롭(121)으로부터 출력된 출력 데이터는, 패턴 비교기(114)에 입력되고, 테스터 내의 패턴 발생기로부터 출력되는 소정의 기대값 데이터와 비교되어, 비교 결과가 출력된다.

그리고, 이 비교 결과에 의해, 출력 데이터와 기대값과의 일치, 불일치가 검출되어, 피측정 LSI101의 양부(Pass/Fail)의 판정이 행해진다.

이와 같이, 종래의 반도체 시험 장치(LSI 테스터)에서는, 피측정 LSI로부터 출력되는 출력 데이터는, 테스터 내부에서 미리 정해진 타이밍으로 출력되는 스트로브의 타이밍으로 취득되도록 되어 있고, 이 스트로브는, 피측정 LSI와 독립적으로 설치된 타이밍 발생기로부터 출력되는 타이밍 신호로 되어 있었다. 그런데, 이와 같이 테스터로부터 출력되는 독립한 타이밍 신호에 의해 피측정 LSI의 출력 데이터를 취득하는 종래의 반도체 시험 장치에서는, 출력 데이터에 클럭이 다중되어출력되는 LSI 디바이스의 시험에 대응할 수 없다는 문제가 발생했다.

최근, LSI의 고속화의 진전이 현저하여, 데이터 전송의 고속화를 도모하기 위해, SERDES(Serializer and Deserializer) 등으로 대표되는 새로운 LSI 디바이스가 제공되고 있다. SERDES는, 병렬 데이터로부터 직렬 데이터로, 또한 직렬 데이터로부터 병렬 데이터로의 변환을 행하는 LSI 디바이스로서, 고속 데이터 전송이 가능해지고, 데이터 통신의 인터페이스 등으로서 이용되고 있다. 그리고, 이 SERDES 등의 LSI에서는, 예를 들면 병렬 데이터가 직렬 데이터로 변환되어 출력될 때에, LSI 내부에서 출력 데이터에 클럭이 다중되고, 다중된 클럭의 엣지 타이밍으로 출력 데이터가 출력되도록 되어 있다.

따라서, 이와 같이 출력 데이터에 클럭이 다중되는 LSI 디바이스의 시험을 행하는 경우에는, 기대값 데이터와 비교되는 출력 데이터를, 다중된 클럭의 타이밍으로 취득할 필요가 있다. 그러나, 종래의 반도체 시험 장치에서는, 상술한 바와 같이, 피측정 LSI로부터 출력되는 출력 데이터는, 피측정 LSI는 독립된 타이밍 발생기로부터 출력되는 타이밍 신호에 의해 취득되도록 되었기 때문에, 출력 데이터를 피측정 LSI의 클럭의 타이밍으로 취득할 수 없었다.

이 때문에, 종래의 반도체 시험 장치에서는, 클럭이 다중된 출력 데이터가 출력되는 클럭/데이터 다중형의 LSI를 정확하게 시험할 수 없었다. 여기서, 이러한 데이터에 클럭이 다중되는 LSI의 시험을 행하는 방법으로서, 도 7에 도시하는 LSI 테스터(LSI Tester : 210)와 같이, 패턴 발생기(PG : Pattern Generator ： 211)로부터 파형 형성기(FC : Format Controller : 212)를 거쳐 테스트 신호가 입력되는 피측정 LSI(DUT : 201)에, 출력 데이터의 출력 단자(도 7에 도시하는 「Q」)와는 별도의, 클럭 출력용의 테스트 단자(도 7에 도시하는 「CKO」)를 설치하고, 이 테스트 단자로부터 클럭 신호를 출력시켜, 패턴 비교기(DC : Digital Compare : 214)나 페일 해석 메모리(DFM : Data Failure Memory ：215) 등에 입력할 수도 있다.

그러나, 이와 같이 피측정 LSI에 대하여 본래 구비되어 있지 않은 클럭 출력용의 테스트 단자를 설치하는 것은, 시험을 위해 디바이스 구성이 변경되게 되고, 또한, 시험을 위해서만 이용되는 테스트 단자에 의해 핀 수가 증가하기 때문에, 현실적으로의 채용은 곤란하였다.

또한, 피측정 LSI로부터 출력되는 출력 데이터는, 예를 들면, 이 이상의 클럭 사이클에 걸쳐 신호가 HIGH(또는 LOW)로 되는 등, 클럭의 엣지 타이밍으로 신호가 변화한다고는 한하지 않고, 동작 파형은 다중된 클럭과 동일하게는 되지 않는다. 따라서, 단순히 출력 데이터를 취득하는 것만으로는, 다중된 클럭의 엣지 타이밍을 정확하게 파악하는 것은 곤란하고, 출력 데이터와 클럭을 정확한 타이밍으로 동조시키는 것이 가능하지 않았다.

즉, 출력 데이터에 다중된 클럭을 이용하여 시험을 행하기 위해서는, 다중된 클럭과 출력 데이터의 엣지 타이밍을 동조시키기 위한 어떠한 기능(소스싱크로너스 기능)을 구비할 필요가 있어, 도 7에 도시한 바와 같은, 피측정 LSI에 클럭 출력용의 단자를 설치하여 클록을 출력시키는 것만으로는, 클럭/데이터 다중형 LSI의 시험을 정확하게 행할 수는 없었다.

또한, 피측정 LSI로부터 출력되는 클럭은, 일반적으로 지터(타이밍의 불규칙한 요동)를 갖고 있으며, 엣지 타이밍은 지터에 의해 변동하게 된다. 따라서, 단순히 테스트 단자를 설치하여 클럭을 추출하는 것만으로는, 지터에 의해 변동한 클럭의 타이밍으로 출력 데이터가 취득되는 것에 의해, 정확한 시험 결과가 얻어지지 않는다는 문제가 있었다.

이와 같이, 피측정 LSI에 클럭 출력용의 테스트 단자를 설치하는 방법에서는, 출력 데이터에 클럭이 다중되는 SERDES 등의 클럭/데이터 다중형 LSI의 시험을 행하는 것이 가능하지 않았다.

본 발명은, 이상과 같은 종래의 기술이 갖는 문제를 해결하기 위해 제안된 것으로, 피측정 LSI의 출력 데이터로부터 다중된 클럭 신호를 추출하여, 그 클럭 신호의 엣지 타이밍을 적정하게 보정하면서 출력 데이터와 동조시킬 수 있는 소스 싱크로너스 기능을 구비한 클럭 리커버리 회로를 구비하는 것에 의해, 외부로부터의 타이밍 신호를 이용하지 않고, 또한 피측정 LSI에 여분의 출력 단자 등을 설치하지 않고, 출력 데이터에 다중된 클럭 신호를 용이하고 또한 확실하게 취득할 수 있고, 또한, 적정한 엣지 타이밍으로 보정된 리커버리 클럭에 의해 피측정 LSI의 출력 데이터를 정확하게 파악할 수 있는 반도체 시험 장치의 제공을 목적으로 하고 있다.

본 발명은, 피측정 LSI로부터 출력되는 출력 데이터를 소정의 기대값 데이터와 비교하여, 상기 피측정 LSI의 양부를 판정하는 반도체 시험 장치에 관한 것으로, 특히, SERDES 등으로 대표되는, 출력 데이터에 클럭을 다중시켜 출력하는 데이터/클럭 다중형의 LSI 디바이스의 시험에 적합한 반도체 시험 장치에 관한 것이다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 시험 장치의 전체의 개략 구성을 도시하는 블록도.

도 2는 본 발명의 제1 실시 형태에 따른 반도체 시험 장치에 구비되는 클럭리커버리 회로의 상세 내용을 도시하는 블록도.

도 3은 본 발명의 제1 실시 형태에 따른 반도체 시험 장치의 클럭 리커버리 회로에서, 피측정 LSI의 출력 데이터를 다중된 클럭의 타이밍으로 취득하는 경우의 일 실시예를 도시하는 타이밍차트.

도 4는 본 발명의 제2 실시 형태에 따른 반도체 시험 장치에 구비되는 클럭 리커버리 회로의 상세 내용을 도시하는 블록도.

도 5는 본 발명의 제2 실시 형태에 따른 반도체 시험 장치에서의, 각 셀렉터의 전환에 의해 실시할 수 있는 각종 시험의 조합을 도시하는 표.

도 6은 종래의 일반적인 반도체 시험 장치의 개략 구성을 도시하는 블록도.

도 7은 종래의 다른 반도체 시험 장치의 개략 구성을 도시하는 블록도.

<발명의 개시>

상기 목적을 달성하기 위해, 본 발명의 반도체 시험 장치는, 시험 대상으로되는 LSI로부터 출력되는 출력 데이터를 입력하고, 이 출력 데이터를 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여, 시계열의 레벨 데이터로서 출력함과 함께, 상기 레벨 데이터의 엣지 타이밍을 나타내는 위치 데이터를 출력하는 타임 인터폴레이터와, 이 타임 인터폴레이터로부터 출력되는 위치 데이터를 입력, 유지하여, 1 또는 2 이상의 위치 데이터로부터, 소정의 엣지 타이밍을 나타내는 리커버리 클럭을 출력하는 디지털 필터를 갖는 클럭 리커버리 회로를 구비하는 구성으로 되어 있다.

이러한 구성으로 이루어지는 본 발명의 반도체 시험 장치에 따르면, 우선, 소스 싱크로너스 기능을 구비한 클럭 리커버리 회로로서, 타임 인터폴레이터를 구비하는 것에 의해, 피측정 LSI로부터 출력되는 클럭이 다중된 출력 데이터를, 시계열의 레벨 데이터로서 취득할 수 있다. 이 시계열의 레벨 데이터는, 피측정 LSI의 출력 데이터의 신호 변화점인 엣지 타이밍을 나타내는 것으로, 이 엣지 타이밍은 출력 데이터에 다중된 클럭의 엣지 타이밍을 나타내게 된다. 따라서, 타임 인터폴레이터에 피측정 LSI의 출력 데이터를 입력하고, 그 엣지 타이밍을 나타내는 레벨 데이터 및 위치 데이터를 취득하는 것에 의해, 출력 데이터에 다중된 클럭을 추출할 수 있다.

그리고, 본 발명에서는, 더욱 클럭 리커버리 회로에 디지털 필터를 구비하는 것에 의해, 타임 인터폴레이터로부터 출력되는 위치 데이터를, 유지, 저장하여, 정확하고 또한 적정한 엣지 타이밍으로 보정된 리커버리 클럭으로서 출력하는 것이 가능하다. 타임 인터폴레이터에서는, 출력 데이터의 엣지 타이밍을 나타내는 레벨데이터 및 위치 데이터를 취득 할 수 있지만, 예를 들면, 수 클럭에 걸쳐 출력 데이터에 변화가 없는 경우, 신호 변화점(상승 엣지 또는 하강 엣지)이 검출되지 않고, 그 결과, 출력 데이터에 다중된 클럭의 타이밍 엣지는 취득할 수 없게 된다. 또한, 출력 데이터는 지터를 갖고 있으며, 취득되는 레벨 데이터 및 위치 데이터가 나타내는 엣지 타이밍이, 시험 데이터를 취득하기 위한 타이밍 신호로서 적정한 타이밍으로 되지 않는 경우도 있다.

따라서, 타임 인터폴레이터에 의해 취득되는 위치 데이터를 디지털 필터에 입력, 저장하는 것에 의해, 다중된 클럭의 엣지 타이밍을 정확하고 또한 적정하게 나타내는 타이밍으로 보정한 리커버리 클럭으로서 출력시킬 수 있다. 이에 의해, 피측정 LSI의 출력 데이터의 엣지가 검출되지 않는 경우에도, 또한, 출력 데이터가 지터에 의해 변동한 경우에도, 다중된 클럭이 적정한 엣지 타이밍을 나타내는 리커버리 클럭을 출력하는 것이 가능하다.

따라서, 본 발명에 따른 클럭 리커버리 회로에 따르면, 피측정 LSI의 출력 데이터에 다중된 클럭 신호를 추출하여, 출력 데이터의 엣지의 유무나 지터의 영향에 좌우되지 않는 적정한 리커버리 클럭을 취득하고, 이 리커버리 클럭을 이용하여 피측정 LS1의 출력 데이터를 취득할 수 있는 소스 싱크로너스 기능을 실현하는 것이 가능해지고, SERDES 등의 클럭/데이터 다중형의 LSI의 시험을 용이하고 또한 정확하게 행하는 것이 가능하게 된다.

그리고, 구체적으로 설명하면, 본 발명의 반도체 시험 장치는, 상기 타임 인터폴레이터가, 상기 LSI로부터 출력되는 출력 데이터를 입력하는, 병렬로 접속된복수의 순서 회로와, 일정한 타이밍 간격으로 지연시킨 스트로브를 상기 복수의 순서 회로에 순차적으로 입력하고, 상기 순서 회로에서 시계열의 레벨 데이터를 출력시키는 지연 회로와, 상기 복수의 순서 회로로부터 출력될 때 계열의 레벨 데이터를 입력하고, 상기 LSI의 출력 데이터의 엣지 타이밍을 나타내는 위치 데이터에 부호화하여 출력하는 인코더를 구비함과 함께, 상기 디지털 필터가, 상기 타임 인터폴레이터로부터 출력되는 위치 데이터를 순차적으로 저장함과 함께, 저장된 위치 데이터를 소정의 타이밍으로 출력하는, 직렬로 접속된 1 또는 2 이상의 레지스터를 구비하여, 이 레지스터로부터 출력되는 1 또는 2 이상의 위치 데이터로부터, 소정의 엣지 타이밍을 나타내는 상기 리커버리 클럭을 출력하는 구성으로 하고 있다.

이와 같이, 본 발명의 타임 인터폴레이터 및 디지털 필터는, 순서 회로나 지연 회로, 인코더, 레지스터 등, 기존의 수단을 이용하여 간단히 구성할 수 있다. 이에 의해, LSI 테스터가 복잡화, 대형화, 고비용화 등 하지 않고, 간이한 구성에 의해, 본 발명에 따른 클럭 리커버리 회로를 구비하는 반도체 시험 장치를 실현하는 것이 가능하다.

또한, 이와 같이 순서 회로나 지연 회로, 레지스터로 구성되는 본 발명의 클럭 리커버리 회로에 따르면, 순서 회로나 레지스터의 수, 지연 회로의 지연량을 변경함으로써, 타임 인터폴레이터 및 디지털 필터에서의 시계열의 레벨 데이터나 위치 데이터의 비트 폭(순서 회로, 레지스터의 수)이나 분해능(지연 회로의 지연량)을 임의의 값으로 설정할 수 있다. 이에 의해, 데이터 레이트나 지터폭 등에 따라 다양한 설정이 가능해져, 모든 LSI에도 대응할 수 있는 범용성, 편리성이 높은 반도체 시험 장치를 실현하는 것이 가능하게 된다.

또, 타임 인터폴레이터 및 디지털 필터에 구비되는 순서 회로나 레지스터는, 플립플롭이나 래치 등, 기존의 회로를 이용하여 간단하게 구성할 수 있어, 피측정 LSI로부터의 출력 데이터를 일정한 타이밍 간격으로 취득하여 시계열의 레벨 데이터로서 출력할 수 있는 한, 또한 엣지 타이밍을 나타내는 위치 데이터를 유지, 저장하여 소정의 타이밍으로 출력할 수 있는 한, 플립플롭이나 래치 외에, 어떠한 회로 구성으로 할 수도 있다.

또한, 본 발명의 반도체 시험 장치는, 상기 디지털 필터가, 상기 타임 인터폴레이터로부터 입력되는 위치 데이터의 엣지의 유무를 검출하여, 엣지가 검출된 경우에, 상기 레지스터에 저장된 위치 데이터를 출력시키는 엣지 검출 회로를 구비하는 구성으로 해도 있다.

이러한 엣지 검출 회로를 구비하는 것에 의해, 타임 인터폴레이터에 의해 취득되는 위치 데이터 중, 신호 변화점을 나타내는 엣지가 검출된 위치 데이터만을, 리커버리 클럭의 기준으로 되는 위치 데이터로서 레지스터에 저장, 출력시킬 수 있다. 타임 인터폴레이터로 취득되는 위치 데이터가, 예를 들면, 수 클럭에 걸쳐 출력 데이터에 변화가 없는 경우, 신호 변화점(상승 엣지 또는 하강 엣지)이 검출되지 않기 때문에, 그 출력 데이터에 다중된 클럭의 타이밍 엣지를 취득할 수는 없다.

따라서, 본 발명에서는, 취득되는 위치 데이터의 엣지의 유무를 검출하는 엣지 검출 회로를 구비하는 것에 의해, 엣지가 검출된 위치 데이터를 레지스터에 저장하고, 이 위치 데이터에 기초하여 리커버리 클럭을 출력하도록 하고 있다. 이에 의해, 피측정 LSI의 출력 데이터의 엣지가 검출되지 않는 경우에도, 안정적으로 리커버리 클럭을 출력하는 것이 가능하다.

또한, 이와 같이 엣지가 검출된 위치 데이터에만 기초하여 리커버리 클럭을 출력함으로써, 예를 들면, 취득된 위치 데이터의 평균값을 구하여 리커버리 클럭으로서 출력하는 경우에도, 실제의 출력 데이터의 엣지 타이밍을 반영한 정확한 타이밍을 나타내는 리커버리 클럭을 출력할 수 있으며, 보다 정확하고 신뢰성이 높은 반도체 시험을 실시하는 것이 가능하게 된다.

또한, 본 발명의 반도체 시험 장치는, 상기 레지스터가, 상기 엣지 검출 회로에서 검출되는 위치 데이터의 엣지의 유무와 무관하게, 저장하고 있는 위치 데이터를 소정의 타이밍으로 출력하는 구성으로 할 수 있다.

이러한 구성으로 함으로써, 타임 인터폴레이터에 의해 취득되는 위치 데이터의 신호 변화점을 나타내는 엣지가 검출되지 않은 경우에도, 레지스터에 이미 저장되어 있는 전 사이클의 위치 데이터를 소정의 타이밍으로 출력시킬 수 있고, 요전 사이클의 위치 데이터에 기초하여 리커버리 클럭을 출력할 수 있다. 타임 인터폴레이터로부터 출력되는 위치 데이터 중, 상술한 바와 같이, 엣지가 검출된 위치 데이터만을 레지스터에 저장하여 리커버리 클럭의 기준으로 하는 것도 가능하지만, 수 클럭에 걸쳐 위치 데이터의 엣지가 검출되지 않는 경우, 취득할 수 있는 위치 데이터가 적어지며, 또한, 위치 데이터를 취득 가능한 주기도 일정해지지 않는다. 따라서, 예를 들면 복수의 위치 데이터의 평균값을 구하여 리커버리 클럭을 출력하는 경우, 정확한 리커버리 클럭을 출력시키기 위해서는, 레지스터를 다수 구비할 필요가 있다.

따라서, 본 발명에서는, 취득되는 위치 데이터의 엣지가 검출되지 않는 경우에는, 이미 전 사이클로 저장되어 있는 엣지가 검출된 위치 데이터를 레지스터로부터 출력시켜, 그 위치 데이터에 기초하여 리커버리 클럭을 출력하도록 하고 있다. 이에 의해, 본 발명에서는, 실제로 취득되는 위치 데이터의 엣지 타이밍을 반영하면서, 위치 데이터의 취득 주기를 일정하다고 하여, 레지스터의 설치 수의 최적화를 도모할 수 있으며, 테스터 구성의 복잡화, 대형화, 고비용화 등을 하지 않고, 간이한 구성으로, 신뢰성이 높은 반도체 시험 장치를 실현할 수 있게 되어 있다.

또한, 본 발명의 반도체 시험 장치는, 상기 디지털 필터가, 상기 엣지 검출 회로에서 검출되는 위치 데이터의 엣지의 유무와 상관없이 상기 레지스터에 저장된 위치 데이터를 출력시키는지의 여부를 선택하는 엣지 셀렉터를 구비하는 구성으로 할 수 있다.

이러한 엣지 셀렉터를 구비함으로써, 타임 인터폴레이터로부터의 위치 데이터의 엣지가 검출되지 않는 경우에, 레지스터에 저장되어 있는 전 사이클의 위치 데이터를, 리커버리 클럭의 기준으로 하여 출력시키는지의 여부를 선택하는 것이 가능하다. 이에 의해, 예를 들면, 피측정 LSI의 출력 데이터의 실제의 엣지 타이밍만을 이용함으로써, 보다 엄밀한 기능 시험이나 지터 해석 등을 행하는 경우에는, 엣지가 검출된 위치 데이터만을 선택하여, 일정 주기의 평균값으로부터 피측정 LSI의 출력 데이터 자체를 검사하는 로직 시험을 행하는 경우에는, 이미 저장되어있는 전 사이클의 위치 데이터도 사용하도록, 시험 내용 등에 따라 위치 데이터를 선택적으로 채용할 수 있어, 보다 범용성, 확장성에 우수한 반도체 시험 장치를 제공할 때마다 가능하게 된다.

또한, 본 발명의 반도체 시험 장치는, 상기 레지스터가 2이상 구비되는 경우에, 상기 디지털 필터가, 상기이 이상의 레지스터로부터 각각 출력되는 위치 데이터를 입력하여, 각 위치 데이터가 도시하는 엣지 타이밍의 평균값을 산출하고, 상기 평균값을 상기 리커버리 클럭으로서 출력하는 평균값 산출 회로를 구비하는 구성으로 하는 것이 가능하다.

이와 같이, 디지털 필터에 복수의 레지스터와, 각 레지스터의 위치 데이터를 입력하는 평균값 산출 회로를 구비함으로써, 타임 인터폴레이터로부터 출력되는 위치 데이터를 복수의 레지스터에 저장하여, 이 복수의 위치 데이터의 평균값을 산출하고, 피측정 LSI의 출력 데이터에 다중된 클럭의 엣지 타이밍을 나타내는 리커버리 클럭으로서 출력할 수 있다. 이에 의해, 복수의 위치 데이터가 나타내는 엣지 타이밍의 평균값을 본 발명에 따른 리커버리 클럭으로서 이용하는 것이 가능하고, 각 피측정 LSI의 실제의 출력 데이터 및 클럭의 엣지 타이밍을 반영한 정확하고 또한 적정한 타이밍 신호로 하는 것이 가능해져, 출력 데이터의 엣지가 검출되지 않는 경우나, 출력 데이터가 지터에 의해 변동한 경우에도, 피측정 LSI의 클럭의 엣지 타이밍을 정확하게 나타내는 리커버리 클럭을 취득할 수 있다.

또한, 본 발명의 반도체 시험 장치는, 상기 디지털 필터가, 상기 2이상의 레지스터 중 하나의 레지스터로부터 출력되는 위치 데이터와, 상기 평균값 산출 회로로부터 출력되는 평균값 중 어느 한쪽을 선택하여, 상기 리커버리 클럭으로서 출력하는 평균값 셀렉터를 구비하는 구성으로 할 수 있다.

이러한 평균값 셀렉터를 구비함으로써, 디지털 필터로부터 출력되는 리커버리 클럭으로서, 특정한 레지스터로부터 출력되는 위치 데이터와, 복수의 레지스터의 위치 데이터의 평균값을, 선택적으로 전환하여 출력시킬 수 있다. 이에 의해, 예를 들면, 피측정 LSI의 출력 데이터의 지터에 의한 타이밍 변동을 고려한 기능 시험을 행하는 경우에는, 복수의 레지스터의 평균값을 리커버리 클럭으로서 출력하고, 지터에의한 타이밍 변동에 상관없이, 피측정 LSI의 출력 데이터 자체를 검사하는 로직 시험을 행하는 경우에는, 복수의 레지스터 중, 하나의 레지스터로부터 출력되는 위치 데이터를 리커버리 클럭으로서 사용하도록, 시험 내용 등에 따라 리커버리 클럭을 선택적으로 구분하여 사용할 수 있게 되고, 보다 범용성, 확장성에 우수한 반도체 시험 장치를 실현할 수 있다.

또한, 본 발명의 반도체 시험 장치는, 상기 디지털 필터가, 상기 레지스터로부터 출력되는 위치 데이터에 소정의 보정값을 가산하여, 상기 위치 데이터가 나타내는 엣지 타이밍을 보정하여 상기 리커버리 클럭으로서 출력하는 타이밍 보정 회로를 구비하는 구성으로 하는 것이 가능하다.

이러한 타이밍 보정 회로를 구비함으로써, 하나의 레지스터로부터 출력되는 위치 데이터나, 이 이상의 레지스터로부터 출력되는 위치 데이터의 평균값에 대하여, 셋업 타임이나 홀드 타임 등을 가미한 설정값(보정값)을 가산하여, 적정한 엣지 타이밍으로 보정된 리커버리 클럭을 출력시킬 수 있다. 일반적으로, 출력 데이터를 클럭 신호에 의해 안정적으로 취득하기 위해서는, 클럭에 대한 출력 데이터의 셋업 타임(또는 홀드 타임)을 고려할 필요가 있다.

따라서, 본 발명에서는, 디지털 필터의 레지스터로부터 출력되는 위치 데이터에 대하여, 셋업 타임이나 홀드 타임의 설정치를 가산하는 타이밍 보정 회로를 구비하는 것에 의해, 출력 데이터의 셋업 타임이나 홀드 타임을 가미하여 적정한 엣지 타이밍으로 보정된 리커버리 클럭을 출력할 수 있도록 하고 있다. 이에 의해, 타임 인터폴레이터로부터 출력될 때 계열의 레벨 데이터를, 보다 적정한 타이밍으로 보정된 리커버리 클럭에 의해 취득할 수 있으며, 더 정확하고 신뢰성이 높은 반도체 시험 장치를 제공할 수 있게 된다.

그리고, 본 발명의 반도체 시험 장치는, 상기 디지털 필터로부터 출력되는 리커버리 클럭을 선택 신호로서, 상기 타임 인터폴레이터로부터 출력될 때 계열의 레벨 데이터 중, 하나의 데이터를 선택하여, 상기 LSI의 양부 판정용의 피시험 데이터로서 출력하는 선택 회로를 구비하는 구성으로 하고 있다.

이러한 구성으로 함으로써, 리커버리 클럭을 선택 신호로서 입력하는 선택 회로를 구비함으로써, 타임 인터폴레이터로 취득될 때 계열의 레벨 데이터를, 소정의 기대값 데이터와 비교되어 양부가 판정되는 기능 시험용의 피측정 데이터로서 선택, 출력할 수 있다.

이에 의해, 피측정 LSI의 출력 데이터에 다중된 클럭 신호를 추출하고, 출력 데이터의 엣지의 유무나 지터의 영향 등에 좌우되지 않는 적정한 리커버리 클럭의 타이밍으로 피측정 LSI의 출력 데이터를 취득할 수 있는, 소스 싱크로너스 기능을실현하는 것이 가능하게 된다. 따라서, 본 발명을 피측정 LSI의 기능 시험용의 시험 장치로서 이용할 수 있으며, 특히 종래에는 실시가 곤란하거나 또는 불가능한 출력 데이터에 클럭이 다중되어 출력되는 SRDES 등의 클럭/데이터 다중형의 LSI의 기능 시험에 대해서도, 용이하고 또한 정확하게 행할 수 있게 된다.

한편, 본 발명의 반도체 시험 장치는, 상기 디지털 필터로부터 출력된 리커버리 클럭을 복수 입력하고, 각 리커버리 클럭이 나타내는 엣지 타이밍의 위상차를 검출하여, 상기 LSI의 출력 데이터의 지터를 취득하는 지터 검출 회로를 구비하는 구성으로 할 수 있다.

또한, 상기 지터 검출 회로에서 검출되는 리커버리 클럭의 위상차를 입력하여, 상기 위상차의 분포를 취득하고, 상기 LSI의 출력 데이터의 지터의 분포 데이터로서 출력하는 지터 분포 회로를 구비하는 구성으로 할 수 있다.

이와 같이, 복수의 리커버리 클럭을 입력하는 지터 검출 회로를 구비하는 것에 의해, 각 리커버리 클럭의 엣지 타이밍을 나타내는 위치 데이터를 감산 처리함으로써, 리커버리 클럭 사이의 위상차를 검출할 수 있다. 또, 이 위상차를 입력하는 지터 분포 회로를 구비함으로써, 위상차의 분포를 취득하여, 위상차의 변동이나 확대를 나타내는 분포 데이터로서 출력할 수 있다. 리커버리 클럭의 위상차는, 피측정 LSI의 출력 데이터에 다중된 클럭 신호의 지터를 나타내는 것으로, 이 리커버리 클럭의 위상차와 그 분포 데이터를 취득하는 것에 의해, 피측정 LSI의 출력 데이터 및 다중된 클럭의 지터 해석을 행하는 것이 가능하게 된다.

이에 의해, 본 발명에서는, 예를 들면, 오실로스코프 등의 조작에 의한 오차나 측정 작업의 곤란성 등, 기존의 지터 측정기를 이용하는 경우와 같은 문제가 발생하지 않고, 용이하고 또한 정확하고, 확실하게, 정밀도가 높은 피측정 LSI의 출력 데이터 및 클럭의 지터 해석을 행할 수 있다.

또한, 본 발명의 반도체 시험 장치는, 상기 타임 인터폴레이터로부터 출력되는 위치 데이터와, 상기 디지털 필터로부터 출력되는 상기 위치 데이터에 대응하는 리커버리 클럭을 입력하고, 상기 위치 데이터 및 리커버리 클럭이 나타내는 엣지 타이밍의 위상차를 검출하여, 상기 위상차의 분포를 취득하고, 상기 LSI의 출력 데이터의 지터의 분포 데이터로서 출력하는 지터 분포 회로를 구비하는 구성으로 할 수 있다.

이러한 구성으로 함으로써, 리커버리 클럭과 원래의 위치 데이터로 되는 위치 데이터와의 위상차를 입력하여, 상기 위상차의 분포를 취득, 해석할 수 있다. 본 발명에 따른 리커버리 클럭이 나타내는 엣지 타이밍은, 피측정 LSI의 출력 데이터에 다중된 클럭을 적정한 타이밍으로 보정한 위치 데이터로서, 이 리커버리 클럭을 원래의 위치 데이터와 비교하여, 그 위상차의 분포를 취득함으로써, 피측정 LSI의 출력 데이터의 지터 분포를, 적정한 리커버리 클럭과의 비교에 있어서 해석하는 것이 가능하게 된다.

이에 의해, 본 발명에서는, 지터 측정기 등의 장치, 기기를 별도 이용하지 않고, 용이하고 또한 정확하게 피측정 LSI의 출력 데이터의 지터 분포를 해석할 수 있다.

여기서, 상술한 지터 분포 회로로서는, 예를 들면, 입력되는 위상차를 나타내는 위치 데이터를 복호화하는 디코더와, 디코더의 출력 신호를 출력 단자마다 카운트하는 카운터에 의해 구성하는 것이 가능하며, 이와 같이 하면, 리커버리 클럭간의 위상차나, 리커버리 클럭과 원래의 위치 데이터와의 위상차를 디코더의 각 출력 단자마다 출력하여, 그 위상차가 나타내는 지터 분포를 카운터로 카운트할 수 있다. 이에 의해, 예를 들면, 카운터로부터 출력되는 데이터를 판독하여 그래프화함으로써, 리커버리 클럭의 지터의 분포를 나타내는 막대그래프 등을 용이하고 또한 정확하게 취득할 수 있다.

또, 본 발명에서 리커버리 클럭간의 지터 분포를 취하는 지터 분포 회로와, 리커버리 클럭과 원래의 위치 데이터 사이의 지터 분포를 취하는 지터 분포 회로는, 단일의(동일한) 지터 분포 회로로 할 수 있으며, 이 경우, 셀렉터 등의 선택 수단을 설치하여, 리커버리 클럭 사이의 지터 분포를 취하는 리커버리 클럭과 원래의 위치 데이터간의 분포를 취하는 지터 분포 회로를 선택적으로 전환할 수 있다. 이에 의해, 리커버리 클럭간의 지터 분포와, 리커버리 클럭과 원래의 위치 데이터 사이의 지터 분포를, 선택적으로 취득, 해석하는 것이 가능해져, 시험 내용 등에 따라 위치 데이터를 선택적으로 채용하는 것이 가능해져, 보다 범용성, 확장성에 우수한 반도체 시험 장치를 실현할 수 있다.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명에 따른 반도체 시험 장치의 바람직한 실시 형태에 대하여, 도면을 참조하면서 설명한다.

[제1 실시 형태]

우선, 도 1~도 3을 참조하여, 본 발명에 따른 반도체 시험 장치의 제1 실시 형태에 대하여 설명한다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 시험 장치의 전체의 개략 구성을 도시하는 블록도이다.

도 1에 도시한 바와 같이, 본 실시 형태에 따른 반도체 시험 장치는, 피측정LSI(DUT : 1)의 기능 시험을 행하는 LSI 테스터(LSI tester : 10)를 구비하고 있고, LSI 테스터(10)가 피측정 LSI1로부터 출력되는 출력 데이터를 피측정 데이터로서 취득하고, 이것을 소정의 기대값 데이터와 비교하는 것에 의해, 상기 피측정 LSI1의 양부를 판정하도록 되어 있다.

여기서, 피측정 LSI1은, 예를 들면 SERDES 등으로 대표되는, 출력 데이터에 클럭 신호를 다중하여 출력하는 클럭/데이터 다중형의 LSI를 구성하고 있다. 그리고, 본 실시 형태에서는, 이 클럭/데이터 다중형의 피측정 LSI1로부터 출력되는 출력 데이터를 LSI 테스터(10)에 입력함으로써, 출력 데이터에 다중된 클럭이 추출되고, 추출된 클럭의 타이밍으로 출력 데이터를 취득하여, 피측정 데이터로서 출력할 수 있게 되어 있다.

[LSI 테스터]

LSI 테스터(10)는, 종래의 LSI 테스터(도 6 및 도 7 참조)와 마찬가지로, 패턴 발생기(PG : Pattern Controller : 11)로부터 파형 형성기(FC : Format Controller : 12)를 거쳐 피측정 LSI1에 테스트 신호를 입력하여, 피측정 LSI(DUT)1로부터 출력되는 출력 데이터를, 패턴 비교기(DC : Digital Compare : 14)나 페일 해석 메모리(DFM : Data Failure Memory) 등에 입력하여, 그 양부를 판정하는 LSI의 기능 시험 장치를 구성하고 있다.

그리고, 본 실시 형태의 LSI 테스터(10)는, 도 1에 도시한 바와 같이, 피측정 LSI1의 출력 데이터를 입력하는 클럭 리커버리 회로(CRC : Clock Recovery Circuit : 20)를 구비하고 있고, 이 클럭 리커버리 회로(20)를 경유하여, 피측정LSI1의 출력 데이터를 패턴 비교기(14)에 입력하도록 되어 있다.

[클럭 리커버리 회로]

도 2는, LSI 테스터(10)에 구비되는 클럭 리커버리 회로(20)의 상세 내용을 도시하는 블록도이다.

도 2에 도시하는 클럭 리커버리 회로(20)는, 피측정 LSI1의 출력 데이터를, 각각 일정한 타이밍 간격을 갖는 복수의 스트로브로 취득하여, 시계열의 레벨 데이터로서 출력함과 함께, 상기 시계열의 레벨 데이터를 이용하여, 출력 데이터에 다중된 클럭의 엣지 타이밍을 나타내는 소정의 리커버리 클럭을 취득하도록 되어 있다. 그리고, 이 리커버리 클럭의 타이밍으로 피측정 LSI1의 출력 데이터를 선택, 취득하는 것에 의해, 클럭이 다중된 출력 데이터를, 그 다중된 클럭의 타이밍으로 취득할 수 있는 소스 싱크로너스 기능을 실현하고 있다.

우선, 클럭 리커버리 회로(20)는, 피측정 LSI1로부터 출력되는 각 출력 데이터마다, 각각 동일 구성의 클럭 리커버리 회로(20)가 하나씩 할당되어 있다. 본 실시 형태에서는, 도 1에 도시한 바와 같이, 피측정 LSI1의 출력 데이터의 단자에 대응하여 1~n개의 클럭 리커버리 회로(20)가 구비되어 있다.

각 클럭 리커버리 회로(20)는, 도 1에 도시한 바와 같이, 각각이 동일한 구성으로 되어 있고, 구체적으로 설명하면, 레벨 컴퍼레이터(13)와, 패턴 비교기(14)를 구비함과 함께, 타임 인터폴레이터(T.I. : Time Interpolater : 30), 디지털 필터(D.F. : Digital Filter : 40) 및 셀렉터(Comp Selector : 50)를 구비하고 있다.

레벨 컴퍼레이터(13)는, 종래의 LSI 테스터인 경우와 마찬가지로, 피측정LSI1로부터의 출력 신호(본 실시 형태에서는 클럭이 다중된 출력 데이터)를 입력하고, 소정의 비교 전압과 레벨 비교하여, 타임 인터폴레이터(30)에 신호를 출력한다.

패턴 비교기(14)는, 후술하는 타임 인터폴레이터(30) 및 디지털 필터(40)를 개재하여 셀렉터(50)에 의해 선택된 피측정 LSI1의 출력 데이터를 소정의 기대값과 비교하여, 시험 결과를 출력한다. 또, 패턴 비교기(14)로부터 출력된 시험 결과는, 통상의 LSI 테스터인 경우와 마찬가지로, 도시하지 않은 페일 해석 메모리(15)(도 1 참조)에 기억된다.

[타임 인터폴레이터]

타임 인터폴레이터(30)는, 피측정 LSI1로부터 출력되는 출력 데이터를 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여, 시계열의 레벨 데이터로서 출력한다.

구체적으로 설명하면, 타임 인터폴레이터(30)는, 복수의 순서 회로로 되는 플립플롭(31a~31n)과, 지연 회로(32), XOR(배타 논리합) 회로(33a~33n) 및 인코더(34)를 구비하고 있다.

복수의 플립플롭(31a~31n)은, 본 실시 형태에서는 병렬로 접속된 D형 플립플롭군으로 이루어져, 각각 레벨 컴퍼레이터(13)를 통하여 피측정 LSI로부터 출력되는 출력 신호(클럭이 다중된 출력 데이터)를, 입력 데이터로서 입력한다. 그리고, 지연 회로(32)를 개재하여 입력되는 스트로브를 클럭 신호로서, 소정의 타이밍으로 입력된 데이터를 출력하도록 되어 있다.

지연 회로(32)는, 일정한 타이밍 간격으로 지연시킨 스트로브를 복수의 플립플롭(31a~31n)의 클럭 단자에 순차적으로 입력하여, 상기 플립플롭(31a~31n)에서 시계열의 레벨 데이터를 출력시킨다.

여기서, 복수의 플립플롭(31a~31n)의 수 및 지연 회로(32)의 지연량은 임의로 설정, 변경하는 것이 가능하여, 타임 인터폴레이터(30)에 의해 취득될 때 계열의 레벨 데이터의 비트 폭(순서 회로의 수)이나 분해능(지연 회로의 지연량)을 원하는 값으로 설정할 수 있다. 이에 의해, 시험 대상으로 되는 피측정 LSI1의 데이터 레이트나 지터폭 등에 따라, 취득될 때 계열의 레벨 데이터를 잡다하게 설정할 수 있고, 어떠한 LS1에도 대응이 가능하게 되어 있다.

본 실시 형태에서는, 도 2에 도시한 바와 같이, 「0~7」의 8개의 플립플롭(31a~31n)을 구비하고 있고, 지연 회로(32)의 스트로브에 의해 합계 8 비트의 레벨 데이터가 출력되도록 되어 있다.

또, 지연 회로(32)를 개재하여 플립플롭(31a~31n)에 입력되는 스트로브는, 피측정 LSI1로부터 출력되는 각 출력 데이터마다 입력의 타이밍을 임의로 설정할 수가 있어, 출력 데이터마다 다르게도 할 수 있다.

본 실시 형태에서는, 각 클럭 리커버리 회로(20)가 각각 동일 구성으로 되어 있으므로, 클럭 리커버리 회로(20)마다 각각 타이밍 발생기 등을 구비하는 것에 의해, 피측정 LSI1의 각 출력 데이터에, 각각 독립적으로 스트로브를 입력할 수 있다. 이에 의해, 피측정 LSI1로부터 출력되는 출력 데이터의 지터 등에 따라 적절한 타이밍으로 조절할 수 있다.

피측정 LSI1로부터 출력되는 각 출력 데이터는, 위상이 항상 일치한다고는 할 수 없으며, 예를 들면, 셋업 타임이 마이너스로 되는 경우도 있고, 플러스로 되는 경우도 있다. 따라서, 스트로브의 타이밍을 출력 데이터마다 각각 설정하는 것에 의해, 각 출력 데이터에 최적의 타이밍으로 스트로브가 출력되도록 조절할 수 있다.

그리고, 복수의 플립플롭(31a~31n)으로부터 출력될 때 계열의 레벨 데이터는, XOR 회로(33a~33n)를 통하여 인코더(34)에 입력되고, 상기 레벨 데이터가 부호화된다. 또한 동시에, 이 시계열의 레벨 데이터는, 그대로 셀렉터(50)의 입력 데이터로서 입력되도록 되어 있다.

구체적으로 설명하면, 우선, 플립플롭(31a~31n)으로부터 출력될 때 계열의 레벨 데이터는 XOR 회로(33a~33n)에 입력된다.

XOR 회로(33a~33n)는, 2 입력의 XOR 회로에서, 도 2에 도시한 바와 같이, 인접하는 2개의 플립플롭(31)(31a와 31b, 31b와 31c, 31c와 31d…)의 출력 데이터를 입력하도록 되어 있다. 본 실시 형태에서는, 8개의 플립플롭(31a~31n)의 출력 데이터를 입력하는 「0~6」의 7개의 XOR 회로(33a~33n)를 구비하고 있다(도 2 참조).

그리고, 이 XOR 회로(33a~33n)로부터 출력되는 데이터가, 인코더(34)에 입력되도록 되어 있다.

인코더(34)는, XOR 회로(33a~33n)를 통하여 플립플롭(31a~31n)에서의 출력 데이터가 일정 간격으로 순차적으로 입력되도록 되어 있고, 모든 플립플롭(31a~31n)에서의 데이터가 구비된 타이밍으로 인코딩을 행하여, 그 결과를 출력한다.

이에 의해, 플립플롭(31a~31n)으로부터 출력되었을 때 계열의 레벨 데이터가, 부호화된 위치 데이터로서 출력된다.

그리고, 이 인코더(34)에 의해 부호화된 위치 데이터가, 디지털 필터(40)에 입력됨으로써, 피측정 LSI1의 출력 데이터에 다중된 클럭의 엣지 타이밍을 나타내는 리커버리 클럭으로서 출력되도록 되어 있다.

또, 본 실시 형태의 인코더(34)는, 도 2에 도시한 바와 같이, XOR 회로(33a~33n)에서 입력되는 7 피트의 레벨 데이터를 3 비트의 위치 데이터에 부호화하여 출력하도록 되어 있다.

또한, 플립플롭(31a~31n)으로부터 출력될 때 계열의 레벨 데이터는, 셀렉터(50)에, 입력 데이터로서 그대로 입력되도록 되어 있다(도 2 참조).

그리고, 이 셀렉터(50)에 입력된 레벨 데이터 중, 하나의 데이터가, 디지털 필터(40)로부터 출력되는 리커버리 클럭에 의해 선택되고, 선택된 하나의 데이터가 피측정 LSI1의 피측정 데이터로서 출력된다.

디지털 필터(40)는, 타임 인터폴레이터(30)의 인코더(34)로부터 출력되는 위치 데이터를 입력, 유지하고, 1 또는 2 이상의 위치 데이터로부터, 소정의 엣지 타이밍을 나타내는 리커버리 클럭을 출력한다.

구체적으로 설명하면, 디지털 필터(40)는, 복수의 레지스터(Smoothng Reg)(41)(41a~41n)와, 엣지 검출 회로(42), 엣지 셀렉터(43), 평균값 산출 회로(44), 평균값 셀렉터(45) 및 타이밍 보정 회로(46)를 구비하고 있다.

복수의 레지스터(41a~41n)는, 도 2에 도시한 바와 같이, 직렬로 접속된 소정 수(1~n)의 레지스터군으로 이루어져, 타임 인터폴레이터(30)의 인코더(34)로부터 출력되는 위치 데이터를 순차적으로 저장함과 함께, 저장된 위치 데이터를 소정의 타이밍으로 출력한다.

본 실시 형태에서는, 인코더(34)가 3 비트의 위치 데이터를 출력하도록 되어 있으므로, 각 레지스터(41a~41n)는, 3 피트의 위치 데이터를 입력, 저장함과 함께, 소정의 트리거 신호가 입력되는 것으로, 저장하고 있는 3 비트의 위치 데이터를 출력하도록 되어 있다.

구체적으로 설명하면, 레지스터(41a~41n)는, 우선 인코더(34)의 위치 데이터가 최전단(最前段)의 레지스터(41a)에 입력, 저장되어, 이 위치 데이터가 소정의 타이밍으로 출력되고, 직렬로 접속된 다음 단의 레지스터(41b~41n)에 순차적으로 입력된다. 최후단(最後段)의 레지스터 n으로부터 출력되는 위치 데이터는, 후술하는 평균값 산출 회로(44)에 입력된다.

또한, 각 레지스터(41a~41n)로부터 출력되는 위치 데이터는, 다음 단의 레지스터에 입력됨과 함께, 각각 평균값 산출 회로(44)에도 입력되도록 되어 있다. 이것에 의해, 평균값 산출 회로(44)에서, 각 레지스터(41a~41n)의 위치 데이터가 나타내는 엣지 타이밍의 평균값이 산출된다.

또한, 최전단의 레지스터(41a)로부터 출력되는 위치 데이터는, 후술하는 평균값 셀렉터(45)에도 입력되도록 되어 있다. 이에 의해, 평균값 산출 회로(44)로부터 출력되는 위치 데이터의 평균값과, 최전단의 레지스터(41a)로부터 출력되는위치 데이터의, 어느 한쪽의 위치 데이터가 선택되도록 되어 있다.

또, 본 실시 형태에 따른 레지스터(41a~41n)의 수는, 임의로 설정, 변경할 수가 있어, 레지스터(41a~41n)의 수에 따라, 취득할 수 있는 위치 데이터의 수, 위치 데이터의 평균값의 분해능을 조정할 수 있다. 즉, 레지스터(41a~41n)는, 타임 인터폴레이터로부터 출력되는 위치 데이터를 입력하는 적어도 하나의 레지스터(41a)를 구비하고 있으면 되고, 시험 대상으로 되는 피측정 LSI1의 데이터 레이트나 지터폭 등에 따라 최적의 수로 할 수 있다.

엣지 검출 회로(42)는, 타임 인터폴레이터(30)의 인코더(34)로부터 입력되는 위치 데이터의 엣지의 유무를 검출한다. 그리고, 엣지가 검출된 경우에, 최전단의 레지스터(41a)에 엣지가 검출된 위치 데이터를 저장함과 함께, 각 레지스터(41a~41n)에 이미 저장되어 있는 위치 데이터를 출력시키도록 되어 있다.

타임 인터폴레이터(30)에 의해 취득되는 위치 데이터는, 예를 들면, 수 클럭 에 걸쳐 출력 데이터에 변화가 없는 경우, 신호 변화점(상승 엣지 또는 하강 엣지)가 존재하지 않으므로, 위치 데이터에는 엣지 타이밍이 나타내지 않는다. 이 때문에, 이 위치 데이터를 레지스터(41a~41n)에 저장했다고 해도, 그 위치 데이터가 나타내는 출력 데이터에 다중된 클럭의 엣지 타이밍 엣지는 취득할 수 없게 된다.

따라서, 본 실시 형태에서는, 인코더(34)에 의해 취득되는 위치 데이터의 엣지의 유무를 검출하는 엣지 검출 회로(42)를 구비하는 것에 의해, 엣지가 검출된 위치 데이터만을 레지스터(41a~41n)에 순차적으로 저장, 출력시켜, 이 위치 데이터에 기초하여 리커버리 클럭을 취득하도록 하고 있다.

구체적으로 설명하면, 엣지 검출 회로(42)는, 인코더(34)로부터의 위치 데이터를 입력하여, 상기 위치 데이터의 엣지의 유무를 검출한다. 그리고, 위치 데이터의 엣지가 검출된 경우에는, 최전단의 레지스터(41a)에 인에이블 신호를 출력하여(도 2에 도시하는 「E」), 최전단의 레지스터(41a)를 데이터 입력 가능 상태로 한다. 이것에 의해, 최전단의 레지스터(41a)에는, 엣지가 검출된 위치 데이터가 저장된다.

한편, 위치 데이터의 엣지가 검출되지 않는 경우에는, 엣지 검출 회로(42)는 인에이블 신호를 출력하지 않는다. 따라서, 위치 데이터의 엣지가 검출되지 않는 경우, 최전단의 레지스터(41a)는 입력 불능 상태로 되어, 엣지가 검출되지 않는 위치 데이터는 레지스터(41a)에 저장되지 않는다.

그리고, 엣지 검출 회로(42)는, 또한, 인에이블 신호를 펄서(42a)(도 2에 도시하는 「P」)에 입력하고, 각 레지스터(41a~41n)에 입력하는 트리거 신호로 변환하여, 이 트리거 신호를 각 레지스터(41a~41n)에 입력하고, 각 레지스터(41a~41n)에 저장되어 있는 위치 데이터를 소정의 타이밍으로 출력시킨다.

이에 의해, 타임 인터폴레이터(30)에 의해 취득된 위치 데이터 중, 신호 변화점을 나타내는 엣지가 검출된 위치 데이터만이, 리커버리 클럭의 기준으로 되는 위치 데이터로서 레지스터(41a~41n)에 저장되어, 출력된다. 그리고, 위치 데이터의 엣지가 검출되지 않은 경우에는, 그 이후의 사이클에서 위치 데이터의 엣지가 검출됨으로써, 각 레지스터(41a~41n)에 저장된 위치 데이터가 출력된다.

이러한 엣지 검출 회로(41)를 구비함으로써, 피측정 LSI1의 출력 데이터의엣지가 검출되지 않는 경우에도, 이미 저장되어 있는 위치 데이터에 기초하여 리커버리 클럭을 취득할 수 있어, 정확한 리커버리 클럭을 안정적으로 출력시킬 수 있다.

또한, 이와 같이 엣지 검출 회로(42)를 설치하여 엣지가 검출된 위치 데이터에만 기초하여 리커버리 클럭을 출력시킴으로써, 후술하는 평균값 산출 회로(44)에서 위치 데이터의 평균값을 구하여 리커버리 클럭으로서 출력하는 경우에, 실제의 출력 데이터의 엣지 타이밍을 반영한 정확한 타이밍을 나타내는 리커버리 클럭을 출력할 수 있게 된다.

엣지 셀렉터(43)는, 엣지 검출 회로(42)에 접속되어, 엣지 검출 회로(42)의 퍼펄서(42a)를 통하여 각 레지스터(41a~41n)에 입력되는 트리거 신호와, 타임 인터폴레이터(30)의 지연 회로(32)로부터 출력되는 스트로브를 선택적으로 전환하는 전환 수단이다.

상술한 엣지 검출 회로(42)의 제어에 의해 엣지가 검출된 위치 데이터만을 레지스터에 저장하여 리커버리 클럭의 기준으로 한 경우, 수 클럭에 걸쳐 위치 데이터의 엣지가 검출되지 않는 경우, 취득 가능한 위치 데이터가 적어지고, 또한 위치 데이터를 취득할 수 있는 주기도 일정해 지지 않는다.

따라서, 본 실시 형태에서는, 신호전환 수단으로 되는 엣지 셀렉터(43)를 설치하여, 레지스터(41a~41n)에 소정의 타이밍으로 출력되는 스트로브를 입력할 수 있도록 하고 있으며, 취득되는 위치 데이터의 엣지의 유무와 상관없이, 소정의 위치 데이터를 순차적으로 출력하여 리커버리 클럭을 취득할 수 있도록 하고 있다.

구체적으로 설명하면, 엣지 셀렉터(43)는, 레지스터(41a~41n)에 저장되어 있는 위치 데이터를 출력시키는 타이밍 신호(트리거 신호)로서, 상술한 엣지 검출 회로(42)의 펄서(42a)로부터 출력되는 트리거 신호를 입력하는 모드(도 2에 도시하는 ① Edge Sync Mode)와, 타임 인터폴레이터(30)의 지연 회로(32)로부터 출력되는 스트로브를 입력하는 모드(마찬가지로 ② Continuously Mode)를 전환하게 되어 있다.

그리고, 이 엣지 셀렉터(43)를 전환하여, 지연 회로(32)의 스트로브를 선택하는 것에 의해(② Continuously Mode), 레지스터(41a~41n)에 대하여, 타임 인터폴레이터(30)의 지연 회로(32)로부터 소정의 타이밍으로 출력되는 스트로브 신호를 입력하여, 엣지 검출의 유무와 무관하게, 각 레지스터(41a~41n)에 의해 위치 데이터를 출력할 수 있다. 이 Continuously Mode에서는, 최전단의 레지스터(41a)에 인에이블 신호가 입력되지 않으므로, 레지스터(41a)에 저장되어 있는 위치 데이터는 그대로 유지되고, 다음 단 이후의 레지스터(41b~41n)에는, 그 전단의 레지스터(41a~41n-1)로부터 출력된 위치 데이터가 저장된다.

따라서, 각 레지스터(41a~41n)는, 위치 데이터의 엣지가 검출되는 경우에는, 상술한 엣지 검출 회로(42)에서의 경우와 마찬가지로, 그 위치 데이터를 순차적으로 저장, 출력하게 되어, 위치 데이터의 엣지가 검출되지 않는 경우에는, 이미 저장되어 있는 전 사이클의 위치 데이터를 순차적으로 출력하여, 다음 단의 레지스터에 저장한다.

그 결과, 이 Continuously Mode에서는, 위치 데이터의 엣지 검출의 유무와 무관하게, 지연 회로(32)의 스트로브의 타이밍으로, 엣지 타이밍을 나타내는 위치데이터가 순차적으로 출력된다.

이와 같이, 본 실시 형태에서는, 엣지 셀렉터(43)를 구비함으로써, 타임 인터폴레이터(30)로부터의 위치 데이터의 엣지가 검출되지 않는 경우에, 리커버리 클럭의 기준으로 되는 레지스터(41)로부터 위치 데이터를 출력시키지 않지만(Edge Sync Mode), 레지스터에 저장되어 있는 전 사이클의 위치 데이터를 출력시킬지의 여부(Continuously Mode)를 선택할 수 있다. 이에 의해, 예를 들면, 피측정 LSI의 출력 데이터의 실제의 엣지 타이밍만을 이용함으로써, 보다 엄밀한 기능 시험이나 지터 해석 등을 행하는 경우에는, 엣지가 검출된 위치 데이터만을 선택하고 (Edge Sync Mode), 일정 주기의 평균값으로부터 피측정 LSI의 출력 데이터 자체를 검사하는 로직 시험을 행하는 경우에는, 이미 저장되어 있는 전 사이클의 위치 데이터도 사용하도록(Continuously Mode), 시험 내용 등에 따라 위치 데이터를 선택적으로 채용하는 것이 가능하게 된다.

평균값 산출 회로(44)는, 복수의 각 레지스터(41a~41n)로부터 각각 출력되는 위치 데이터를 입력하고, 각 위치 데이터가 나타내는 엣지 타이밍의 평균값을 산출하여, 상기 평균값을 리커버리 클럭으로서 출력한다.

구체적으로 설명하면, 평균값 산출 회로(44)는, 레지스터(41a~41n)로부터 출력되는 위치 데이터를 입력하고, 전 위치 데이터를 가산하는 가산 회로(44a)와, 이 가산 회로(44a)의 가산 결과를 레지스터 수(n)로 제산하는 제산 회로(44b)를 구비하고 있다.

이러한 평균값 산출 회로(44)를 구비함으로써, 각 레지스터(41a~41n)에 저장된 복수의 위치 데이터의 평균값을 산출하여, 그 평균값을 리커버리 클럭으로서 출력할 수 있다.

이에 의해, 리커버리 클럭을, 각 피측정 LSI의 실제의 출력 데이터 및 다중된 클럭의 엣지 타이밍을 반영한 정확하고 또한 적정한 타이밍 신호로 하는 것이 가능하여, 출력 데이터의 엣지가 검출되지 않는 경우나, 출력 데이터가 지터에 의해 변동한 경우에도, 평균값에 기초한 것보다 정확한 리커버리 클럭을 취득하는 것이 가능하게 된다.

평균값 셀렉터(45)는, 평균값 산출 회로(44)로부터 출력되는 평균값과, 복수의 레지스터(41) 중 하나의 레지스터로부터 출력되는 위치 데이터 중 어느 한쪽을 선택하여, 리커버리 클럭으로서 출력하는 전환 수단이다.

구체적으로 설명하면, 본 실시 형태에서는, 평균값 셀렉터(45)가 평균값 산출 회로(44)의 출력측과, 최전단의 레지스터(41a)의 출력측에 선택적으로 접속되도록 되어 있고, 상술한 복수의 위치 데이터의 평균값을 출력하거나(도 2에 도시하는 ① Smoothing Mode), 최전단의 레지스터(41a)로부터 출력되는 위치 데이터, 즉, 현재의 테스트 사이클로 취득된 위치 데이터를 출력하지만(마찬가지로 ② Sampling Mode)를 전환하여 할 수 있게 되어 있다.

이에 의해, 디지털 필터(40)로부터 출력되는 리커버리 클럭으로서, 특정한 레지스터(본 실시 형태에서는 최전단의 레지스터(41a))로부터 출력되는 위치 데이터와, 복수의 레지스터의 위치 데이터의 평균값을, 선택적으로 출력시킬 수 있어, 시험 내용 등에 따라 리커버리 클럭을 선택적으로 구분하여 사용하는 것이 가능하게 된다. 예를 들면, 피측정 LSI의 출력 데이터의 지터에 의한 타이밍 변동을 고려한 기능 시험을 행하는 경우에는 복수의 레지스터의 평균값을 리커버리 클럭으로서 출력하고(Smoothing Mode), 지터에 의한 타이밍 변동과 무관하게, 피측정 LSI의 출력 데이터 자체를 검사하는 로직 시험을 행하는 경우에는, 복수의 레지스터 중, 하나의 레지스터(최전단의 레지스터(41a))로부터 출력되는 위치 데이터를 리커버리 클럭으로서 사용하는 (Sampling Mode) 등의 구분 사용이 가능하게 된다.

타이밍 보정 회로(46)는, 평균값 셀렉터(45)를 거쳐 출력되는 위치 데이터에 소정의 보정값을 가산하고, 상기 위치 데이터가 나타내는 엣지 타이밍을 보정하여 리커버리 클럭으로서 출력한다.

구체적으로 설명하면, 타이밍 보정 회로(46)는, 도 2에 도시한 바와 같이, 평균값 셀렉터(45)의 출력측에 접속되어 있고, 평균값 셀렉터(45)로부터 출력되는 위치 데이터에 대하여, 보정값 레지스터(Tsd Thd Reg : 46a)에 저장되어 있는 소정의 보정값을 가산하도록 되어 있다.

이 타이밍 보정 회로(46)로부터 출력되는 위치 데이터가, 디지털 필터(40)로부터 최종적으로 출력되는 리커버리 클럭으로 된다.

보정값 레지스터(46a)에 저장되는 보정값은, 본 실시 형태에서는, 피측정 LSI1의 출력 데이터의 셋업 타임 및 홀드 타임을 설정하는 설정값으로 되어 있다. 일반적으로, 출력 데이터를 클럭 신호에 의해 안정적으로 취득하기 위해서는, 클럭에 대한 출력 데이터의 제트 업 타임 및 홀드 타임을 고려할 필요가 있다. 따라서, 본 실시 형태에서는, 보정값 레지스터(46a)에 셋업 타임 및 홀드 타임의 설정값을 나타내는 보정값을 저장하고, 하나의 레지스터(최전단의 레지스터(41a))로부터 출력되는 위치 데이터나, 전 레지스터(41a~41n)의 위치 데이터의 평균값에 대하여, 타이밍 보정 회로(46)에서 셋업 타임이나 홀드 타임의 설정값을 가산 가능하도록 하고 있다.

여기서, 셋업 타임이나 홀드 타임의 설정값은, 타임 인터폴레이터(30)에 의해 취득되는 레벨 데이터의 분해능에 따라 설정할 수 있다.

예를 들면, 피측정 LSI1의 출력 데이터가, 8 비트의 스트로브로 취득된 경우, 그 8 비트의 스트로브의 범위에서, 임의의 피트 수분만 위치 데이터의 엣지 타이밍을 변이되는 값으로서 설정할 수 있다. 구체적으로 설명하면, 설정값으로서 “+1”이나 “-2” 등으로 설정 가능하며, 이러한 설정값에 의해, 위치 데이터의 엣지 타이밍을, 예를 들면 8 비트의 스트로브의 범위에서, 1 비트분 늦추고, 2 비트분 빠르게 하는 등의 보정을 행할 수 있게 된다.

이에 의해, 본 실시 형태에서는, 출력 데이터의 셋업 타임이나 폴 도 타임을 가미하여 적정한 엣지 타이밍에 보정된 리커버리 클럭을 출력시킬 수 있다.

이 타이밍 보정 회로(46)로부터 출력되는 리커버리 클럭이, 선택 신호로서 셀렉터(50)에 입력되고, 타임 인터폴레이터(30)로부터 출력될 때 계열의 레벨 데이터를, 보다 적정한 타이밍으로 보정된 리커버리 클럭에 의해 취득할 수 있게 된다. 셀렉터(50)는, 타임 인터폴레이터(30)의 플립플롭(31a~31n)으로부터 출력될 때 계열의 레벨 데이터를 입력 데이터로서 입력함과 함께, 디지털 필터(40)로부터 출력되는 리커버리 클럭을 선택 신호로서 1 입력하는 선택 회로이다. 그리고, 이 리커버리 클럭의 엣지 타이밍, 즉 출력 데이터에 다중된 클럭의 엣지 타이밍으로 피측정 LSI1의 출력 데이터를 선택하여, 피측정 LSI1의 양부 판정용의 피측정 데이터로서 출력하도록 되어 있다.

구체적으로 설명하면, 셀렉터(50)는, 멀티플렉서 등으로 이루어지고, 데이터 입력측에 복수의 각 플립플롭(31a~31n)이 접속됨과 함께, 셀렉트 신호 단자에는 디지털 필터(40)의 타이밍 보정 회로(46)의 출력측이 접속되어 있다. 이에 의해, 셀렉터(50)에서는, 입력 데이터로서 입력되는 플립플롭(31a~31n)에서의 시계열의 레벨 데이터 중, 하나의 데이터가 리커버리 클럭을 선택 신호로서 선택된다.

그리고, 이 셀렉터(50)에서 선택된 피측정 LSI1의 출력 데이터가, 패턴 비교기(14)에 출력되고, 패턴 비교기(14)에 의해 소정의 기대값과 비교되어, 그 비교 결과가 출력되도록 되어 있다.

이상과 같이 하여, 본 실시 형태에서는, 디지털 필터(40)로부터 출력되는 리커버리 클럭이 나타내는 엣지 타이밍으로 피측정 LSI1의 출력 데이터를 취득하는 것이 가능하게 되어, 피측정 LSI1의 출력 데이터에 다중된 클럭 신호를 추출하고, 출력 데이터의 엣지의 유무나 지터의 영향에 좌우되지 않는 적정한 리커버리 클럭의 타이밍으로 피측정 LSI의 출력 데이터를 취득(펀칭)할 수 있는, 소스 싱크로너스 기능을 실현할 수 있다. 따라서, 본 실시 형태에 따른 LSI 테스터(10)는, 피측정 LSI1의 기능 시험용의 시험 장치로서 이용할 수 있으며, 특히 종래에는 실시가 곤란하거나 또는 불가능한, 출력 데이터에 클럭이 다중되어 출력되는 SRDES 등의 클럭/데이터 다중형의 LSI의 기능 시험에 대하여, 용이하고 또한 정확하게 행할 수있게 된다.

[소스 싱크로너스 동작]

계속해서, 이상과 같은 구성으로 이루어지는 본 실시 형태에 따른 반도체 시험 장치의 클럭 리커버리 회로에서, 출력 데이터를 다중된 클럭의 타이밍으로 취득하는 소스 싱크로너스 동작에 대하여 설명한다.

우선, LSI 테스터(10)에 구비되는 패턴 발생기(11) 및 파형 형성기(12)(도 1 참조)로부터 피측정 LSI1에 소정의 시험 패턴 신호가 입력되면, 피측정 LSI1로부터는, 패턴 신호에 대응하는 소정의 출력 데이터가 출력된다. 또, 본 실시 형태에서는, 피측정 LSI1은 클럭/데이터 다중형 LSI를 구성하고 있으므로, 패턴 신호에 따라 출력되는 출력 데이터는, 클럭이 다중된 출력 데이터이다.

피측정 LSI1로부터 출력된, 출력 데이터는, 출력 단자마다 접속된 각 클럭 리커버리 회로(20)에 입력된다.

각 클럭 리커버리 회로(20)에 입력된 출력 데이터는, 레벨 컴퍼레이터(13)에 입력, 비교 전압과 레벨 비교된 후, 타임 인터폴레이터(30)에 입력된다(도 2 참조).

타임 인터폴레이터(30)에 입력된 신호(클럭이 다중된 출력 데이터)는, 우선 병렬로 접속된 복수의 플립플롭(31a~31n)에 입력된다.

또한, 출력 데이터가 입력되는 각 플립플롭(31a~31n)의 클럭 단자에는, 지연 회로(32)에 의해 일정한 타이밍 간격으로 스트로브가 입력된다.

이에 의해, 각 플립플롭(31a~31n)에서는, 입력된 출력 데이터가 시계열의 레벨 데이터로서 취득, 출력된다.

플립플롭(31a~31n)으로부터 출력되었을 때 계열의 레벨 데이터는, 우선 XOR 회로(33a~33n)를 거쳐 인코더(34)에 입력되고, 부호화되는 인코더(34)에 의해 부호화된 레벨 데이터는, 출력 데이터에 다중된 클럭의 엣지 타이밍(상승 엣지 또는 하강 엣지)를 나타내는 위치 데이터로 된다. 그리고, 이 위치 데이터가, 디지털 필터(40)에 입력되어, 적정한 타이밍으로 보정되는 리커버리 클럭으로서 취득된다.

동시에, 플립플롭(31a~31n)으로부터 출력되었을 때 계열의 레벨 데이터는, 그 상태에서 셀렉터(50)에 입력 데이터로서 입력된다.

디지털 필터(40)에서는, 인코더(34)로부터 출력된 위치 데이터가, 최전단의 레지스터(41a)에 입력됨과 함께, 순차적으로 다음 단의 레지스터(41b~41n)에 입력된다.

우선, 위치 데이터는 엣지 검출 회로(42)에 입력되어, 엣지의 유무가 검출된다. 이 때, 엣지 셀렉터(43)의 전환에 의해, 레지스터(41a~41n)에 저장되어 있는 위치 데이터를 출력시키는 타이밍 신호(트리거 신호)로서, 엣지 검출 회로(42)로부터 출력되는 인에이블 신호를 입력하는 경우(도 2에 도시하는 ① Edge Sync Mode)와, 타임 인터폴레이터(30)의 지연 회로(32)로부터 출력되는 스트로브 신호를 입력하는 경우(마찬가지로 ② Continuously Mode) 중 어느 한 모드가 선택된다.

Edge Sync Mode가 선택된 경우에는, 엣지 검출 회로(42)가 인코더(34)로부터의 위치 데이터를 입력하여 엣지의 유무를 검출하고, 위치 데이터의 엣지가 검출된 경우에는, 최전단의 레지스터(41a)에 인에이블 신호를 입력한다. 이에 의해, 최전단의 레지스터(41a)에는, 엣지가 검출된 위치 데이터만이 저장된다.

그리고, 엣지 검출 회로(42)는, 펄서(42a)를 통하여 인에이블 신호를 트리거 신호로 변환하고, 이 트리거 신호를 각 레지스터(41a~41n)에 입력하여, 각 레지스터(41a~41n)에 저장되어 있는 위치 데이터를 출력시킨다.

이에 의해, 타임 인터폴레이터(30)에 의해 취득된 위치 데이터 중, 신호 변화점을 나타내는 엣지가 검출된 위치 데이터만이, 리커버리 클럭의 기준으로 되는 위치 데이터로서 레지스터(41a~41n)에, 순차적으로 저장, 출력되어, 위치 데이터의 엣지가 검출되지 않았던 경우에는, 그 이후의 사이클에서 위치 데이터의 엣지가 검출됨으로써, 각 레지스터(41a~41n)에 저장된 위치 데이터가 출력된다.

한편, Continuously Mode가 선택된 경우에는, 엣지 검출 회로(42)에서의 엣지 검출의 유무와 무관하게, 레지스터(41a~41n)에, 타임 인터폴레이터(30)의 지연 회로(32)로부터 스트로브 신호가 입력된다.

그리고, 각 레지스터(41a~41n)에서는, 위치 데이터의 엣지가 검출되는 경우에는, 상술한 엣지 검출 회로(42)에서의 경우와 마찬가지로, 그 위치 데이터를 순차적으로 저장, 출력한다. 위치 데이터의 엣지가 검출되지 않는 경우에는, 이미 저장하고 있는 전 사이클의 위치 데이터를 출력하여, 다음 단의 레지스터에 저장한다.

이 결과, Continuously Mode에서는, 위치 데이터의 엣지 검출의 유무와 무관하게, 지연 회로(32)의 스트로브의 타이밍으로, 엣지 타이밍을 나타내는 위치 데이터가 계속적으로 출력되어, 각 레지스터(41a~41n)에 저장, 출력된다.

레지스터(41a~41n)로부터 출력된 위치 데이터는, 평균값 산출 회로(44)에 입력되어, 각 위치 데이터가 나타내는 엣지 타이밍의 평균값이 산출된다.

그리고, 평균값 셀렉터(45)의 전환에 의해, 평균값 산출 회로(44)로부터 출력되는 평균값을 출력할지(① Smoothing Mode), 최전단의 레지스터(41a)로부터 출력되는 위치 데이터를 그대로 출력할지(② Samphng Mode)가 전환되어, 어느 하나의 위치 데이터가 타이밍 보정 회로(46)에 출력된다.

타이밍 보정 회로(46)에서는, 보정값 레지스터(46a)에 저장되어 있는 셋업 타임 또는 홀드 타임의 설정값(보정값)을 가산하여, 위치 데이터를 적정한 엣지 타이밍으로 보정된 리커버리 클럭으로서 출력한다.

그리고, 이 타이밍 보정 회로(46)로부터 출력되는 리커버리 클럭이, 선택 신호로서 셀렉터(50)에 입력된다.

셀렉터(50)에서는, 적정한 엣지 타이밍의 위치 데이터로 이루어지는 리커버리 클럭을 선택 신호로서, 피측정 LSI1의 출력 데이터를 나타내는 시계열의 레벨 데이터 중에서, 하나의 데이터를 선택하여, 이 데이터를 피측정 LSI1의 양부 판정용의 피측정 데이터로서 출력한다.

셀렉터(50)로부터 출력된 출력 데이터는, 패턴 비교기(14)에 입력되어, 테스터 내의 패턴 발생기로부터 출력되는 소정의 기대값 데이터와 비교되어, 비교 결과가 출력된다.

그리고, 이 비교 결과에 의해, 출력 데이터와 기대값과의 일치, 불일치가 검출되어, 피측정 LSI1의 양부(Pass/Fail)의 판정이 행해지게 된다. 즉, 셀렉터(50)의 출력과 기대값이 일치하면 Pass의 판정이, 불일치인 경우에는 Fail의 판정이 내려지게 된다.

[실시예]

이하, 도 3를 참조하여, 구체적인 실시예를 설명한다.

도 3은, 본 실시 형태에 따른 반도체 시험 장치의 클럭 리커버리 회로에서, 피측정 LSI의 출력 데이터를 다중된 클럭의 타이밍으로 취득하는 경우의 일 실시예를 도시하는 타이밍차트이다.

도 3에 도시하는 실시예는, 각 클럭 리커버리 회로(20)의 타임 인터폴레이터(30)가, 8개의 플립플롭(31a~31n)이 구비되고, 피측정 LSI1로부터 출력되는 출력 데이터를 비트수 “8”의 레벨 데이터로서 취득하는 경우이다. 따라서, 이 출력 데이터를 선택하는 셀렉터(50)는 8-1형 MUX 등으로 구성된다. 또한, 타임 인터폴레이터(30)는, 7개의 XOR 회로(33a~33n)를 구비하여, 7 비트의 레벨 데이터를 인코더(34)에 입력하여, 3 비트의 위치 데이터를 출력하도록 되어 있다.

또한, 각 클럭 리커버리 회로(20)의 디지털 필터(40)는, 8개의 레지스터(41a~41n)를 구비하여, 엣지 셀렉터(43)가 Continuously Mode, 또한 평균값 셀렉터(46)가 Smoothing Mode로 전환되는 경우이다.

우선, 피측정 LSI1로부터 출력되는 출력 데이터(도 3에 도시하는 Din 1)는, 8개의 플립플롭(31a~31n)에 의해, 8 비트의 스트로브(도 3에 도시하는 STRB)로 엣지 타이밍이 취득된다.

도 3에 도시하는 예에서는, 출력 데이터가 “L”로부터 “H”로 되는 엣지타이밍, 또는 “H”로부터 “L”로 되는 엣지 타이밍이, 8비트의 스트로브의 5 비트째를 기준으로 하여, 이하와 같은 위치로 되어 있다(도 3의 Din1 참조).

“-2”→“엣지 없음”→“엣지 없음”→“+1”→“-3”→“엣지 없음”→“엣지 없음”→“+3”→…

그리고, 이러한 출력 데이터는, 우선, 플립플롭(31a~31n)에 입력되는데, 예를 들면 “01111111”(도 3의 5 사이클째 : 비트수 “-3”의 위치로부터 “H”)의 레벨 데이터나, “11110000”(도 3의 9 사이클째 : 비트수 “0”의 위치로부터 “L”)의 레벨 데이터가 취득된다.

이 레벨 데이터는, XOR 회로(33a~33n)에서, 예를 들면 “0000001”이나 “0001000”로 변환되고, 또한 인코더(34)에 입력되고, 비트수 “-3”을 나타내는 위치데이터(예를 들면 “001”)이나, 비트수 “0”을 나타내는 위치 데이터(예를 들면 “100”)로 부호화된다.

이에 의해, 타임 인터폴레이터(30)로부터 출력되는 타이밍 데이터는 이하와 같이 된다(도 3에 도시하는 T.I.output 참조).

“-2”→“…”→“…”“+1”→“-3”→“…”→“…”→“+3”→.....

이 타이밍 데이터가 디지털 필터(40)의 레지스터(41a~41n)에 순차적으로 입력된다.

디지털 필터(40)에서는, 엣지 셀렉터(43)에 의해 Continuously Mode가 선택하고 있는 것으로, 위치 데이터의 엣지가 검출되는 경우에는 그 위치 데이터가, 엣지가 검출되지 않는 경우에는 전 사이클의 위치 데이터가 출력되고, 레지스터(41a~41n)에는, 최전단의 레지스터(41a)에서 순차적으로, 이하와 같은 위치 데이터가 저장되거나, 출력된다(도 3에 도시하는 Continuously Mode 참조).

“-2”→“-2”→“-2”→“+1”→“-3”→“-3”→“-3”→“+3”→.....

또한, 디지털 필터(40)에서는, 평균값 셀렉터(46)가 Smoothing Mode를 선택하고 있으므로, 8개의 레지스터로부터 출력되는 8개의 위치 데이터, 즉 현재의 테스트 사이클로부터 8 사이클전까지의 데이터가 각각 나타내는 엣지 타이밍의 평균값이 산출되어, 그 평균값이 이하와 같이 출력된다(도 3에 도시하는 Smoothing(#of AVG.=8)).

“0”→“0”→“0”→“0”→“-1”→“-1”→“-2”→“-1”→......

또한, 이 평균값에 대하여, 타이밍 보정 회로(46)에 의해 셋업 타임의 설정값이 가산된다.

도 3에 도시하는 예에서는, 8 비트의 스트로브의 2 비트분이 셋업 타임으로서 가산되면, 그 보정 후의 위치 데이터는 이하와 같이 된다(도 3에 도시하는 TsdThdReg(=+2) 참조).

“+2”→“+2”→“+2”→“+2”→“+1”→“+1”→“0”→“+1”→.....

그리고, 이 보정된 위치 데이터가 리커버리 클럭으로서 출력되고(도 3에 도시하는 Recovery CLK), 셀렉터(50)에 입력된다.

셀렉터(50)에는, 타임 인터폴레이터(30)의 플립플롭(31a~31n)으로부터 출력되는, 예를 들면 “01111111”(비트수 “-3”의 위치로부터 “H”)의 레벨 데이터나, “11110000”(비트수 “0”의 위치로부터 “L”)의 레벨 데이터가, 각 입력 단자에 입력된다.

동시에, 셀렉터(50)에는, 디지털 필터(40)로부터 리커버리 클럭이 선택 신호로서 입력된다.

이에 의해, 셀렉터(50)에서는, 리커버리 클럭을 선택 신호로서, 예를 들면 도 3에 도시하는 1 사이클째에서는, 리커버리 클럭이 나타내는 비트수 “+2”에 대응하는 입력 단자의 데이터가 선택(펀칭)되고, 그 결과, 셀렉터(50)로부터 “H”의 데이터가 출력된다(도 3에 도시하는 Dout1).

그리고, 셀렉터(50)로부터 출력되는 데이터(도 3에 도시하는 Dout1)가, 패턴 비교기(14)에 의해 소정의 기대값(도 3에 도시하는 Exp)과 비교되고, 그 결과가, 페일 해석 메모리(15)에 기억된다(도 3에 도시하는 Pass/Fail).

도 3에 도시하는 1 사이클째의 데이터가 셀렉터(50)에 의해 선택되는 데이터의 흐름을 표 1에 기재한다.

표 1

여기서, 도 3에 도시하는 8 사이클째에서는, 리커버리 클럭이 나타내는 비트수 “+1”의 타이밍으로 취득, 출력된 출력 데이터(“H”)는, 기대값 데이터(“L”)에 대하여 「Fai1」로 되어 있다.

이것은, 이 사이클의 출력 데이터의 지터가 커져, 출력 데이터의 엣지 타이밍이 리커버리 클럭보다 커진 경우에 발생하는 셋업 에러이다.

이와 같이, 적정한 타이밍을 나타내는 리커버리 클럭에 출력 데이터를 취득(펀칭)하는 것으로, 출력 데이터가 지터에 의해 변동한 경우에 발생하는 셋업 에러를 검출할 수 있게 된다.

또, 본 실시예에서는 리커버도구 로크의 보정값으로서, 셋업 타임의 설정값(“+ 2”)을 가산함으로써 셋업 에러를 검출 가능하도록 되어 있지만, 보정값으로서 홀드 타임의 설정값을 가산함으로써, 리커버리 클럭을 홀드측으로 지연되어, 출력데이터의 홀드 에러를 검출할 수도 있다.

물론, 이러한 타이밍 에러만이 아니고, 출력 데이터와 기대값 데이터와의 논리가 분명하게 상이한 로직 에러의 판정을 행할 수 있는 것은 물론이다.

이상 설명한 바와 같이, 본 실시 형태에 따른 반도체 시험 장치에 따르면, 우선, 소스 싱크로너스 기능을 구비한 클럭 리커버리 회로(20)로서, 타임 인터폴레이터(30)를 구비하는 것에 의해, 피측정 LSI1로부터 출력되는 클럭이 다중된 출력 데이터를, 시계열의 레벨 데이터로서 취득할 수 있다.

이 시계열의 레벨 데이터는, 피측정 LSI1의 출력 데이터의 신호 변화점인 엣지 타이밍을 나타내는 것으로, 이 엣지 타이밍은 출력 데이터에 다중된 클럭의 엣지 타이밍을 나타내게 된다.

따라서, 타임 인터폴레이터(30)에 피측정 LSI1의 출력 데이터를 입력하고, 그 엣지 타이밍을 나타내는 레벨 데이터 및 위치 데이터를 취득하는 것에 의해, 출력 데이터에 다중된 클럭을 추출하는 것이 가능하다.

그리고, 본 실시 형태에서는, 클럭 리커버리 회로(20)에, 또한 디지털 필터(40)를 구비하는 것에 의해, 타임 인터폴레이터(30)로부터 출력되는 위치 데이터를, 유지, 저장하여, 정확하고 또한 적정한 엣지 타이밍으로 보정되거나 리커버리 클럭으로서 출력할 수 있다. 즉, 타임 인터폴레이터(30)에 의해 취득되는 위치 데이터를 디지털 필터(40)에 입력, 유지하는 것에 의해, 다중된 클럭의 엣지 타이밍을 정확하고 또한 적정히 나타내는 타이밍으로 보정한 리커버리 클럭으로서 출력시킬 수 있다.

이에 의해, 피측정 LSI1의 출력 데이터의 엣지가 검출되지 않는 경우에도, 또한, 출력 데이터가 지터에 의해 변동한 경우에도, 다중된 클럭의 엣지 타이밍을 나타내는 리커버리 클럭을 출력할 수 있다.

그리고, 본 실시 형태에서는, 리커버리 클럭을 선택 신호로서 입력하는 셀렉터(50)를 구비함으로써, 타임 인터폴레이터(30)에 의해 취득될 때 계열의 레벨 데이터를 리커버리 클럭의 타이밍으로 펀칭하여, 소정의 기대값 데이터와 비교되는 양부 판정용의 피측정 데이터로서 출력시킬 수 있다.

이에 의해, 피측정 LSI1의 출력 데이터에 다중된 클럭 신호를 추출하고, 출력 데이터의 엣지의 유무나 지터의 영향 등에 좌우되지 않는 적정한 리커버리 클럭의 타이밍으로 피측정 LSI1의 출력 데이터를 취득할 수 있다,

소스 싱크로너스 기능을 실현하는 것이 가능하게 된다.

따라서, 본 실시 형태에 따른 LS1 테스터(10)는, 피측정 LSI1의 기능 시험용의 시험 장치로서 이용할 수 있으며, 종래에는 실시가 곤란하거나 또는 불가능한 출력 데이터에 클럭이 다중되어 출력되는 SRDES 등의 클럭/데이터 다중형의 LSI의 기능 시험에 대해서도, 용이하고 또한 정확하게 행할 수 있다.

또한, 본 실시 형태에서는, 클럭 리커버리 회로(20)를 구성하는 타임 인터폴레이터(30) 및 디지털 필터(40)를, 순서 회로나 지연 회로, 인코더, 레지스터 등, 기존의 수단을 이용하여 간단히 구성할 수 있다. 이에 의해, LSI 테스터(10)는, 복잡화, 대형화, 고비용화 등을 행하지 않고, 간이한 구성에 의해 실현할 수 있다.

또한, 이와 같이 순서 회로나 지연 회로, 레지스터로 구성되는 본 발명의 클럭 리커버리 회로에 따르면, 순서 회로나 레지스터의 수, 지연 회로의 지연량을 변경함으로써, 타임 인터폴레이터 및 디지털 필터에서의 시계열의 레벨 데이터나 위치 데이터의 비트 폭(순서 회로, 레지스터의 수)나 분해능(지연 회로의 지연량)을 임의의 값으로 설정할 수 있다. 이에 의해, 데이터 레이트나 지터폭 등에 따라 다양한 설정이 가능해지고, 모든 LSI에도 대응할 수 있는 범용성, 편리성이 높은 반도체 시험 장치를 실현하는 것이 가능하게 된다.

[제2 실시 형태]

계속해서, 도 4를 참조하여, 본 발명에 따른 반도체 시험 장치의 제2 실시 형태에 대하여 설명한다.

도 4는, 본 발명의 제2 실시 형태에 따른 반도체 시험 장치에 구비되는 클럭 리커버리 회로의 상세 내용을 도시하는 블록도이다.

도 4에 도시한 바와 같이, 본 실시 형태에 따른 반도체 시험 장치는, 상술한 제1 실시 형태의 변경 실시 형태로서, 제1 실시 형태에서의 클럭 리커버리 회로(20)에, 또한 지터 검출 회로(60) 및 지터 분포 회로(70)를 구비하도록 한 것이다.

따라서, 그 밖의 구성 부분은, 제1 실시 형태와 마찬가지이며, 마찬가지의 구성 부분에 대해서는, 도 4에서 제1 실시 형태와 동일 부호를 붙여, 상세한 설명은 생략한다.

[지터 검출 회로]

지터 검출 회로(60)는, 디지털 필터(40)의 레지스터(41a~41n)로부터 출력되는 리커버리 클럭의 기준으로 되는 위치 데이터를 입력하고, 위치 데이터가 나타내는 엣지 타이밍의 위상차를 검출하는 것에 의해, 상기 위상차를 피측정 LSI1의 출력 데이터의 지터로서 취득, 해석하도록 되어 있다.

구체적으로 설명하면, 지터 검출 회로(60)는, 감산 회로(61)와, 지터리미트값 레지스터(62), 비교 판정 회로(63)를 구비하고 있다.

감산 회로(61)는, 디지털 필터(40)로부터 대비하는 2개의 위치 데이터를 입력하여, 각 위치 데이터가 나타내는 엣지 타이밍의 위상차를 산출한다.

디지털 필터(40)에 의해 취득되는 위치 데이터(리커버리 클럭)는, 피측정 LSI1의 출력 데이터의 엣지 타이밍을 도시하고 있고, 이 위치 데이터끼리 감산함으로써, 위치 데이터의 위상차, 즉 피측정 LSI1의 출력 데이터가 갖는 지터폭을 취득할 수 있다.

예를 들면, 피측정 LSI1로부터 출력되는 출력 데이터가 8 비트의 스트로브로 취득되는 경우(도 3 참조), 그 엣지 타이밍을 나타내는 위치 데이터는 「엣지 없음, -3, -2, -1, 0, +1, +2, + 3」의 8 종류가 취득되고, 이 위치 데이터끼리 감산 처리하면, 취득되는 위상차 데이터는 「-6, -5, -4, -3, -2, -1, 0, +1, +2, +3, +4, +5, + 6」의 13가지로 된다.

그리고, 감산 회로(61)에, 예를 들면 엣지 타이밍의 위치가 비트수 “-2”를 나타내는 위치 데이터와, 비트수 “+1”을 나타내는 위치 데이터가 입력된 경우, 이들의 위치 데이터가 감산 처리되면, “+1”→“-2”=“+3”으로 되고, 위치 데이터의 위상차가 “+3”인 것이 산출된다.

이와 같이 감산 회로(61)에 의해 산출되는 위상차는, 피측정 LSI1의 출력 데이터가 갖는 지터폭을 나타내게 되고, 이 위상차를 취득함으로써, 피측정 LSI1의 지터 해석을 행할 수 있게 된다.

여기서, 본 실시 형태에서는, 감산 회로(61)는, 디지털 필터(40)의 최전단의 레지스터(41a)의 출력측에 접속됨과 함께, 지터 셀렉터(61a)를 개재하여, 다음 단의 레지스터(41b~41n) 및 평균값 산출 회로(44)의 출력측 중 어느 하나에 의해 선택적으로 접속되도록 되어 있다.

이에 의해, 감산 회로(61)에는, 최전단의 레지스터(41a)로부터 출력되는 위치 데이터와, 다음 단의 레지스터(41b~41n) 중 어느 하나의 위치 데이터가 입력되어 감산 처리되는 경우(도 4에 도시하는 ① Cycle To Cycle Jitter)와, 최전단의 레지스터(41a)의 위치 데이터와, 평균값 산출 회로(44)에 의해 산출된 평균값을 나타내는 위치 데이터가 감산 처리되는 경우(도 4에 도시하는 ② Cycle To Smoothing Jitter)를 전환할 수 있게 되어 있다.

지터 리미트값 레지스터(62)는, 감산 회로(61)에 의해 산출되는 위상차와 비교하는 소정의 지터리미트값을 저장하고 있다.

비교 판정 회로(63)는, 감산 회로(61)에 의해 산출되는 위상차와 지터 리미트값 레지스터(62)에 저장되어 있는 지터 리미트값을 비교하여, 그 양부(Pass/Fail)를 판정한다. 예를 들면, 감산 회로(61)에 의해 산출된 위상차가, 지터 리미트값을 초과하는 경우에는 「Fai1」이라고 판정하고, 지터리미트값을 초과하지 않는 경우에는「Pass」라고 판정한다.

그리고, 이 비교 판정 회로(63)의 판정 결과는, 제1 실시 형태에서 설명한패턴 비교기(14)에서의 양부 판정 결과와 마찬가지로, 페일 해석 메모리(15)(도 1 참조)에 기억된다.

또, 본 실시 형태에서는, 도 4에 도시한 바와 같이, 페일 해석 메모리(15)에의 입력부에는 판정 셀렉터(JudgeSel : 15a)가 구비하고 있으며, 페일 해석 메모리(15)에 대하여, 패턴 비교기(14)에서의 양부 판정 결과를 기억시키는 모드(도 4에 도시하는 ① Data Exp Mode)와, 비교 판정 회로(63)의 판정 결과를 기억시키는 모드(마찬가지로 ② Jitter Fail Mode)를 전환하여 가능하게 되어 있다.

[지터 분포 회로]

지터 분포 회로(70)는, 타임 인터폴레이터(30)로부터 출력되는 위치 데이터와, 디지털 필터로부터 출력되는 대응하는 리커버리 클럭을 입력하고, 상기 위치 데이터 및 리커버리 클럭이 나타내는 엣지 타이밍의 위상차를 검출하여, 상기 위상차의 분포를 취득하여, 피측정 LSI1의 출력 데이터의 지터의 분포 데이터로서 출력한다.

또한, 이 지터 분포 회로(70)는, 지터 검출 회로(60)에 의해 검출되는 리커버리 클럭의 위상차를 입력하고, 상기 위상차의 분포를 취득하여, 피측정 LSI1의 출력 데이터의 지터의 분포 데이터로서 출력한다.

구체적으로 설명하면, 지터 분포 회로(70)는, 감산 회로(71)와, 디코더(72), 카운터(73)(73a~73n)를 구비하고 있다.

감산 회로(71)는, 지터 검출 회로(60)의 감산 회로(61)와 마찬가지로, 2개의 위치 데이터를 입력하여, 각 위치 데이터가 나타내는 엣지 타이밍의 위상차를 산출한다.

여기서, 이 감산 회로(71)는, 도 4에 도시한 바와 같이, 타임 인터폴레이터(30)의 인코더(34)의 출력측에 접속됨과 함께, 데이터/클럭 셀렉터(71a)를 통하여, 디지털 필터(40)의 출력측에 선택적으로 접속되도록 되어 있다.

이에 의해, 감산 회로(71)에는, 타임 인터폴레이터(30)의 인코더(34)로부터 출력되는 위치 데이터와, 디지털 필터(40)로부터 출력되는 리커버리 클럭을 감산 처리하는 경우(도 4에 도시하는 ① Data-Clk)와, 타임 인터폴레이터(30)의 위치 데이터만을 그대로 출력하는 경우(도 4에 도시하는 ② Data)를 선택적으로 전환할 수 있게 되어 있다.

디코더(72)는, 지터 분포 셀렉터(74)를 통하여 소정의 위치 데이터를 입력하고, 시계열의 레벨 데이터에 복호화하여 출력한다.

이 디코더(72)의 출력 단자마다 카운터(73)(73a~73n)가 구비되고, 디코더(72)의 출력 신호가 출력 단자마다 카운트되도록 되어 있다.

그리고, 카운터(73a~73n)로부터 출력되는 복수의 데이터로부터, 피측정 LSI1의 출력 데이터의 지터의 분포 또는 엣지 타이밍의 분포를 취득할 수 있게 되어 있다.

여기서, 디코더(72)에 입력되는 위치 데이터는, 도 4에 도시한 바와 같이, 지터 분포 셀렉터(74)를 통하여, 감산 회로(71)로부터의 위치 데이터가 입력되는 경우(도 4에 도시하는 ① Data Clock Jitter)와, 지터 검출 회로(60)의 감산 회로(61)로부터의 위치 데이터가 입력되는 경우(도 4에 도시하는 ② Clock RecoveryJitter)가 선택적으로 전환되도록 되어 있다.

따라서, 디코더(72)에 입력되는 위치 데이터의 패턴으로서는, 데이터/클럭 셀렉터(71a) 및 지터 분포 셀렉터(74)의 선택의 조합에 의해, 이하의 4개의 경우가 있다(도 5 참조).

(1) 타임 인터폴레이터(30)의 인코더(34)로부터 출력되는 위치 데이터와, 디지털 필터(40)로부터 출력되는 리커버리 클럭과의 위상차를 나타내는 위치 데이터가 입력되는 경우(① Data?Clk 및 ① Data Clock Jitter)

(2) 타임 인터폴레이터(30)의 인코더(34)로부터 출력되는 위치 데이터만이 그대로 입력되는 경우(② Data 및 ① Data Clock Jitter)

(3) 디지털 필터(40) 최전단의 레지스터(41a)로부터 출력되는 위치 데이터와, 다음 단의 레지스터(41b~41n) 중 어느 하나의 위치 데이터와의 위상차를 나타내는 위치 데이터가 입력되는 경우(② Clock Recovery Jitter 및 ① Cycle To Cycle Jitter)

(4) 디지털 필터(40)의 최전단의 레지스터(41a)의 위치 데이터와, 평균값 산출 회로(44)에 의해 산출된 평균값을 나타내는 위치 데이터와의 위상차를 나타내는 위치 데이터가 입력되는 경우(② Clock Recovery Jitter 및 ① Cycle To Smoothing Jitter)

그리고, 이와 같이 디코더(72)에 소정의 위치 데이터가 입력됨으로써, 구체적으로 설명하면, 이하와 같이 위치 데이터가 나타내는 엣지 타이밍의 분포가 취득되게 된다.

우선, 타임 인터폴레이터(30)의 위치 데이터만이 그대로 입력되는 경우(상기(2)인 경우)로서, 예를 들면, 상술한 제1 실시 형태와 마찬가지로, 피측정 LSI1로부터 출력되는 출력 데이터가 8 비트의 스트로브로 취득되고, 그 엣지 타이밍을 나타내는 위치 데이터가, 인코더(34)로부터 3 비트의 위치 데이터로서 출력되는 경우에는, 디코더(72)에서는 이하의 표 2에 기재한 바와 같은 엣지 타이밍을 나타내는 데이터를 취득할 수 있고, 카운터(73)에 의해 각 출력 단자마다 데이터를 카운트할 수 있다.

표 2

이 표 2에 기재한 바와 같이, 디코더(70)로부터 출력되는 데이터는, 피측정 LSI1의 출력 데이터의 신호 변화점을 나타내는 출력 단자만이 “H”로 되고, 다른 출력 단자는 “L”로 된다.

따라서, 이 디코더(72)의 출력 신호를, 카운터(73a~73n)에 의해 디코더(72)의 출력 단자마다 카운트하는 것에 의해, 피측정 LSI1의 클럭 또는 출력 데이터의엣지 타이밍의 분포를 취득할 수 있다.

계속해서, 타임 인터폴레이터(30)의 위치 데이터와 디지털 필터(40)의 리커버리 클럭의 위상차를 나타내는 위치 데이터가 입력되는 경우(상기 (1)인 경우)나, 디지털 필터(40) 최전단의 레지스터(41a)의 위치 데이터와, 다음 단의 레지스터(41b~41n) 중 어느 한 위치 데이터 또는 평균값 산출 회로(44)의 평균값과의 위상차를 나타내는 위치 데이터가 입력되는 경우(상기 (3) 또는 (4)의 경우)에는, 예를 들면, 상술한 바와 같이, 피측정 LSI1로부터 출력되는 출력 데이터가 7 비트의 스트로브로 취득되고, 그 엣지 타이밍을 나타내는 위치 데이터가 감산 처리되어 취득되는 위상차는 「-6~+6」의 13가지로 된다.

따라서, 이하의 표 3에 기재한 바와 같이, 13개의 출력 단자를 구비하는 디코더(72)를 사용하는 것에 의해, 위상차를 나타내는 데이터를 취득하고, 카운터(73)에 의해 각 출력 단자마다 데이터를 카운트할 수 있다.

표 3

이 표 3에 기재한 바와 같이, 디코더(72)로부터 출력되는 데이터는, 감산된 위치 데이터끼리의 위상차를 나타내는 출력 단자만이 “H”로 되고, 다른 출력 단자는 “L”로 된다.

따라서, 이 디코더(72)의 출력 신호를, 카운터(73a~73n)에 의해 디코더(72)의 출력 단자마다 카운트하는 것에 의해, 피측정 LSI1의 출력 데이터와 리커버리 클럭 사이나, 리커버리 클럭끼리의 위상차의 분포를 취득할 수 있다.

또, 디코더(72)의 출력 수 및 디코더(72)의 출력을 카운트하는 카운터(73a~73n)의 개수는, 타임 인터폴레이터(20)에 의해 취득할 수 있는 시계열의 레벨데이터의 측정 가능 범위(분해능) 등에 대응하여 임의의 수로 할 수 있다.

이와 같이, 본 실시 형태의 반도체 시험 장치에서는, 디지털 필터(40)에 구비되는 엣지 셀렉터(41) 및 평균값 셀렉터(46), 지터 검출 회로(60)에 구비되는 지터 셀렉터(61a), 지터 분포 회로(70)에 구비되는 데이터/클럭 셀렉터(71a) 및 지터 분포 셀렉터(74), 또한, 페일 해석 메모리(15)에 구비되는 판정 셀렉터(15a)의 전환에 의해, 피측정 LSI1의 기능 시험 및 지터의 해석 시험 등을 임의의 조합에 의해 행할 수 있다.

구체적으로 설명하면, 각 셀렉터의 전환에 의해, 도 5에 도시한 바와 같은 조합으로 각종 시험을 실시할 수 있도록 되어 있다.

이상과 같이, 본 실시 형태에 따른 반도체 시험 장치에 따르면, 복수의 리커버리 클럭을 입력하는 지터 검출 회로(60)를 구비하는 것에 의해, 각 리커버리 클럭의 엣지 타이밍을 나타내는 위치 데이터를 감산 처리함으로써, 리커버리 클럭사이의 위상차를 검출할 수 있다.

또한, 지터 검출 회로(60)에 의해 검출되는 위상차를 입력하는 지터 분포 회로(70)를 구비함으로써, 위상차의 분포를 취득하여, 위상차의 변동이나 확대를 나타내는 분포 데이터로서 출력할 수 있다.

리커버리 클럭의 위상차는, 피측정 LSI1의 출력 데이터에 다중된 클럭 신호의 지터를 나타내는 것이고, 이 리커버리 클럭의 위상차와 그 분포 데이터를 취득하는 것에 의해, 피측정 LSI1의 출력 데이터 및 다중된 클럭의 지터 해석을 행하는 것이 가능하게 된다.

또한, 본 실시 형태의 반도체 시험 장치에서는, 지터 분포 회로(70)를 구비함으로써, 디지털 필터(40)의 리커버리 클럭과 원래의 위치 데이터로 되는 타임 인터폴레이터(30)의 위치 데이터와의 위상차를 입력하여, 상기 위상차의 분포를 취득, 해석할 수 있다.

리커버리 클럭이 나타내는 엣지 타이밍은, 피측정 LSI1의 출력 데이터에 다중된 클럭을 적정한 타이밍으로 보정한 위치 데이터로서, 이 리커버리 클럭을 원래의 위치 데이터와 비교하여, 그 위상차의 분포를 취득함으로써, 피측정 LSI의 출력 데이터의 지터 분포를, 적정한 리커버리 클럭과의 비교에서 해석하는 것이 가능하게 된다.

이와 같이 하여, 본 실시 형태에서는, 예를 들면 오실로스코프 등의 조작에 의한 오차나 측정 작업의 곤란성 등, 기존의 지터 측정기를 이용하는 경우와 같은 문제가 발생하지 않고, 용이하고 또한 정확, 확실하게, 정밀도가 높은 피측정 LSI의 출력 데이터 및 클럭의 지터 해석을 행하는 것이 가능하게 된다.

이상, 본 발명의 반도체 시험 장치의 바람직한 실시 형태에 대하여 설명했지만, 본 발명에 따른 반도체 시험 장치는 상술한 실시 형태에만 한정되는 것은 아니며, 본 발명의 범위에서 다양한 변경 실시가 가능한 것은 물론이다.

예를 들면, 상술한 실시 형태에서는, 피측정 LSI의 지터를 취득, 해석하는 지터 검출 회로 및 지터 분포 회로를, 피측정 LSI의 기능 시험을 행하기 위한 셀렉터와 동시에 일체적으로 구비한 리커버리 클럭을 기술했지만, 셀렉터와 지터 검출 회로와 지터 분포 회로는, 각각 별개에 구비하도록 해도 된다.

즉, 본 발명에 따른 반도체 시험 장치를 구성하는 클럭 리커버리 회로는, 피측정 LSI의 출력 데이터를 시계열의 레벨 데이터로서 취득하는 타임 인터폴레이터와, 타임 인터폴레이터에 의해 취득되는 레벨 데이터에 기초하여 리커버리 클럭을 취득, 출력할 수 있는 디지털 필터를 구비하는 한, 어떠한 회로나 장치 등과 조합할 수도 있는 것으로, 반도체 시험 장치로서의 용도, 목적 등은 특별히 한정되지 않는다.

이상 설명한 바와 같이, 본 발명의 반도체 시험 장치에 따르면, 피측정 LSI의 출력 데이터로부터 다중된 클럭 신호를 추출하고, 그 클럭 신호의 엣지 타이밍을 적정하게 보정하면서 출력 데이터와 동조시킬 수 있는 소스 싱크로너스 기능을 구비한 클럭 리커버리 회로를 구비하는 것에 의해, 외부로부터의 타이밍 신호를 이용하지 않고, 또한, 피측정 LSI에 여분의 출력 단자 등을 설치하지 않고, 출력 데이터에 다중된 클럭 신호를 용이하고 또한 확실하게 취득할 수 있고, 또한, 적정한 엣지 타이밍으로 보정된 리커버리 클럭에 의해 피측정 LSI의 출력 데이터를 정확하게 파악하는 것이 가능하다.

이에 의해, SERDES 등으로 대표되는, 출력 데이터에 클럭을 다중시켜 출력하는 데이터/클럭 다중형의 LSI 디바이스의 기능 시험이나 지터 해석 등을, 용이하고 또한 정확하게 행하는 것이 가능하다.

Claims (12)

1. 시험 대상으로 되는 LSI로부터 출력되는 출력 데이터를 입력하고, 이 출력 데이터를 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하고, 시계열의 레벨 데이터로서 출력함과 함께, 상기 레벨 데이터의 엣지 타이밍을 나타내는 위치 데이터를 출력하는 타임 인터폴레이터와,

   상기 타임 인터폴레이터로부터 출력되는 위치 데이터를 입력, 유지하고, 1 또는 2 이상의 위치 데이터로부터, 소정의 엣지 타이밍을 나타내는 리커버리 클럭을 출력하는 디지털 필터

   를 갖는 클럭 리커버리 회로를 구비하는 것을 특징으로 하는 반도체 시험 장치.
2. 제1항에 있어서,

   상기 타임 인터폴레이터가,

   상기 LSI로부터 출력되는 출력 데이터를 입력하는, 병렬로 접속된 복수의 순서 회로와, 일정한 타이밍 간격으로 지연시킨 스트로브를 상기 복수의 순서 회로에 순차적으로 입력하고, 상기 순서 회로에서 시계열의 레벨 데이터를 출력시키는 지연 회로와, 상기 복수의 순서 회로로부터 출력될 때 계열의 레벨 데이터를 입력하고, 상기 LSI의 출력 데이터의 엣지 타이밍을 나타내는 위치 데이터에 부호화하여 출력하는 인코더를 구비함과 함께,

   상기 디지털 필터는,

   상기 타임 인터폴레이터로부터 출력되는 위치 데이터를 순차적으로 저장함과 함께, 저장된 위치 데이터를 소정의 타이밍으로 출력하는, 직렬로 접속된 1 또는 2 이상의 레지스터를 구비하고, 상기 레지스터로부터 출력되는 1 또는 2 이상의 위치 데이터로부터, 소정의 엣지 타이밍을 나타내는 상기 리커버리 클럭을 출력하는 반도체 시험 장치.
3. 제2항에 있어서,

   상기 디지털 필터는,

   상기 타임 인터폴레이터로부터 입력되는 위치 데이터의 엣지의 유무를 검출하고, 엣지가 검출된 경우에, 상기 레지스터에 저장된 위치 데이터를 출력시키는 엣지 검출 회로를 구비하는 반도체 시험 장치.
4. 제2항에 있어서,

   상기 레지스터가,

   상기 엣지 검출 회로에서 검출되는 위치 데이터의 엣지의 유무와 무관하게, 저장된 위치 데이터를 소정의 타이밍으로 출력하는 반도체 시험 장치.
5. 제2항에 있어서,

   상기 디지털 필터는,

   상기 엣지 검출 회로에서 검출되는 위치 데이터의 엣지의 유무와 무관하게, 상기 레지스터에 저장된 위치 데이터를 출력시키는지의 여부를 선택하는 엣지 셀렉터를 구비하는 반도체 시험 장치.
6. 제2항에 있어서,

   상기 레지스터가 2이상 구비되는 경우에,

   상기 디지털 필터는,

   상기 2이상의 레지스터로부터 각각 출력되는 위치 데이터를 입력하고, 각 위치 데이터가 나타내는 엣지 타이밍의 평균값을 산출하고, 상기 평균값을 상기 리커버리 클럭으로서 출력하는 평균값 산출 회로를 구비하는 반도체 시험 장치.
7. 제6항에 있어서,

   상기 디지털 필터는,

   상기 2이상의 레지스터 중 하나의 레지스터로부터 출력되는 위치 데이터와, 상기 평균값 산출 회로로부터 출력되는 평균값 중 어느 한쪽을 선택하고, 상기 리커버리 클럭으로서 출력하는 평균값 셀렉터를 구비하는 반도체 시험 장치.
8. 제2항에 있어서,

   상기 디지털 필터는,

   상기 레지스터로부터 출력되는 위치 데이터에 소정의 보정값을 가산하고, 상기 위치 데이터가 도시하는 엣지 타이밍을 보정하여 상기 리커버리 클럭으로서 출력하는 타이밍 보정 회로를 구비하는 반도체 시험 장치.
9. 제2항에 있어서,

   상기 반도체 시험 장치는,

   상기 디지털 필터로부터 출력되는 리커버리 클럭을 선택 신호로서,

   상기 타임 인터폴레이터로부터 출력될 때 계열의 레벨 데이터 중, 하나의 데이터를 선택하고, 상기 LSI의 양부 판정용의 피시험 데이터로서 출력하는 선택 회로를 구비하는 반도체 시험 장치.
10. 제2항에 있어서,

    상기 반도체 시험 장치는,

    상기 디지털 필터로부터 출력되는 리커버리 클럭을 복수 입력하고, 각 리커버리 클럭이 나타내는 엣지 타이밍의 위상차를 검출하고, 상기 LSI의 출력 데이터의 지터를 취득하는 지터 검출 회로를 구비하는 반도체 시험 장치.
11. 제2항에 있어서,

    상기 반도체 시험 장치는,

    상기 지터 검출 회로에서 검출되는 리커버리 클럭의 위상차를 입력하고, 상기 위상차의 분포를 취득하고, 상기 LSI의 출력 데이터의 지터의 분포 데이터로서출력하는 지터 분포 회로를 구비하는 반도체 시험 장치.
12. 제2항에 있어서,

    상기 반도체 시험 장치는,

    상기 타임 인터폴레이터로부터 출력되는 위치 데이터와, 상기 디지털 필터로부터 출력되는 상기 위치 데이터에 대응하는 리커버리 클럭을 입력하고, 상기 위치 데이터 및 리커버리 클럭이 나타내는 엣지 타이밍의 위상차를 검출하고, 상기 위상차의 분포를 취득하며, 상기 LSI의 출력 데이터의 지터의 분포 데이터로서 출력하는 지터 분포 회로를 구비하는 반도체 시험 장치.