CN101176259B - Pll电路及其设计方法 - Google Patents

Abstract

具有在每个基准信号的周期内将从相位比较器输出的矩形波信号进行平均化、并输出该平均值的平均器，由此，在该PLL电路的相位同步确立后，由平均器而产生的平均值为稳定的基准电平，因此，由电压控制振荡器生成的输出时钟信号可根据该基准电平将输出频率变动变小。

Description

PLL电路及其设计方法

技术领域

本发明涉及产生与基准时钟信号和比较时钟信号的相位差相对应的输出时钟信号的PLL电路及其设计方法。

背景技术

在现有的PLL电路中装备相位比较器，高电压电平矩形波信号的时间宽度和低电压电平矩形波的时间宽度的时间差与相位差成比例，在执行相位比较后的输出信号无相位差的情况下，高电压电平与低电压电平的矩形波信号时间宽度相等。省略以前所需的环路滤波器，在以前的PLL电路中在安装有环路滤波器的部分装备以来自相位比较电路的输出信号波形保持矩形的方式工作的波形整形电路(例如，参照专利文献1)。

专利文献1：特开2004-40227号公报

由于现有的PLL电路如以上方式构成，所以，关于基准时钟信号与比较时钟信号的相位差，在该相位比较周期中的相位差消失，但是，关于基准时钟信号与比较时钟信号的频率差，存在在相位比较周期内的比较时钟信号的频率、即电压控制振荡器的输出时钟信号的频率变动的课题。

此外，在现有的PLL电路的设计方法中，由于输出时钟信号的频率变动，因而存在将频率的引进过程算式化比较困难等的课题。

发明内容

本发明是为解决如上所述的课题而提出的，其目的在于得到稳定状态的输出频率变动较小的PLL电路。

此外，本发明的目的在于得到能够设计电路的响应分析容易并且高性能的PLL电路的PLL电路的设计方法。

本发明的PLL电路具有：相位比较器，在基准时钟信号的每个周期内执行基准时钟信号与比较时钟信号的相位比较，输出矩形波信号，该矩形波信号将基准电平作为中间值并具有与相位的超前或延迟相对应的高电压电平或低电压电平、且具有与相位差相对应的脉冲宽度；平均器，在基准时钟信号的每个周期内将从相位比较器输出的矩形波信号平均化，输出其平均值；电压控制振荡器，在电压-频率特性具有线性特性的范围内使用，生成与从平均器输出的电压值对应的频率的输出时钟信号。

由此，在该PLL电路的相位同步确立后，由平均器产生的平均值成为稳定的基准电平。因此，具有由电压控制振荡器所产生的输出时钟信号能够根据该基准电平使输出频率变动变小的效果。

附图说明

图1是表示本发明的实施方式1的PLL电路的结构图。

图2是说明本发明的实施方式1的VCO的输入电压-输出频率特性的特性图。

图3是表示本发明的实施方式1的相位比较器、平均器以及电压锁存电路的基本动作的时序图。

图4是表示本发明的实施方式1的相位比较器、平均器以及电压锁存电路的基本动作的波形图。

图5是表示本发明的实施方式2的相位比较器、平均器以及电压锁存电路的基本动作的波形图。

图6是表示本发明的实施方式3的PLL电路的结构图。

图7是表示本发明的实施方式4的PLL电路的结构图。

具体实施方式

以下，为了更详细地说明本发明，根据附图对用于实施本发明的优选方式进行说明。

实施方式1

图1是表示本发明的实施方式1的PLL电路的结构图，在图中，对于相位比较器2来说，在该基准时钟信号fr的每个周期内，执行从基准时钟信号输入端子1所输入的基准时钟信号fr与所反馈的比较时钟信号fp的相位比较，输出如下的矩形波信号：具有将基准电平Vn作为中间值并且与相位的超前或延迟相对应的高电压电平VH与低电压电平VL的两个值，这些高电压电平VH与低电压电平VL的脉冲宽度与相位差成比例，在无相位差的情况下，这些高电压电平VH与低电压电平VL的脉冲宽度相等。

平均器3在每个基准时钟信号fr的周期内将从相位比较器2输出的矩形波信号平均化，输出该平均值。

电压锁存电路4与基准时钟信号fr同步地读出从平均器3输出的电压值，并且进行输出，在输入下一个基准时钟信号fr之前，对该电压值进行输出保持。

对于VCO(电压控制振荡器)5来说，在电压-频率特性具有线性特性的范围内使用，将从电压锁存电路4输出的电压值的中间值(Vn)设定为可进行频率控制的电压范围的中间值(Vn)，生成与从电压锁存电路4输出的电压值对应的频率的输出时钟信号，并从输出时钟信号输出端子6输出。

时钟分频器7将对VCO5所产生的输出时钟信号进行N分频(N为自然数)后的信号作为比较时钟信号fp，并向相位比较器2反馈。

图2是表示本发明实施方式1的VCO的输入电压-输出频率特性的特性图，VCO5的输入电压-输出频率特性如图2所示，在线性特性的范围内使用。在图2中，若从输出频率的f0的变化部分g成为输入电压v的函数g(v)，则根据图2的特性图，可以明确：

|VH-Vn|＝|VL-Vn|＝E(常数)

g(VH-Vn)＝-g(VL-Vn)＝df，g(0)＝0    (1)。

即：

df＝G(常数)                         (2)。

因而，VCO5的电压对频率灵敏度K是

K＝G/E(常数)                        (3)，

若使用该K表示针对VCO5的输入为Vn+x时的输出频率y，则为

y＝f0+g(x)＝f0+Kx                   (4)。

而且，在稳定状态下的频率的关系是f0＝N×fr，并且fr＝fp。此时，N是包含自然数的正的假分数。

图3是表示本发明的实施方式1的相位比较器、平均器及电压锁存电路的基本动作的时序图，图4是表示本发明的实施方式1的相位比较器、平均器及电压锁存电路的基本动作的波形图。

接下来对动作进行说明。

在图1中，首先将由基准时钟信号输入端子1输入的基准时钟信号fr输入到相位比较器2。此外，利用时钟分频器7将来自VCO5的输出时钟信号分频为1/N，并将其作为比较时钟信号fp输出到相位比较器2。

其次，在相位比较器2中，执行所输入的基准时钟信号fr与比较时钟信号fp的相位比较，输出使高电压电平VH与低电压电平VL的脉冲宽度与该相位差一致的矩形波信号，作为相位差检出信号。

此处，将相位比较器2的输出假定为如下方式。

高电压电平VH是比基准电平Vn高的电位，低电压电平VL是比基准电平Vn低的电位。此外，高电压电平VH及低电压电平VL是分别与基准电平Vn的差的绝对值相等且符号不同的电位。

即：

VH-Vn＝E(常数)     (5)

VL-Vn＝-E(常数)    (6)

其中，E＞0。

此处，在输入到平均器3的相位比较器2的输出中，能够将在基准时钟信号fr的一个周期期间应该附加或削减的相位差作为矩形波信号的高电压电平VH的脉冲宽度或低电压电平VL的脉冲宽度来读取，在平均器3中，将该相位差在基准时钟信号fr的一个周期中进行时间平均并进行输出。

在电压锁定电路4中，在LOAD信号输入定时对平均器3的输出值进行锁存保持，将其作为针对VCO5的控制电压输入。

在图3中示出这些相位比较器2、平均器3及电压锁存电路4的基本动作例子。在图3中，在平均器3中进行时间平均的基准时钟信号fr的一个周期是从基准时钟信号fr的下降沿至下一次的下降沿的时间。此外，对于表示电压锁存电路4中的锁存的定时的LOAD信号输入，也是基准时钟信号fr的下降沿，对于电压锁存电路4来说，在下一个下降沿输入LOAD信号之前，将在先前的LOAD信号输入时刻的输入电压值作为输出进行保持。

根据来自该电压锁存电路4的控制电压，将来自VCO5的输出时钟信号之一作为来自PLL电路的输出，从时钟信号输出端子6向外部输出，另一个进行分支并向时钟分频器7输出，作为被N分频后的比较时钟信号fp，再次向相位比较器2反馈。

对于本实施方式1的PLL电路来说，在相位同步确立后，对于相位比较器2的输出来说，高电压电平VH的脉冲宽度和低电压电平VL的脉冲宽度一致，在利用平均器3获得的基准时钟信号fr周期中的时间平均成为基准电平Vn，对其进行接收后的电压锁存电路4的输出也成为稳定的VCO5的基准电平Vn。因而，可以预测来自VCO5的输出即PLL电路的输出时钟信号的频率成为变动较少的时钟输出。

在本实施方式1中，不是利用传递函数记述作为PLL的动作，而是作为基准时钟信号fr的一个周期的相位调整量的数列进行处理。例如，在利用相位比较器2中，检测出比较时钟信号fp比基准时钟信号fr相位超前θ的情况下，此外，在利用相位比较器2检测出比较时钟信号fp比基准时钟信号fr相位延迟θ的情况下，该检测信号波形如图4。此处，将Vn的位置作为基准线，观察该矩形波信号的高电压电平VH和低电压电平VL时，根据图2的输入电压-输出频率特性，如图4所示，高电压电平VH成为使相位超前的要素，低电压电平VL成为使相位延迟的要素。

并且，在检测出比较时钟信号fp相对于基准时钟信号fr延迟θ相位的情况下，相位比较器2的输出在基准时钟信号fr的一个周期内，变为图4的T0区间所示的使相位超前的要素比使相位延迟的要素大的状态，利用平均器3将其在基准时钟信号fr的一个周期内变换为时间平均值，然后，利用电压锁存电路4将该时间平均值作为在图4的T1区间的期间针对VCO5的控制电压输入而进行保持。这样，能够使比较时钟信号fp的相位前进与基准时钟信号fr和比较时钟信号fp的相位差θ成比例的量。

此外，在检测出比较时钟信号fp相对于基准时钟信号fr超前θ相位的情况下，相位比较器2的输出在基准时钟信号fr的一个周期内，成为图4的T2区间所示的使相位超前的要素比使相位延迟的要素小的状态，利用平均器3将其在基准时钟信号fr的一个周期内变换为时间平均值，接下来利用电压锁存电路4将该时间平均值作为在图4的T3区间的期间针对VCO5的控制电压输入而进行保持。这样，能够使比较时钟信号fp的相位延迟与基准时钟信号fr和比较时钟信号fp的相位差θ成比例的量。

作成定量地将这些电路动作进行记述的算式模型。

若将t＝0时刻的基准时钟信号fr和比较时钟信号fp的相位差定义为θ，则t＞0时刻的相位差φ(t)由下式(7)给出。

(公式1)

$\mathrm{\ψ}\left(t\right)=\mathrm{\θ}-\frac{1}{N}\·{\∫}_0^{f}g\left(v\left(x\right)\right)\mathrm{dx}...\left(7\right)$

此处，将基准时钟信号fr的周期定义为T(即，由于基准时钟信号fr的频率是f0，因而T＝1/f0)。

将t＝(n-1)T时刻的基准时钟信号fr和比较时钟信号fp的相位差(从基准时钟信号fr的相位减去比较时钟信号fp的相位的值)定义为θ_n-1，将t＝nT时刻的基准时钟信号fr和比较时钟信号fp的相位差定义为θ_n，在nT＜t＜(n+1)T的期间，若被输入到VCO5的控制电压v(t)使用阶跃函数U(t)

(公式2)

$U\left(t\right)=\left\{\begin{array}{cc}1,& t>0\\ 0,& t<0\end{array}\right....\left(8\right),$

则在比较时钟信号fp比基准时钟信号fr相位延迟(θ_n-1＞0)的情况下，成为下式(9)。

(公式3)

$v\left(t\right)=V_n+\frac{{\mathrm{\&theta;}}_{n-1}}{\mathrm{\&pi;}}E\&CenterDot;U(t-\mathrm{nT})-\frac{{\mathrm{\&theta;}}_{n-1}}{\mathrm{\&pi;}}E\&CenterDot;U(t-(n+1)T)...\left(9\right)$

这与

(公式4)

$v\left(t\right)=V_n+\frac{{\mathrm{\&theta;}}_{n-1}}{\mathrm{\&pi;}}E$ (其中，nT＜t≤(n+1)T)…(10)是相同值。

若将所述v(t)代入g(v)，将g变换为时间t的函数，

(公式5)

$g\left(t\right)=K\&CenterDot;[v\left(t\right)-V_n]=\frac{{\mathrm{\&theta;}}_{n-1}}{\mathrm{\&pi;}}G$ (其中，nT＜t≤(n+1)T)…(11)

则同样地，在比较时钟信号fp比基准时钟信号fr相位超前(θ_n-1＜0)的情况下，若求出g和时间t的函数，则与上式(11)完全相同。

因此，若nT＜t≤(n+1)T的频率变化量g(t)使用阶跃函数表现(θ_n-1＞0)和(θ_n-1＜0)的两种情况，则成为下式(12)。

(公式6)

$g\left(t\right)=\frac{{\mathrm{\&theta;}}_{n-1}}{\mathrm{\&pi;}}\&CenterDot;G\&CenterDot;[U(t-\mathrm{nT})-U(t-(n+1)T)]...\left(12\right)$

使用此式可以计算t＝(n+1)T时的相位差θ_n+1，

(公式7)

${\mathrm{\&theta;}}_{n+1}=\mathrm{\&psi;}\left[(n+1)T\right]=\mathrm{\&theta;}-\frac{G\&CenterDot;T}{\mathrm{\&pi;}\&CenterDot;N}\&CenterDot;\underset{k=0}{\overset{n-1}{\mathrm{\&Sigma;}}}{\mathrm{\&theta;}}_k...\left(13\right)$

由此，成为

(公式8)

${\mathrm{\&theta;}}_{n+2}={\mathrm{\&theta;}}_{n+1}-\frac{G\&CenterDot;T}{\mathrm{\&pi;}\&CenterDot;N}\&CenterDot;{\mathrm{\&theta;}}_n...\left(14\right)$

这样的递推关系式，这成为表示每个周期T的相位差变化的算式模型。

此外，使用利用上式求得的θ_n-1，利用上述g(t)也可以求得每个周期T的频率变化。

但是，该数列的收敛条件是本实施方式1的PLL电路的锁定(lockup)条件，必须是

(公式9)

$0<\frac{G\&CenterDot;T}{\mathrm{\&pi;}\&CenterDot;N}<\frac{1}{4}...\left(15\right).$

相反地，若满足所述条件，则意味着不管初始(t＝0时刻)相位差θ是何值都必须锁定。

即，若使用本实施方式1的算式模型，则针对实施方式1的PLL电路的阶跃相位输入的响应动作可以将相位差和频率的变化全都掌握，并且，也可以进行锁定时间的设计。

这样，根据实施方式1的PLL电路，相位同步确立后，作为VCO5的输入，由于仅是稳定的基准电平Vn，因而作为PLL电路的输出时钟信号的频率成为变动较少的状态。

此外，若相位收敛条件

|θ_n|＜ε(ε为相位同步确立后的允许相位差的最大值)(16)被确定，则根据满足此式的n可以立刻算出收敛速度为n×T这样的现有PLL电路的优点被沿用。

如上所述，根据本实施方式1，在该PLL电路的相位同步确立后，利用平均器3得到的平均值成为稳定的基准电平。因此，由VCO5生成的输出时钟信号根据该基准电平Vn使输出频率变动变小。

此外，设置电压锁存电路4，由此，能够使该PLL电路的相位同步确立后的输入到VCO5的基准电平Vn进一步固定，进一步减小输出频率变动。

此外，由于将基准时钟信号fr作为唯一的时钟信号，因而不处理两种基准时钟信号而容易将电路结构简化。

并且，为了PLL电路的应答，使用由数列表现的算式模型，由此，针对PLL电路的阶跃相位输入的应答动作可以同时对相位差及频率的变化进行掌握，并且，也可以进行锁定时间的设计。

实施方式2

图5是表示本发明的实施方式2的相位比较器、平均器及电压锁存电路的基本动作的波形图。

在图中，对于相位比较器2来说，按照该基准时钟信号fr的每个周期执行从基准时钟信号输入端子1所输入的基准时钟信号fr与所反馈的比较时钟信号fp的相位比较，输出如下的矩形波信号：将基准电平Vn作为中间值并且具有与相位超前或延迟相对应的高电压电平VH与低电压电平VL的两个值，这些高电压电平VH和低电压电平VL的脉冲宽度与相位差成比例，在无相位差的情况下，这些高电压电平VH及低电压电平VL的脉冲宽度消失。

即，在所述实施方式1的相位比较器2中，如图4所示，在比较时钟信号fp比基准时钟信号fr相位延迟θ的情况下，对于高电压电平VH(使相位超前的要素)来说，作成其相位拓宽θ后的脉冲宽度，并且，对于低电压电平VL(使相位延迟的要素)来说，作成其相位变窄θ后的脉冲宽度，在比较时钟信号fp比基准时钟信号fr相位超前θ的情况下，对于高电压电平VH(使相位超前的要素)来说，作成其相位变窄θ后的脉冲宽度，并且，对于低电压电平VL(使相位延迟的要素)来说，作成其相位拓宽θ后的脉冲宽度。

在本实施方式2的相位比较器2中，如图5所示，在比较时钟信号fp比基准时钟信号fr相位延迟θ的情况下，使高电压电平VH(使相位超前的要素)的脉冲宽度等于相当于该相位θ的量，在比较时钟信号fp比基准时钟信号fr超前相位θ的情况下，使低电压电平VL(使相位延迟的要素)的脉冲宽度等于相当于该相位θ的量。

在本实施方式2中，平均器3在基准时钟信号fr的每个周期内将从相位比较器2输出的矩形波信号平均化，并输出该平均值，电压锁存电路4与基准时钟信号fr同步地读出从平均器3输出的电压值并且进行输出，在输入下一个基准时钟信号fr之前，对该电压值进行输出保持。

如上所述，根据本实施方式2，在该PLL电路的相位同步确立后，利用平均器3得到的平均值成为稳定的基准电平。因而，利用VCO5生成的输出时钟信号能够根据该基准电平Vn将输出频率变动变小。

此外，设置电压锁存电路4，由此，使输入到该PLL电路的相位同步确立后的VCO5的基准电平Vn进一步固定，能够使输出频率变动变得更小。

而且，若收敛条件与“实施方式1”同样地进行计算，则为

(公式10)

$0<\frac{G\&CenterDot;T}{\mathrm{\&pi;}\&CenterDot;N}<\frac{1}{2}...\left(17\right).$

实施方式3

图6是表示本发明的实施方式3的PLL电路的结构图，在图中，振荡器8与输入到相位比较器2的基准时钟信号fr不同的基准时钟信号fa起振。其他的结构与图1相同。

在所述实施方式1的平均器3中，在基准时钟信号fr的每个周期内将从相位比较器2输出的矩形波信号平均化，输出其平均值，电压锁存电路4与基准时钟信号fr同步地读出从平均器3输出的电压值并进行输出，在输入下一个基准时钟信号fr之前，对该电压值进行输出保持。

在本实施方式3的平均器3中，在与基准时钟信号fr不同的基准时钟信号fa的每个周期内将从相位比较器2输出的矩形波信号平均化，输出其平均值，电压锁存电路4与同基准时钟信号fr不同的基准时钟信号fa同步地读出从平均器3输出的电压值并进行输出，在输入下一个基准时钟信号fa之前，对该电压值进行输出保持。

如上所述，根据本实施方式3，与同输入到相位比较器2的基准时钟信号fr不同的基准时钟信号fa同步地对平均器3及电压锁存电路4进行处理，所以，输入到相位比较器2的基准时钟信号fr与输入到平均器3及电压锁存电路4的基准时钟信号fa不相互依存而能够彼此独立地进行处理，能够增加电路设计的自由度。

实施方式4

图7是表示本发明的实施方式4的PLL电路的结构图，在图中，切换电路9将输入到平均器3及电压锁存电路4的基准时钟信号自由地切换成与输入到相位比较器2的基准时钟信号fr相同、或者切换成不同的基准时钟信号fa。其他的结构与图1相同。

在所述实施方式3的平均器3及电压锁存电路4中，必需与利用振荡器8而产生的基准时钟信号fa同步地进行处理，没有基准时钟信号的选择的余地，但是，在本实施方式4的平均器3及电压锁存电路4中，利用切换电路9，能够选择成为输入到相位比较器2的基准时钟信号fr或者成为由振荡器8产生的基准时钟信号fa，能够使基准时钟信号具有选择的余地。

如上所述，根据本实施方式4，由于设置有将输入到平均器3及电压锁存电路4的基准时钟信号自由切换为与输入到相位比较器2的基准时钟信号fr相同或者切换为不同的基准时钟信号fa的切换电路9，所以，能够根据电路结构适当选择如何设定基准时钟信号。

产业上的可利用性

如上所述，本发明的PLL电路是可以适用于例如便携电话的基站等。

Claims (2)

1.一种PLL电路，其特征在于，

具有：相位比较器，在基准时钟信号的每个周期内执行该基准时钟信号与比较时钟信号的相位比较，输出矩形波信号，该矩形波信号将基准电平作为中间值并具有与相位的超前或延迟相对应的高电压电平或低电压电平、且具有与相位差相对应的脉冲宽度；平均器，在基准时钟信号的每个周期内将从所述相位比较器输出的矩形波信号平均化，输出其平均值；电压锁存电路，在基准时钟信号的一个周期的起点读出所述平均器输出的平均值并将该读出的平均值保持到所述一个周期的终点，并且，在所述终点输出该保持的平均值；电压控制振荡器，在电压-频率特性具有线性特性的范围内使用，生成与所述电压锁存电路输出的平均值对应的频率的输出时钟信号；分频器，对所述电压控制振荡器生成的输出时钟信号进行N分频，将利用该N分频所得到的信号作为比较时钟信号，反馈到所述相位比较器，其中N为自然数。

2.一种设计方法，其特征在于，

使用由数列表现如下步骤的算式模型，设计PLL电路：

相位比较步骤，在基准时钟信号的每个周期内执行该基准时钟信号与比较时钟信号的相位比较，输出矩形波信号，该矩形波信号将基准电平作为中间值并具有与相位的超前或延迟相对应的高电压电平或低电压电平、且具有与相位差相对应的脉冲宽度；

平均步骤，在基准时钟信号的每个周期内，将由所述相位比较步骤输出的矩形波信号平均化，输出其平均值；

电压锁存步骤，在基准时钟信号的一个周期的起点读出由所述平均步骤输出的平均值并将该读出的平均值保持到所述一个周期的终点，并且，在所述终点输出该保持的平均值；

电压控制振荡步骤，在电压-频率特性具有线性特性的范围内执行，生成与由所述电压锁存步骤输出的平均值对应的频率的输出时钟信号；

分频步骤，对由所述电压控制振荡步骤生成的输出时钟信号进行N分频，将利用该N分频所得到的信号作为比较时钟信号，反馈到所述相位比较步骤，其中N为自然数。

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