JPS5834985B2 - Ｐｌｌ ホウシキ - Google Patents
Ｐｌｌ ホウシキInfo
- Publication number
- JPS5834985B2 JPS5834985B2 JP50053691A JP5369175A JPS5834985B2 JP S5834985 B2 JPS5834985 B2 JP S5834985B2 JP 50053691 A JP50053691 A JP 50053691A JP 5369175 A JP5369175 A JP 5369175A JP S5834985 B2 JPS5834985 B2 JP S5834985B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- voltage
- sampling
- output
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Rectifiers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は過渡特性を著しく改善したＰＬＬ（Ｐｈａｓｅ
−１ｏｃｋｅｄ−１ｏｏｐ ）方式に関する。
−１ｏｃｋｅｄ−１ｏｏｐ ）方式に関する。
ＰＬＬは広く応用されつつあり、そのＰＬＬの効果的な
応用の一つは入力信号から、その整数倍または整数分の
１で且つ入力信号に同期した無数の基準信号又は任意の
多相信号を発生させ得ることである。
応用の一つは入力信号から、その整数倍または整数分の
１で且つ入力信号に同期した無数の基準信号又は任意の
多相信号を発生させ得ることである。
ここでサイリスクを使用した三相位相制御順変換器の制
御信号発生器を一例にとって示せば、三相位相制御変換
器の順変換器出力は三個のサイリスクの各点弧位相を変
化させることによって可変できるけれどもそれぞれのサ
イリスクの各点弧信号を正確に１２０°づつの位相差を
保ったまま電源交流波形に対しての位相を変化させる必
要がある。
御信号発生器を一例にとって示せば、三相位相制御変換
器の順変換器出力は三個のサイリスクの各点弧位相を変
化させることによって可変できるけれどもそれぞれのサ
イリスクの各点弧信号を正確に１２０°づつの位相差を
保ったまま電源交流波形に対しての位相を変化させる必
要がある。
第１図は前記各点弧信号を得るための従来のＰＬＬ方式
三相位相制御器の内部構成ブロック図であって、同図に
おいては１は移相器、２は位相比較器、３はローパスフ
ィルター ４は増幅器、５は電圧制御発振器、６は分局
器（３進カウンター）であり、ｆは商用周波数である。
三相位相制御器の内部構成ブロック図であって、同図に
おいては１は移相器、２は位相比較器、３はローパスフ
ィルター ４は増幅器、５は電圧制御発振器、６は分局
器（３進カウンター）であり、ｆは商用周波数である。
分周器の出力周波数ｆｏは常に移相器１の出力周波数ｆ
ｓと一定の位相差関係となり、従って電圧制御発振器５
の出力周波数はｆｓの３倍の周波数となる。
ｓと一定の位相差関係となり、従って電圧制御発振器５
の出力周波数はｆｓの３倍の周波数となる。
サイリスク点弧信号は３進カウンター即ち分局器６の並
列出力１，２．３を利用するので各出力１゜２．３はそ
れぞれ１２０°づつの位相差角をもっており、このこと
から１つの移相器によって電源交流波に対する位相を変
化させることができるので３相の平衡がくずれることが
ないという利点がある。
列出力１，２．３を利用するので各出力１゜２．３はそ
れぞれ１２０°づつの位相差角をもっており、このこと
から１つの移相器によって電源交流波に対する位相を変
化させることができるので３相の平衡がくずれることが
ないという利点がある。
しかしながら前記従来の制御器にあっては電圧制御発振
器５の周波数を正確に３ｆｓに設定する為にはローパス
フィルター３の出力にリップルが含まれてはならず、そ
の為のリップル除去用ローパスフィルター３の時定数を
周波数ｆｓの周期Ｔｓ（＝１／ｆ５）より十分長くする
必要を生じるとともにこのように長い時定数はｆｓが商
用周波数（５０又は６０Ｈｚ）のように低い場合には移
相器１で位相を変化させたときに分周器６の出力信号の
応答が著しく遅くなり、その結果実用上障害を生じるよ
うになるという欠点があった。
器５の周波数を正確に３ｆｓに設定する為にはローパス
フィルター３の出力にリップルが含まれてはならず、そ
の為のリップル除去用ローパスフィルター３の時定数を
周波数ｆｓの周期Ｔｓ（＝１／ｆ５）より十分長くする
必要を生じるとともにこのように長い時定数はｆｓが商
用周波数（５０又は６０Ｈｚ）のように低い場合には移
相器１で位相を変化させたときに分周器６の出力信号の
応答が著しく遅くなり、その結果実用上障害を生じるよ
うになるという欠点があった。
そこで、本発明は位相比較器と電圧制御発振器の特性に
一定の関係をもたせることによって分周器出力信号の応
答速度を著しく改善できるようにしたＰＬＬ方式を提供
することを目的とするものである。
一定の関係をもたせることによって分周器出力信号の応
答速度を著しく改善できるようにしたＰＬＬ方式を提供
することを目的とするものである。
第２図は本発明の一実施例に係るＰＬＬ方式による三相
位相制御信号発生器のブロック図である。
位相制御信号発生器のブロック図である。
第２図において、７は移相器、８はのこぎり波発生器、
９は位相比較器、１０は電圧制御発振器、１１は分局器
（３進カウンター）である。
９は位相比較器、１０は電圧制御発振器、１１は分局器
（３進カウンター）である。
ここで入力源信号は第１図の場合と同様に周波数ｆなる
電源交流波であり、移相器７も第１図の移相器１と同様
の動作でその出力信号の周波数は入力周波数ｆに等しく
位相のみ可変する。
電源交流波であり、移相器７も第１図の移相器１と同様
の動作でその出力信号の周波数は入力周波数ｆに等しく
位相のみ可変する。
なお以下の説明を簡便化する為便宜上１々をＴｓと表わ
す。
す。
第３図は前記のこぎり波発生器８の具体的回路構成図で
ある。
ある。
また位相比較器９はサンプリングホールド回路で構成さ
れ分周器１１（３進カウンタ）の出力でサンプリングさ
れる。
れ分周器１１（３進カウンタ）の出力でサンプリングさ
れる。
電圧制御発振器１０は位相比較器９の出力制御電圧Ｖｓ
の変化に比例した周期で発振し、例えば第４図のユニジ
ャンクション・トランジスタＵＪＴを使用した発振回路
で構成される。
の変化に比例した周期で発振し、例えば第４図のユニジ
ャンクション・トランジスタＵＪＴを使用した発振回路
で構成される。
第５図は第２図の制御信号発生器における各部の動作波
形図と電圧制御発振器１０の特性を示すものである。
形図と電圧制御発振器１０の特性を示すものである。
のこぎり波発生器８は第３図の回路で示されるように、
移相器７からの出力を波形整形回路１２に加えて波形整
形しこの波形整形回路の出力を微分回路１３に加えて微
分する。
移相器７からの出力を波形整形回路１２に加えて波形整
形しこの波形整形回路の出力を微分回路１３に加えて微
分する。
この微分回路の出力部はユニジャンクショントランジス
タ（ＵＪＴ）１４の一方のベースｂ１に接続されるとと
もに抵抗Ｒ１を介して電源＋Ｖｃｃにも接続される。
タ（ＵＪＴ）１４の一方のベースｂ１に接続されるとと
もに抵抗Ｒ１を介して電源＋Ｖｃｃにも接続される。
他方のベースｂ２は接地され、ＵＪＴ１４のエミッタｅ
とアース間にコンデンサＣｓが挿入され、さらにエミッ
タｅは抵抗を介して演算増幅器１５の負端子（→に接続
されると共に、抵抗Ｒｏと電池Ｅｏからなる直流レベル
設定回路１６を介して接地される。
とアース間にコンデンサＣｓが挿入され、さらにエミッ
タｅは抵抗を介して演算増幅器１５の負端子（→に接続
されると共に、抵抗Ｒｏと電池Ｅｏからなる直流レベル
設定回路１６を介して接地される。
演算増幅器１５の正端子（ト）は接地され、この増幅器
１５の出力は抵抗を介して負端子に）に帰還され、出力
からのこぎり波電圧υＳ（周期Ｔｓ）を得るように構成
される。
１５の出力は抵抗を介して負端子に）に帰還され、出力
からのこぎり波電圧υＳ（周期Ｔｓ）を得るように構成
される。
第４図の電圧制御発振器１０にあっては、ユニジャンク
ショントランジスタ（ＵＪＴ）Ｔγのベースｂ１には抵
抗を介してのこぎり波電圧υＳをサンプリングしたサン
プリング電圧Ｖｓが加えられ、ベースｂ２は抵抗を介し
て接地されると共に分周器１１の入力部に接続される。
ショントランジスタ（ＵＪＴ）Ｔγのベースｂ１には抵
抗を介してのこぎり波電圧υＳをサンプリングしたサン
プリング電圧Ｖｓが加えられ、ベースｂ２は抵抗を介し
て接地されると共に分周器１１の入力部に接続される。
ＵＪＴ１７のエミッタｅは電流器Ｉｏを介して電源＋Ｖ
ｃｃに接続されると共にコンデンサＣｏを介して接地さ
れる。
ｃｃに接続されると共にコンデンサＣｏを介して接地さ
れる。
ここでコンデンサＣｏの電圧波形は第５図に示すように
のこぎり波となり、そのピーク値はベースｂ１に加えら
れた電圧Ｖｓに比例する。
のこぎり波となり、そのピーク値はベースｂ１に加えら
れた電圧Ｖｓに比例する。
すなわち発振周期ＴはＶｓに比例しその比例定数はＩ。
によって調整できる。
コンデンサＣｏの放電時にベースｂ２に生じる電圧パル
スは分周器（３進カウンタ）１１に加えられ、その度に
カウント内容は１づつ進み、第５図に示すように３進カ
ウンタ出力１〜３が順次アクティブになる。
スは分周器（３進カウンタ）１１に加えられ、その度に
カウント内容は１づつ進み、第５図に示すように３進カ
ウンタ出力１〜３が順次アクティブになる。
次に第５図によって電圧制御発振器１０ｊ６よび分周器
１１に位相応答動作について説明する。
１１に位相応答動作について説明する。
のこぎり波υＳは移相器７の出力によってトリガーされ
、その周期はＴｓで一定のピーク値と一定の傾斜を持っ
ている。
、その周期はＴｓで一定のピーク値と一定の傾斜を持っ
ている。
・のこぎり波υＳはカウンタ出力１の立上りでサンプリ
ングされ、その瞬時電圧Ｖｓは次のサンプリング時点ま
でホールドされ、電圧制御発振器１０に加えられる。
ングされ、その瞬時電圧Ｖｓは次のサンプリング時点ま
でホールドされ、電圧制御発振器１０に加えられる。
ここで電圧制別発振器１０の動作は図中一点鎖線で示さ
れるコンデンサＣｏの電圧波形で表わされ、そのピーク
値はＶｓに等しく描いてあり、発振周波はＶｓに比例す
る。
れるコンデンサＣｏの電圧波形で表わされ、そのピーク
値はＶｓに等しく描いてあり、発振周波はＶｓに比例す
る。
また分周器１１は３進カウンタであるから、コンデンサ
Ｃｏの電圧波形の３周期毎にサンプリングが行なわれる
。
Ｃｏの電圧波形の３周期毎にサンプリングが行なわれる
。
今、図のようにのこぎり波υＳの１サイクル目の波形υ
ｓ１に対して、制御発振器１０の位相が遅れており、サ
ンプリング１が遅い位相で行なわれたとすれば、υｓ１
の瞬時電圧は低くなっているのでサンプリングされた電
圧Ｖｓが低くなり、コンデンサＣｏの放電開始電圧が低
くなるので、制御発振器１０の発振周期はＴｓ／／３よ
り短くなる。
ｓ１に対して、制御発振器１０の位相が遅れており、サ
ンプリング１が遅い位相で行なわれたとすれば、υｓ１
の瞬時電圧は低くなっているのでサンプリングされた電
圧Ｖｓが低くなり、コンデンサＣｏの放電開始電圧が低
くなるので、制御発振器１０の発振周期はＴｓ／／３よ
り短くなる。
このとき発振位相は進み、サンプリング２は、２サイク
ル目ののこぎり波υｓ２に対して、サンプリング１より
進んだ位相で行なわれる。
ル目ののこぎり波υｓ２に対して、サンプリング１より
進んだ位相で行なわれる。
同様に、発振位相が進んでいる場合はサンプリング電圧
Ｖｓが大きくなり、発振周期はＴｓ／／３より大きくな
って位相が遅れる。
Ｖｓが大きくなり、発振周期はＴｓ／／３より大きくな
って位相が遅れる。
このように、発振位相の進み、遅れがサンプリング毎に
修正され、カウンタ出力１の位相はのこぎり波υＳに対
して一定の位相となり、カウンタ出力２および３は等間
隔となる。
修正され、カウンタ出力１の位相はのこぎり波υＳに対
して一定の位相となり、カウンタ出力２および３は等間
隔となる。
ここで、定常状態でのこぎり波υＳの仮想延長線がＯボ
ルトとなる時刻ｔ。
ルトとなる時刻ｔ。
における次周期ののこぎり波の瞬時電圧をＶ。
とし、電圧制御発振器１０はその制御電圧ＶｓがＶ。
のとき、発振周期ＴがＴＳ／／３になるように調整され
ているとする。
ているとする。
第５図はこの条件の下に描いである。
その結果、のこぎり波υＳの位相が移相器７によって変
化した後、最初のサンプリング１でのサンプリングホー
ルド電圧Ｖｓは時刻ｔ。
化した後、最初のサンプリング１でのサンプリングホー
ルド電圧Ｖｓは時刻ｔ。
までの時間差ｔに比例し、制御発振器１０の周期Ｔもｔ
に比例し、３Ｔは時間差ｔに等しいので、次のサンプリ
ング２は必ず時刻ｔ。
に比例し、３Ｔは時間差ｔに等しいので、次のサンプリ
ング２は必ず時刻ｔ。
で行なわれる。すなわち、カウンタ出力１の位相はサン
プリング１とサンプリング２の間に修正を完了し、サン
プリング２でサンプリングホールド電圧ＶｓはＶ。
プリング１とサンプリング２の間に修正を完了し、サン
プリング２でサンプリングホールド電圧ＶｓはＶ。
に、制御発振器１０の周期はＴｓ／３に戻り、定常状態
となる。
となる。
サンプリング３以降はＶｓもＴも変化しない。
以上の動作はサンプリング毎に行なわれるので上記第２
図に示した移相器７の位相を変化させた後、それに従っ
てのこぎり波υＳの位相が変化するが、分局器１１の３
進カウンタ出力はのこぎり波の１サイクルで応答して移
相器出力に従った位相となる。
図に示した移相器７の位相を変化させた後、それに従っ
てのこぎり波υＳの位相が変化するが、分局器１１の３
進カウンタ出力はのこぎり波の１サイクルで応答して移
相器出力に従った位相となる。
このように電圧制御発振器１０をその発振周期が制御電
圧に比例するように構成し、入力信号に同期したのこぎ
り波をサンプリングホールドするように位相比較器９を
構成し、その出力を電圧制御発振器１０の制御電圧とす
れば、第２回目の位相比較時点で位相比較器出力が最終
値に等しくなるような関係を持つＰＬＬを構成すること
ができる。
圧に比例するように構成し、入力信号に同期したのこぎ
り波をサンプリングホールドするように位相比較器９を
構成し、その出力を電圧制御発振器１０の制御電圧とす
れば、第２回目の位相比較時点で位相比較器出力が最終
値に等しくなるような関係を持つＰＬＬを構成すること
ができる。
第６図は従来のＰＬＬ方式と本発明によるＰＬＬ方式と
の位相の応答特性を比較したものである。
の位相の応答特性を比較したものである。
ここで移相器の位相を同図のＡのように突然変化させた
場合、従来のＰＬＬ方式では一点鎖線Ｂのように分周器
出力の位相が指数的に応答するのに対し、本発明のＰＬ
Ｌ方式では破線Ｃのように分周器出力位相が直線的に応
答し、■サイクルで応答を完了する。
場合、従来のＰＬＬ方式では一点鎖線Ｂのように分周器
出力の位相が指数的に応答するのに対し、本発明のＰＬ
Ｌ方式では破線Ｃのように分周器出力位相が直線的に応
答し、■サイクルで応答を完了する。
応答開始までの時間は信号線の１サイクル以内である。
もし、第５図で示される同期Ｔとサンプリング電圧Ｖｓ
の特性またはのこぎり波υＳの直線性が悪く、サンプリ
ング２におけるサンプリング電圧Ｖｓが周期Ｔ＝心にな
る電圧Ｖｏに等しくなり、１０％の誤差があったとして
も位相関係はサンプリング１で１０％、サンプリング２
で１％、サンプリング３で０．１％の誤差となり速やか
に応答する。
の特性またはのこぎり波υＳの直線性が悪く、サンプリ
ング２におけるサンプリング電圧Ｖｓが周期Ｔ＝心にな
る電圧Ｖｏに等しくなり、１０％の誤差があったとして
も位相関係はサンプリング１で１０％、サンプリング２
で１％、サンプリング３で０．１％の誤差となり速やか
に応答する。
また、第２図で移相器７を省略してのこぎり波υＳの位
相を電源交流波ｆに固定し、第３図の電池Ｅｏを変化し
てυＳに重畳される直流電位を変化し、サンプリング電
圧ＶｓがＶｏとなる位相を変化することによって分局器
１１の出力パルスの位相を変化させることも可能である
。
相を電源交流波ｆに固定し、第３図の電池Ｅｏを変化し
てυＳに重畳される直流電位を変化し、サンプリング電
圧ＶｓがＶｏとなる位相を変化することによって分局器
１１の出力パルスの位相を変化させることも可能である
。
第５図かられかるように、のこぎり波υＳの直流レベル
が変化しても、その仮想延長線が０ボルトとなる時点ｔ
。
が変化しても、その仮想延長線が０ボルトとなる時点ｔ
。
における次周期ののこぎり波電圧がＶｏとなる関係は保
たれ、■サンプリング周期で出力の位相が応答する特性
は変らず、ｔｏすなわちカウンタ出力１の位相がのこぎ
り波υＳに対して変化し、電池Ｅｏによって出力の位相
が変化できるのである。
たれ、■サンプリング周期で出力の位相が応答する特性
は変らず、ｔｏすなわちカウンタ出力１の位相がのこぎ
り波υＳに対して変化し、電池Ｅｏによって出力の位相
が変化できるのである。
尚、上記した分周器１１の３進カウンタをｎ進カウンタ
に、制御電圧Ｖｏにおける発振周期をｂに変更すること
によりｎ相パルス列が得られることは自明である。
に、制御電圧Ｖｏにおける発振周期をｂに変更すること
によりｎ相パルス列が得られることは自明である。
又移相器を使用せずサンプリング信号をｎ進カウンタの
出力１から出力２あるいは他の出力信号に変更すること
によって位相可変パルス列を得ることも可能である。
出力１から出力２あるいは他の出力信号に変更すること
によって位相可変パルス列を得ることも可能である。
上記詳述した如く本発明のＰＬＬ方式によれば。
入力信号に同期したのこぎり波をサンプリングホールド
した電圧で電圧制御発振器の発振周期を制御しているた
め出力信号の応答特性が著しく改善され、信号源の周波
数が低い場合には特に有効である。
した電圧で電圧制御発振器の発振周期を制御しているた
め出力信号の応答特性が著しく改善され、信号源の周波
数が低い場合には特に有効である。
第１図は従来のＰＬＬ方式による三相位相制御信号発生
器のブロック図、第２図は本発明のＰＬＬ方式による三
相位相制御信号発生器のブロック図、第３図は同上ＰＬ
Ｌ方式の位相比較器の一実施例を示す回路図、第４図は
同上ＰＬＬ方式の電圧制御発振器の一実施例を示す回路
図、第５図は同上ＰＬＬ方式の動作説明図、第６図は同
上ＰＬＬ方式の出力信号位相応答特性図を示す。 ７：移相器、８：のこぎり波発生器、９：位相比較器、
１０：電圧制御発振器、１１：分周器（ｎ進カウンタ）
。
器のブロック図、第２図は本発明のＰＬＬ方式による三
相位相制御信号発生器のブロック図、第３図は同上ＰＬ
Ｌ方式の位相比較器の一実施例を示す回路図、第４図は
同上ＰＬＬ方式の電圧制御発振器の一実施例を示す回路
図、第５図は同上ＰＬＬ方式の動作説明図、第６図は同
上ＰＬＬ方式の出力信号位相応答特性図を示す。 ７：移相器、８：のこぎり波発生器、９：位相比較器、
１０：電圧制御発振器、１１：分周器（ｎ進カウンタ）
。
Claims (1)
- １ 人力信号に同期したのこぎり波電圧を発生するのこ
ぎり波発生器と、電圧制御発振器に係わる出力信号の位
相に応じて前記のこぎり波電圧をサンプリングホールド
する位相比較器と、前記位相比較器からのサンプリング
電圧で発振周期を制御される電圧制御発振器とを有し、
前記電圧制御発振器の発振出力の位相を前記サンプリン
グ電圧によって制御することを特徴とする、ＰＬＬ方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50053691A JPS5834985B2 (ja) | 1975-04-30 | 1975-04-30 | Ｐｌｌ ホウシキ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50053691A JPS5834985B2 (ja) | 1975-04-30 | 1975-04-30 | Ｐｌｌ ホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51128250A JPS51128250A (en) | 1976-11-09 |
| JPS5834985B2 true JPS5834985B2 (ja) | 1983-07-30 |
Family
ID=12949827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50053691A Expired JPS5834985B2 (ja) | 1975-04-30 | 1975-04-30 | Ｐｌｌ ホウシキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834985B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2238221A1 (de) * | 1972-08-03 | 1974-02-14 | Hoechst Ag | Dialkyl-phosphinyl-alkansulfonate und verfahren zu ihrer herstellung |
-
1975
- 1975-04-30 JP JP50053691A patent/JPS5834985B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51128250A (en) | 1976-11-09 |
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