JPH0851363A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0851363A JPH0851363A JP20793394A JP20793394A JPH0851363A JP H0851363 A JPH0851363 A JP H0851363A JP 20793394 A JP20793394 A JP 20793394A JP 20793394 A JP20793394 A JP 20793394A JP H0851363 A JPH0851363 A JP H0851363A
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- signal
- circuit
- frequency
- clock
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Abstract
(57)【要約】
【目的】 入力交流信号を同信号より周波数が低いクロ
ックにてサンプリングしＡ／Ｄ変換する装置。 【構成】 交流入力信号Ｆｍを所定のタイミングクロッ
クにてサンプリングしホールドするサンプル・ホールド
回路、そのホールド電圧を上記と同一のタイミングクロ
ックでディジタル変換するＡ／Ｄ変換回路、及び上記タ
イミングクロックを生成するクロック発生部を備えてい
る。上記クロック発生部は、内部発振器の発振周波数を
１／Ｎにした信号が上記交流信号Ｆｍと同期するように
したＰＬＬ回路と、同ＰＬＬ回路の内部発振周波数Ｆｍ
×Ｎを１／（ＷＮ＋１）に分周し、 Ｆｓ＝ＦｍＮ／（ＷＮ＋１） なるタイミングクロックを生成する分周回路などからな
っている。ここでＮは交流入力信号Ｆｍからサンプリン
グする所要のデータ数、Ｗは任意に設定する正の整数で
ある。
ックにてサンプリングしＡ／Ｄ変換する装置。 【構成】 交流入力信号Ｆｍを所定のタイミングクロッ
クにてサンプリングしホールドするサンプル・ホールド
回路、そのホールド電圧を上記と同一のタイミングクロ
ックでディジタル変換するＡ／Ｄ変換回路、及び上記タ
イミングクロックを生成するクロック発生部を備えてい
る。上記クロック発生部は、内部発振器の発振周波数を
１／Ｎにした信号が上記交流信号Ｆｍと同期するように
したＰＬＬ回路と、同ＰＬＬ回路の内部発振周波数Ｆｍ
×Ｎを１／（ＷＮ＋１）に分周し、 Ｆｓ＝ＦｍＮ／（ＷＮ＋１） なるタイミングクロックを生成する分周回路などからな
っている。ここでＮは交流入力信号Ｆｍからサンプリン
グする所要のデータ数、Ｗは任意に設定する正の整数で
ある。
Description
【０００１】
【産業上の利用分野】この発明はアナログの交流入力信
号をディジタル変換するＡ／Ｄ変換装置に係り、特に、
入力信号をそれより低い周波数のクロックを用いてサン
プリングしディジタル変換するＡ／Ｄ変換装置に関する
ものである。
号をディジタル変換するＡ／Ｄ変換装置に係り、特に、
入力信号をそれより低い周波数のクロックを用いてサン
プリングしディジタル変換するＡ／Ｄ変換装置に関する
ものである。
【０００２】
【従来の技術】図６に従来装置の一般的な例を示す。ア
ナログの交流入力信号Ｆｍは例えば検出回路１により検
出され、増幅回路２にて適宜のレベルに増幅されたのち
サンプル・ホールド回路３に加えられる。この交流信号
Ｆｍを図７（ａ）に示す。
ナログの交流入力信号Ｆｍは例えば検出回路１により検
出され、増幅回路２にて適宜のレベルに増幅されたのち
サンプル・ホールド回路３に加えられる。この交流信号
Ｆｍを図７（ａ）に示す。
【０００３】上記サンプル・ホールド回路３とその後段
のＡ／Ｄ変換回路４には、図７（ｂ）に示すように交流
信号ＦｍのＮ倍の周波数を有するサンプリングクロック
Ｆｓが加えられ、サンプル・ホールド回路３は例えばク
ロックＦｓの立ち上がりで交流信号Ｆｍの１周期間のレ
ベルをＮ箇所（１，２，３，・・・Ｎ）サンプリングし
ホールドする。サンプル・ホールド回路３の出力を図７
（ｃ）に示す。Ａ／Ｄ変換回路４はこの出力をクロック
Ｆｓに同期してディジタル変換する。
のＡ／Ｄ変換回路４には、図７（ｂ）に示すように交流
信号ＦｍのＮ倍の周波数を有するサンプリングクロック
Ｆｓが加えられ、サンプル・ホールド回路３は例えばク
ロックＦｓの立ち上がりで交流信号Ｆｍの１周期間のレ
ベルをＮ箇所（１，２，３，・・・Ｎ）サンプリングし
ホールドする。サンプル・ホールド回路３の出力を図７
（ｃ）に示す。Ａ／Ｄ変換回路４はこの出力をクロック
Ｆｓに同期してディジタル変換する。
【０００４】Ａ／Ｄ変換回路４から送出される交流信号
Ｆｍの波形データは、例えばディジタル処理部５におい
て所定の処理がなされるようになっている。なお、サン
プリングクロックＦｓは例えばこのＡ／Ｄ変換装置や上
記ディジタル処理部５が組み込まれた図示しない親装置
から与えられるようになっている。
Ｆｍの波形データは、例えばディジタル処理部５におい
て所定の処理がなされるようになっている。なお、サン
プリングクロックＦｓは例えばこのＡ／Ｄ変換装置や上
記ディジタル処理部５が組み込まれた図示しない親装置
から与えられるようになっている。
【０００５】
【発明が解決しようとする課題】この従来装置は交流信
号ＦｍのＮ倍の周波数でサンプリングするため、交流信
号Ｆｍを１周期取り込むと１周期分のデータＮ個が得ら
れる。したがって、それ以上交流信号を取り込む必要は
無いからＡ／Ｄ変換は短時間で終了する。
号ＦｍのＮ倍の周波数でサンプリングするため、交流信
号Ｆｍを１周期取り込むと１周期分のデータＮ個が得ら
れる。したがって、それ以上交流信号を取り込む必要は
無いからＡ／Ｄ変換は短時間で終了する。
【０００６】しかしその反面、交流信号の周波数が高く
なるとサンプリングクロックもそのＮ倍の周波数となる
ため、高速のサンプル・ホールド回路やＡ／Ｄ変換回路
などが必要となり好ましくない。
なるとサンプリングクロックもそのＮ倍の周波数となる
ため、高速のサンプル・ホールド回路やＡ／Ｄ変換回路
などが必要となり好ましくない。
【０００７】この発明は上記の事情を考慮してなされた
もので、その目的は、入力交流信号をそれより低い周波
数のサンプリングクロックを用いてディジタル変換する
Ａ／Ｄ変換装置を提供することにある。
もので、その目的は、入力交流信号をそれより低い周波
数のサンプリングクロックを用いてディジタル変換する
Ａ／Ｄ変換装置を提供することにある。
【０００８】
【課題を解決するための手段】交流信号Ｆｍから取り込
む１周期分のデータ数をＮ，そのときのサンプリングク
ロックをＦｓとすると、従来装置におけるＦｓとＦｍの
周波数の大きさ関係は、上記したように、 Ｆｓ＝Ｎ・Ｆｍ となっているが、この発明においては例えば Ｆｓ＝Ｆｍ・Ｎ／（ＷＮ＋１） Ｗ：任意の正の整数 の大きさに設定されるようになっている。
む１周期分のデータ数をＮ，そのときのサンプリングク
ロックをＦｓとすると、従来装置におけるＦｓとＦｍの
周波数の大きさ関係は、上記したように、 Ｆｓ＝Ｎ・Ｆｍ となっているが、この発明においては例えば Ｆｓ＝Ｆｍ・Ｎ／（ＷＮ＋１） Ｗ：任意の正の整数 の大きさに設定されるようになっている。
【０００９】
【作用】図４を参照すると、同図（ａ），（ｂ）には前
記図７の（ａ），（ｂ）が再掲されている。ここで交流
信号Ｆｍの１周期の時間長をＴｍ、クロックＦｓの１周
期の時間長をＴｍ／Ｎ、各クロックの立ち上がり時点に
おける交流信号Ｆｍ上のサンプリングレベルを１，２，
３，・・・Ｎとする。
記図７の（ａ），（ｂ）が再掲されている。ここで交流
信号Ｆｍの１周期の時間長をＴｍ、クロックＦｓの１周
期の時間長をＴｍ／Ｎ、各クロックの立ち上がり時点に
おける交流信号Ｆｍ上のサンプリングレベルを１，２，
３，・・・Ｎとする。
【００１０】いま、図４（ｃ）に交流信号ＦｍのＮ周期
分をＦｍ１，Ｆｍ２，・・・ＦｍＮと図示すると、同図
（ａ）のサンプリングレベル１，２，・・・Ｎは、同図
（ｃ）のＦｍ１，Ｆｍ２，・・・ＦｍＮ上にプロットし
たレベル１，２，・・・Ｎに置き換えることができる。
分をＦｍ１，Ｆｍ２，・・・ＦｍＮと図示すると、同図
（ａ）のサンプリングレベル１，２，・・・Ｎは、同図
（ｃ）のＦｍ１，Ｆｍ２，・・・ＦｍＮ上にプロットし
たレベル１，２，・・・Ｎに置き換えることができる。
【００１１】この図４（ｃ）上に等置した各レベルの周
期は、同図（ｄ）に示すように Ｔｍ＋Ｔｍ／Ｎ となるから、上記の値を１周期とするクロックにて連続
する交流信号ＦｍからＮ個のレベルをサンプリングすれ
ば、図４（ａ）のサンプリングレベルをすべて得ること
ができる。
期は、同図（ｄ）に示すように Ｔｍ＋Ｔｍ／Ｎ となるから、上記の値を１周期とするクロックにて連続
する交流信号ＦｍからＮ個のレベルをサンプリングすれ
ば、図４（ａ）のサンプリングレベルをすべて得ること
ができる。
【００１２】次に、上記図４（ａ）及び（ｂ）を再掲し
た図４（ｅ），（ｇ）を参照し、同図（ｅ）のサンプリ
ングレベル１，２，・・・Ｎを、同図（ｈ）に示すよう
に例えば連続交流信号のＦｍ１，Ｆｍ３，Ｆｍ５，・・
・へ１，２，３，・・・と置き換えると、等置した各レ
ベルの周期は同図（ｊ）に示すように ２Ｔｍ＋Ｔｍ／Ｎ となる。よって、この値を１周期とするクロックにて連
続する交流信号ＦｍからＮ個のレベルをサンプリングす
ることもできる。
た図４（ｅ），（ｇ）を参照し、同図（ｅ）のサンプリ
ングレベル１，２，・・・Ｎを、同図（ｈ）に示すよう
に例えば連続交流信号のＦｍ１，Ｆｍ３，Ｆｍ５，・・
・へ１，２，３，・・・と置き換えると、等置した各レ
ベルの周期は同図（ｊ）に示すように ２Ｔｍ＋Ｔｍ／Ｎ となる。よって、この値を１周期とするクロックにて連
続する交流信号ＦｍからＮ個のレベルをサンプリングす
ることもできる。
【００１３】一般に、交流信号Ｆｍのレベルを Ｗ・Ｔｍ＋Ｔｍ／Ｎ の周期でサンプリングした例を図５に示す。ここで同図
（ａ）は連続する交流信号Ｆｍ、同図（ｂ）はサンプリ
ングクロックＦｓ、Ｗは任意の正の整数である。
（ａ）は連続する交流信号Ｆｍ、同図（ｂ）はサンプリ
ングクロックＦｓ、Ｗは任意の正の整数である。
【００１４】上記の周期をクロックＦｓの１周期Ｔｓに
設定すると、 Ｔｓ＝ＷＴｍ＋Ｔｍ／Ｎ ＝Ｔｍ（Ｗ＋１／Ｎ） ここで、Ｔｓ＝１／Ｆｓ，Ｔｍ＝１／Ｆｍであるから １／Ｆｓ＝（Ｗ＋１／Ｎ）／Ｆｍ 上式を書き替えると、 Ｆｓ＝Ｆｍ・Ｎ／（ＷＮ＋１） となる。
設定すると、 Ｔｓ＝ＷＴｍ＋Ｔｍ／Ｎ ＝Ｔｍ（Ｗ＋１／Ｎ） ここで、Ｔｓ＝１／Ｆｓ，Ｔｍ＝１／Ｆｍであるから １／Ｆｓ＝（Ｗ＋１／Ｎ）／Ｆｍ 上式を書き替えると、 Ｆｓ＝Ｆｍ・Ｎ／（ＷＮ＋１） となる。
【００１５】このクロックにて交流信号Ｆｍのレベルを
サンプリングしたとき、サンプル・ホールド回路の出力
の一例を図５（ｃ）に示す。同図によると、その出力は
元の交流信号ＦｍがＮ／（ＷＮ＋１）に分周された低い
周波数の疑似正弦波形になっている。
サンプリングしたとき、サンプル・ホールド回路の出力
の一例を図５（ｃ）に示す。同図によると、その出力は
元の交流信号ＦｍがＮ／（ＷＮ＋１）に分周された低い
周波数の疑似正弦波形になっている。
【００１６】
【実施例】この発明の実施例を図１に示す。入力交流信
号Ｆｍは例えば検出回路１１にて検出され、サンプル・
ホールド回路（以下、「Ｓ／Ｈ回路」と言う。）１２に
加えられる。同Ｓ／Ｈ回路１２は、この交流信号Ｆｍを
例えばクロック発生部１５から与えられる第１のクロッ
クＦｓ１の立ち上がりでサンプリングし、その電圧をホ
ールドする。
号Ｆｍは例えば検出回路１１にて検出され、サンプル・
ホールド回路（以下、「Ｓ／Ｈ回路」と言う。）１２に
加えられる。同Ｓ／Ｈ回路１２は、この交流信号Ｆｍを
例えばクロック発生部１５から与えられる第１のクロッ
クＦｓ１の立ち上がりでサンプリングし、その電圧をホ
ールドする。
【００１７】増幅回路１３は上記Ｓ／Ｈ回路１２がホー
ルドした電圧を受けて適宜のレベルに増幅し、Ａ／Ｄ変
換回路１４に加える。同Ａ／Ｄ変換回路１４は例えば移
相回路１６から与えられる第２のクロックＦｓ２の立ち
上がりで上記増幅回路１３から入力する電圧をディジタ
ル変換し、図示しない親装置のディジタル処理部１７へ
送出するようになっている。
ルドした電圧を受けて適宜のレベルに増幅し、Ａ／Ｄ変
換回路１４に加える。同Ａ／Ｄ変換回路１４は例えば移
相回路１６から与えられる第２のクロックＦｓ２の立ち
上がりで上記増幅回路１３から入力する電圧をディジタ
ル変換し、図示しない親装置のディジタル処理部１７へ
送出するようになっている。
【００１８】上記クロック発生部１５は、例えばコンパ
レータ１５ａとＰＬＬ回路１５ｂ及び分周回路１５ｃを
備えており、交流信号Ｆｍからサンプリング用の第１の
クロックＦｓ１を形成するようになっている。
レータ１５ａとＰＬＬ回路１５ｂ及び分周回路１５ｃを
備えており、交流信号Ｆｍからサンプリング用の第１の
クロックＦｓ１を形成するようになっている。
【００１９】ここで、図２を併せて参照しながらその動
作を説明すると、コンパレータ１５ａは例えば図２
（ａ）に示す正弦波の交流信号Ｆｍを受けてデューティ
比５０％の方形波に変換する。この方形波の信号を同図
２（ｂ）に示す。
作を説明すると、コンパレータ１５ａは例えば図２
（ａ）に示す正弦波の交流信号Ｆｍを受けてデューティ
比５０％の方形波に変換する。この方形波の信号を同図
２（ｂ）に示す。
【００２０】ＰＬＬ回路１５ｂの内部においては、例え
ば図示しない発振器の発振周波数を１／Ｎに分周した信
号が上記図２（ｂ）の方形波信号Ｆｍと周波数が一致す
るように制御されるので、同ＰＬＬ回路１５ｂから送出
される内部発振器の元の発振周波数は、図２（ｃ）に示
すようにＦｍのＮ倍となる。
ば図示しない発振器の発振周波数を１／Ｎに分周した信
号が上記図２（ｂ）の方形波信号Ｆｍと周波数が一致す
るように制御されるので、同ＰＬＬ回路１５ｂから送出
される内部発振器の元の発振周波数は、図２（ｃ）に示
すようにＦｍのＮ倍となる。
【００２１】分周回路１５ｃはＰＬＬ回路１５ｂの出力
周波数Ｎ・Ｆｍを例えば１／（ＷＮ＋１）に分周し、第
１のサンプリングクロックＦｓ１としてＳ／Ｈ回路１２
に与える。このクロックＦｓ１を図２（ｄ）に示す。Ｓ
／Ｈ回路１２は上記したようにこのクロックの各立ち上
がりで交流信号Ｆｍのレベルを順次サンプリングしてホ
ールドする。各サンプリングした箇所のレベルを図２
（ａ）に１，２，３，…で示す。
周波数Ｎ・Ｆｍを例えば１／（ＷＮ＋１）に分周し、第
１のサンプリングクロックＦｓ１としてＳ／Ｈ回路１２
に与える。このクロックＦｓ１を図２（ｄ）に示す。Ｓ
／Ｈ回路１２は上記したようにこのクロックの各立ち上
がりで交流信号Ｆｍのレベルを順次サンプリングしてホ
ールドする。各サンプリングした箇所のレベルを図２
（ａ）に１，２，３，…で示す。
【００２２】Ｓ／Ｈ回路１２が交流信号Ｆｍをサンプリ
ングしてホールドしたときは、ジッタなどによりホール
ド電圧が安定するのに多少の時間がかかる。そこでこの
時間が過ぎてからディジタル変換を行わせるため、上記
Ａ／Ｄ変換用の第２のクロックＦｓ２は、第１のクロッ
クＦｓ１を移相回路１６により図２（ｅ）に示すように
適宜遅延させたものを用いるようにしている。
ングしてホールドしたときは、ジッタなどによりホール
ド電圧が安定するのに多少の時間がかかる。そこでこの
時間が過ぎてからディジタル変換を行わせるため、上記
Ａ／Ｄ変換用の第２のクロックＦｓ２は、第１のクロッ
クＦｓ１を移相回路１６により図２（ｅ）に示すように
適宜遅延させたものを用いるようにしている。
【００２３】この発明においては、交流信号Ｆｍから１
波分の波形データＮ個を得るのにＮＷ＋１波の信号を取
り込むようになっている。しかし、例えば電子部品など
の特性を測定するための基本データとして波形データを
収集する場合は、取り込む信号波の数が多くなっても特
に支障は無い。ちなみに交流信号Ｆｍが１ｋＨｚの場
合、例えば１０００波分取り込んだとしても１秒でデー
タ収集が終わる。
波分の波形データＮ個を得るのにＮＷ＋１波の信号を取
り込むようになっている。しかし、例えば電子部品など
の特性を測定するための基本データとして波形データを
収集する場合は、取り込む信号波の数が多くなっても特
に支障は無い。ちなみに交流信号Ｆｍが１ｋＨｚの場
合、例えば１０００波分取り込んだとしても１秒でデー
タ収集が終わる。
【００２４】クロック発生部の他の例を図３（ａ）に示
す。この例においては、例えばメモリ２１には同図３
（ｂ）に示すように正弦波交流信号の０から２πまでの
１周期についてＱ個の波形データが記憶されている。
す。この例においては、例えばメモリ２１には同図３
（ｂ）に示すように正弦波交流信号の０から２πまでの
１周期についてＱ個の波形データが記憶されている。
【００２５】図示しない親装置は入力交流信号Ｆｍの周
波数を測定し、同親装置のＣＰＵが周波数ＦｍＮＱ／
（ＷＮ＋１）のクロックを演算して送出する。メモリ２
１はこのクロックを受け、１番から順次Ｑ番までの波形
データを繰り返しＤ／Ａコンバータ２２に与える。
波数を測定し、同親装置のＣＰＵが周波数ＦｍＮＱ／
（ＷＮ＋１）のクロックを演算して送出する。メモリ２
１はこのクロックを受け、１番から順次Ｑ番までの波形
データを繰り返しＤ／Ａコンバータ２２に与える。
【００２６】Ｄ／Ａコンバータ２２はメモリ２１から加
わる波形データを上記クロックに同期してＤ／Ａ変換す
る。その変換したアナログ波形の例を同図（ｃ）に示
す。このアナログ波形は例えばフィルタ２３に加えら
れ、高調波成分が除去されて同図（ｄ）に示すように周
期Ｔｍ（ＷＮ＋１）／Ｎの滑らかな正弦波信号となる。
この正弦波信号は例えばコンパレータ２４にて同図
（ｅ）のように方形波に波形整形され、上記図１のＦｓ
１と同じサンプリングクロックとなる。
わる波形データを上記クロックに同期してＤ／Ａ変換す
る。その変換したアナログ波形の例を同図（ｃ）に示
す。このアナログ波形は例えばフィルタ２３に加えら
れ、高調波成分が除去されて同図（ｄ）に示すように周
期Ｔｍ（ＷＮ＋１）／Ｎの滑らかな正弦波信号となる。
この正弦波信号は例えばコンパレータ２４にて同図
（ｅ）のように方形波に波形整形され、上記図１のＦｓ
１と同じサンプリングクロックとなる。
【００２７】
【発明の効果】以上、説明したように、この発明による
と入力交流信号より低い周波数のサンプリングクロック
にてＡ／Ｄ変換ができる。そのため、比較的高価な高速
の増幅回路やＡ／Ｄ変換回路などを必要としないことか
らコスト上有利である。また、取り扱う交流信号Ｆｍの
上限周波数を従来装置より拡大することもできる。さら
に、Ｓ／Ｈ回路の出力を例えばローパスフィルタに通す
と正弦波が得られるから、周波数の高い信号を周波数の
低い信号に変換する周波数変換装置として利用すること
もできる。
と入力交流信号より低い周波数のサンプリングクロック
にてＡ／Ｄ変換ができる。そのため、比較的高価な高速
の増幅回路やＡ／Ｄ変換回路などを必要としないことか
らコスト上有利である。また、取り扱う交流信号Ｆｍの
上限周波数を従来装置より拡大することもできる。さら
に、Ｓ／Ｈ回路の出力を例えばローパスフィルタに通す
と正弦波が得られるから、周波数の高い信号を周波数の
低い信号に変換する周波数変換装置として利用すること
もできる。
【図１】この発明に係る装置の電気的構成を示すブロッ
ク線図。
ク線図。
【図２】この発明に係る装置のクロック発生部における
動作説明用波形図。
動作説明用波形図。
【図３】この発明に係る装置のクロック発生部における
変形実施例とその動作説明用波形図。
変形実施例とその動作説明用波形図。
【図４】この発明に係る装置のクロツク生成原理説明用
波形図。
波形図。
【図５】この発明に係る装置のクロック生成原理説明用
波形図。
波形図。
【図６】従来装置の電気的構成を示すブロック線図。
【図７】従来装置のクロック説明用波形図。
１２ サンプル・ホールド回路 １４ Ａ／Ｄ変換回路 １５ クロック発生部 １５ｂ ＰＬＬ回路 １５ｃ 分周回路 ２０ クロック発生部 ２１ メモリ ２２ Ｄ／Ａコンバータ ２３ フィルタ ２４ コンパレータ Ｆｍ 入力交流信号 Ｆｓ 制御用クロック
Claims (5)
- 【請求項１】 交流入力信号を所定のクロックに同期し
てサンプリングしディジタル変換するＡ／Ｄ変換装置に
おいて、 上記交流信号をサンプリングしてホールドするサンプル
・ホールド回路と、該サンプル・ホールド回路の出力を
ディジタル変換するＡ／Ｄ変換回路、及び上記サンプル
・ホールド回路とＡ／Ｄ変換回路の動作制御用クロック
を生成するクロック発生部とを備え、 上記クロック発生部は、上記交流信号を受けて同信号よ
り高い所定周波数の信号を発するＰＬＬ回路と、該ＰＬ
Ｌ回路の出力信号周波数を所定の分周比にて分周し、次
式に示す上記制御用クロックを生成する分周回路とを備
えていることを特徴とするＡ／Ｄ変換装置。 Ｆｓ＝Ｆｍ・Ｎ／（Ｗ・Ｎ＋１） Ｆｓ：制御用クロック周波数 Ｆｍ：交流信号周波数 Ｎ：交流信号（Ｆｍ）の１波について設定した所要のデ
ータ数 Ｗ：任意の正の整数 - 【請求項２】 上記クロック発生部のＰＬＬ回路は、入
力交流信号ＦｍのＮ倍の周波数を有する信号ＦｍＮを発
生する請求項１に記載のＡ／Ｄ変換装置。 - 【請求項３】 上記クロック発生部の分周回路は、分周
比が１／（Ｗ・Ｎ＋１）に設定された請求項１に記載の
Ａ／Ｄ変換装置。 - 【請求項４】 交流入力信号を所定のクロックに同期し
てサンプリングしディジタル変換するＡ／Ｄ変換装置に
おいて、 上記交流信号をサンプリングしてホールドするサンプル
・ホールド回路と、該サンプル・ホールド回路の出力を
ディジタル変換するＡ／Ｄ変換回路、及び上記サンプル
・ホールド回路とＡ／Ｄ変換回路の動作制御用クロック
を生成するクロック発生部とを備え、 上記クロック発生部は、任意の正弦波信号の１波分の波
形データを記憶するメモリと、該メモリの波形データを
外部から与えられるクロックに同期して順次アナログ電
圧に変換するＤ／Ａコンバータと、同Ｄ／Ａコバータの
アナログ電圧信号に含まれる高調波成分を除去するフィ
ルタと、該フィルタの正弦波出力信号を方形波に波形整
形して次式に示す上記制御用クロックを生成するコンパ
レータとを備えていることを特徴とするＡ／Ｄ変換装
置。 Ｆｓ＝Ｆｍ・Ｎ／（Ｗ・Ｎ＋１） Ｆｓ：制御用クロック周波数 Ｆｍ：交流信号周波数 Ｎ：交流信号（Ｆｍ）の１波について設定した所要のデ
ータ数 Ｗ：任意の正の整数 - 【請求項５】 上記クロック発生部のメモリとＤ／Ａコ
ンバータに与える外部クロックの周波数は、次式で示す
値に設定されている請求項４に記載のＡ／Ｄ変換装置。 Ｆｍ・Ｎ・Ｑ／（Ｗ・Ｎ＋１） Ｑ：メモリに記録されている波形データ数
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20793394A JPH0851363A (ja) | 1994-08-09 | 1994-08-09 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20793394A JPH0851363A (ja) | 1994-08-09 | 1994-08-09 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851363A true JPH0851363A (ja) | 1996-02-20 |
Family
ID=16547951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20793394A Pending JPH0851363A (ja) | 1994-08-09 | 1994-08-09 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020137657A1 (ja) * | 2018-12-25 | 2020-07-02 | 京セラ株式会社 | アナログ／デジタル変換装置、無線通信装置、及びアナログ／デジタル変換方法 |
-
1994
- 1994-08-09 JP JP20793394A patent/JPH0851363A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020137657A1 (ja) * | 2018-12-25 | 2020-07-02 | 京セラ株式会社 | アナログ／デジタル変換装置、無線通信装置、及びアナログ／デジタル変換方法 |
| JPWO2020137657A1 (ja) * | 2018-12-25 | 2021-11-11 | 京セラ株式会社 | アナログ／デジタル変換装置、無線通信装置、及びアナログ／デジタル変換方法 |
| US11784655B2 (en) | 2018-12-25 | 2023-10-10 | Kyocera Corporation | Analog-to-digital converter, wireless communication apparatus, and analog-to-digital conversion method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021009 |