JP2007043826A - 半導体装置 - Google Patents

Abstract

【課題】
昇圧電圧の変異の抑制、製造ばらつきの影響の抑制、電流ピークの増大の回避を実現する昇圧回路の提供。
【解決手段】
昇圧電圧を検知し昇圧動作を制御する判定出力信号φ１を出力する電圧検知回路１と、発振回路２と、複数のチャージポンプ回路３とを備え、発振回路２は、奇数段の制御型インバータ２０を備え、電圧検知回路１からの判定出力信号φ１が昇圧動作（発振有）を示すとき、奇数段のインバータは開路をなし複数の制御型インバータ２０の出力からの発振出力がそれぞれ取り出され、判定出力信号φ１が昇圧動作停止（発振停止）を示すときには、制御型インバータ２０の出力値は反転せずに保持され、発振が停止される。複数のチャージポンプ回路３は、制御型インバータ２０からの出力信号φ４〜φ４”をクロック信号として受け動作する。
【選択図】
図１

Description

本発明は、半導体装置に関し、特に、半導体メモリ等の昇圧電圧の生成に適用して好適な昇圧回路、及び該昇圧回路を備えた半導体装置に関する。

不揮発性メモリをはじめとするメモリ回路において、メモリセルのデータの書き換えや読み取りを行うために高電圧を発生する必要がある。

一般的な昇圧回路で高電圧を発生させる場合、昇圧時の電流量が電源の供給能力を上回ると、電源電圧の降下を招くことになるため、ピーク電流を分散させることが必要となる。

その１つとして、複数のチャージポンプ回路を制御するために、制御クロック信号の位相を、チャージポンプ毎に変化させる手法が、従来より、多用されている。しかしながら、位相差を発生する過程での遅延や、昇圧開始時と終了時に、複数の制御クロック信号の同時変化に対して工夫が必要となる。

特許文献１には、セルデータ増幅時のノイズと昇圧回路動作によるノイズの重複とで発生するピーク電流を分散させセルデータ増幅が安定するようにした昇圧回路として、図５に示すような構成が開示されている。図５を参照すると、この昇圧回路は、昇圧電圧を検知し昇圧動作を制御する判定出力信号φ１を出力する電圧検知回路１と、電圧検知回路１からの判定出力信号φ１の制御を受けて発振し出力信号φ２を出力する発振回路２１と、電圧検知回路１と発振回路２１のそれぞれの出力信号を受けてチャージポンプ回路を制御する複数の制御回路５と、制御回路５の制御を受けて動作する複数のチャージポンプ回路３を備えている。制御回路５は、発振回路２１の出力信号φ２を入力し、その反転信号、及び該出力信号φ２の伝達を制御するトランスファゲートＴＧ２、ＴＧ３と、トランスファゲートＴＧ２、ＴＧ３の出力接続点の信号φ３をラッチしてチャージポンプ回路に出力し、判定出力信号φ１により活性化が制御される第１のラッチ回路６と、この信号φ３を判定出力信号φ１で導通が制御されるトランスファゲートＴＧ４を介してラッチする第２のラッチ回路７と、信号φ３とその反転信号φ３￣（第２のラッチ回路７での反転出力信号）と、電圧検知回路１の判定出力信号φ１とから、発振回路の出力信号φ２の論理の正相と逆相のうち、第２のラッチ回路７によってラッチされた信号の論理と逆相の方を選択して出力するように、トランスファゲートＴＧ２、ＴＧ３を制御する回路８を備える。

図８に、電圧検知回路１の構成の一例を示す。図８を参照すると、電圧検知回路１は、昇圧節点ＶBの電位を抵抗で分割し、リファレンス電圧ＶREFと、コンパレータＣＯＭＰで比較する、構成とされている。ＶBの電位が、抵抗分割比とリファレンス電圧ＶREFで決まる設定電位よりも低ければ、コンパレータ出力である判定出力信号φ１はハイレベル（昇圧動作有り）となり、逆に、ＶBの電位の方が高ければ、判定出力信号φ１はローレベル（昇圧動作無し）となる。

また、図９に、チャージポンプ回路３の構成の一例を示す。図９に示した構成は、相補型回路方式と呼ばれており、図５のφ３（あるいは図１のφ４）の方形波により制御される。コンデンサＣｌ及びＣ２は逆相で動作する。

図６は、図５に示した構成の動作を説明するタイミング波形図である。図６（ａ）に示すように、電圧検知回路１にて昇圧電圧が設定電圧に達していると判定されると、判定出力信号φ１（φ１’、φ１”）がハイレベルからローレベルとなり、チャージポンプ回路の制御信号φ３（φ３’、φ３”）は、第１、第２のラッチ回路６、７によって保持され、チャージポンプ回路３は停止し、一方、発振回路２１の出力φ２（φ２’、φ２”）は、初期状態へと戻る。

電圧検知回路１にて、昇圧電圧が設定電圧に満たないと判定されると、判定出力信号φ１（φ１’、φ１”）がローレベルからハイレベルとなり、信号φ３（φ３’、φ３”）は、第２のラッチ回路７に保持されたレベルによって強制的に発振回路２１の出力信号φ２の正、負論理が切り替えられ、結果として、第１のラッチ回路６に保持されていたレベルの負論理を起点としたクロッキングを開始し、チャージポンプ回路３での動作が再開され、昇圧動作が行われる。

特開平１１−２５６７３号公報

図５及び図６を参照して説明した従来の昇圧回路においては、複数のチャージポンプ３が、判定出力信号φ１と、これを遅延素子で遅延させ位相差がついたφ１’、…φ１”によって制御されるため、判定出力信号φ１がハイレベルからローレベルになってから、チャージポンプ回路３の動作が停止するまでに、遅延が発生する。図６（ａ）のＴｄ１（φ１の遷移からφ１”の遷移までの遅延時間）は、この遅延を表している。

この場合、図７において、破線で表されるように、昇圧電圧の変異が大きくなる、という課題を有している。なお、図７は、図５及び図６を参照して説明した従来の昇圧回路の課題をより判り易く説明するために新たに作成した図であり、昇圧電圧の時間推移を示した図であり、図７の破線は、図６（ａ）のＴｄ１の遅延による影響を示している。

また、判定出力信号φ１、φ１’、…φ１”の位相差は、遅延素子の遅延時間によって発生しているため、製造ばらつきの影響を受ける、という課題を有している。

さらに、図６(ｂ)に示すように、発振回路２１の周期に対して、φ１からφ１”までの遅延時間が大きい場合、タイミングｔ１、ｔ２、ｔ３、…において、φ３、φ３”のタイミングが重なり、複数のチャージポンプ回路３が同時に作動することになる。このため、電流ピークが増加する、という課題を有している。

本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る昇圧回路は、発振の有無を制御する制御信号を入力し、前記制御信号が発振有りを示すとき、奇数段のインバータは閉路をなし、複数の前記インバータの出力端からの発振出力がそれぞれ取り出され、前記制御信号が発振無しを示すとき、前記インバータの反転動作を制御して発振を停止させる発振回路と、前記発振回路からの複数の発振出力をそれぞれクロックとして受け動作する複数のチャージポンプ回路と、を備えている。

本発明に係る昇圧回路において、前記発振回路は、前記制御信号が発振無しを示すときには、前記インバータの出力値は反転せずに保持され、発振が停止される。

本発明に係る昇圧回路において、前記発振回路は、前記制御信号が発振無しを示す間、前記インバータの出力は、前記制御信号が発振有りから発振無しに遷移した時点における前記インバータの出力の値に保持され、発振が停止される、構成としてもよい。

本発明に係る昇圧回路において、前記発振回路は、前記制御信号が発振無しを示す間、前記インバータの入力と出力の関係は、前記制御信号が発振有りから発振無しに遷移した時点における前記インバータの入力と出力の関係のまま維持され、発振が停止される、構成としてもよい。

本発明によれば、発振回路の一時停止と、再開の制御を可能としており、複数のチャージポンプ回路の同時停止と、スムーズな動作開始を行うことができる。この結果、昇圧精度を向上させることができる。

また、本発明によれば、複数のチャージポンプ制御信号の位相が重なる可能性を無くし、製造ばらつき等による、電流ピークの増加の発生を抑止している。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、昇圧電圧を検知する電圧検知回路（１）と、発振回路（２）と、複数のチャージポンプ回路（３）とを備え、発振回路（２）は、奇数段の制御型インバータ（２０）を備え、電圧検知回路（１）からの制御信号（φ１）が発振有り(昇圧動作実行)を示すとき、奇数段のインバータは閉路をなし、複数の制御型インバータ（２０）の出力から、発振出力（φ４、φ４’、…φ４”）がそれぞれ取り出され、クロック信号として複数のチャージポンプ回路（３）に供給される。一方、制御信号（φ１）が発振停止(昇圧動作停止)を示すとき、制御型インバータ（２０）の出力値は反転せずに保持され、このため、発振が停止される。このとき、複数のチャージポンプ回路（３）には、発振回路（２）からの複数の出力信号（φ４、φ４’、…φ４”）は、複数の制御型インバータ（２０）の出力保持値に保たれ発振せず、複数のチャージポンプ回路（３）は動作を停止する。本発明において、発振回路の制御型インバータ（２０）の構成には、いくつかのバリエーションがある。以下実施例に即して説明する。

図１は、本発明の一実施例の昇圧回路の構成を示す図である。図１を参照すると、本実施例の昇圧回路は、昇圧電圧VPPを検知し昇圧動作を制御する判定出力信号φ１を出力する電圧検知回路１と、電圧検知回路１からの判定出力信号φ１を受け、判定出力信号φ１の値に基づく、発振動作・発振停止の制御が行われる発振回路２と、発振回路２から出力される互いに位相の異なる出力信号φ４、φ４’、…φ４”をそれぞれ受けて動作する複数のチャージポンプ回路３と、を備える。なお、図１の電圧検知回路１、及びチャージポンプ回路３は、図８及び図９に示した回路構成と同様とされるため、その説明は省略する。

発振回路２は、判定出力信号φ１が発振動作を示すとき、制御型インバータ２０を奇数段縦続形態に接続し、最終段の出力を初段に帰還入力した閉回路よりなるリングオシレータとして構成される。より詳細には、図１及び図２を参照すると、制御型インバータ２０は、判定出力信号φ１を一の入力端に入力する論理和（ＯＲ）回路２０１と、制御型インバータ２０への入力信号ＩＮと、ＯＲ回路２０１の出力信号とを入力とする排他的論理和（ＥＸＯＲ）回路２０２と、入力信号ＩＮと、排他的論理和（ＥＸＯＲ）回路２０２の出力信号ＯＵＴとを入力とする排他的論理和（ＥＸＯＲ）回路２０３と、を備え、ＯＲ回路２０１の他の入力端には、ＥＸＯＲ回路２０３の出力信号が入力される。制御型インバータ２０の動作について説明する。

判定出力信号φ１が１（例えば正論理でハイレベル）の場合、ＥＸＯＲ回路２０３の出力の値によらずに、ＯＲ回路２０１の出力は１となり、ＥＸＯＲ回路２０２はインバータとして機能し入力信号ＩＮの反転結果を出力ＯＵＴに出力し、反転回路として機能する。

判定出力信号φ１が０（例えば正論理でローレベル）の場合、ＯＲ回路２０１の出力は、ＥＸＯＲ回路２０３の出力となる。この場合、ＩＮ＝１、ＯＵＴ＝０のとき（ＯＵＴ＝／ＩＮ；ただし、／は反転を表す）、ＥＸＯＲ回路２０３の出力は１となり、ＯＲ回路２０１は１を出力し、ＥＸＯＲ回路２０２の出力は０となり、ＯＵＴはＩＮの反転信号となり、ＯＵＴ＝／ＩＮが維持される。

ＩＮ＝０、ＯＵＴ＝１のとき（ＯＵＴ＝／ＩＮ）、ＥＸＯＲ回路２０３の出力ＯＵＴは１となり、ＯＲ回路２０１は１を出力し、ＥＸＯＲ回路２０２の出力ＯＵＴは１となり、ＯＵＴはＩＮの反転信号となり、ＯＵＴ＝／ＩＮが維持される。

ＩＮ＝１、ＯＵＴ＝１のとき（ＯＵＴ＝ＩＮ）、ＥＸＯＲ回路２０３の出力は０となり、ＯＲ回路２０１は０を出力し、ＥＸＯＲ回路２０２の出力は１となり、ＯＵＴ＝ＩＮが維持される。

ＩＮ＝０、ＯＵＴ＝０のとき（ＯＵＴ＝ＩＮ）、ＥＸＯＲ回路２０３の出力は０となり、ＯＲ回路２０１は０を出力し、ＥＸＯＲ回路２０２の出力は０となり、ＯＵＴ＝ＩＮが維持される。

このように、判定出力信号φ１がハイレベルである場合、ＯＵＴはＩＮの反転信号（ＯＵＴ＝／ＩＮ）となり、インバータとして動作する（図２（ｂ）参照）。

一方、判定出力信号φ１がローレベルの場合、判定出力信号φ１のハイレベルからローレベルへの遷移時点でＯＵＴの反転が完了していれば、ＯＵＴ＝／ＩＮが維持される。また、判定出力信号φ１がローレベルの場合、判定出力信号φ１のハイレベルからローレベルへの遷移時点で、ＯＵＴの反転が完了していなければ（ＥＸＯＲ回路２０２の伝搬遅延時間等に依存）、ＯＵＴ＝ＩＮが維持される。したがって、インバータの動作状況によらず出力ＯＵＴが保持される。すなわち、判定出力信号φ１がローレベルの間、制御型インバータ２０の出力ＯＵＴの値は、判定出力信号φ１のハイレベルからローレベルへの遷移時点の値に固定保持される。

次に、図１の回路の制御動作について説明する。電圧検知回路１にて昇圧電圧が設定電圧に達していないと判定された場合、判定出力信号φ１がハイレベルとなり、発振回路２は、制御型インバータ２０の閉回路となるため、発振回路２からの出力信号φ４、φ４’、…φ４”（リングオシレータの各段からの信号）は、それぞれの制御型インバータ２０の反転時間（入力信号ＩＮが入力されてからその反転信号ＯＵＴが出力されるまでの伝搬遅延時間）によって、位相差が付いた発振信号となる。φ４とφ４’の位相差は、リングオシレータを構成する制御型インバータ２０のＥＸＯＲ回路２０２の伝搬遅延時間で規定される。

発振回路２からの出力信号φ４、φ４’、…φ４”をそれぞれのクロックとして受けて複数のチャージポンプ回路３は昇圧動作を行う。

一方、電圧検知回路１にて、昇圧電圧が設定電圧に達していると判定された場合には、判定出力信号φ１はハイレベルからローレベルとなり、このため、発振回路２内のすべての制御型インバータ２０の出力は保持される。より詳細には、前述したように、判定出力信号φ１がローレベルの間、制御型インバータ２０の出力は、判定出力信号φ１がハイレベルからローレベルへ遷移した時点での、ＥＸＯＲ回路２０２の出力値に保持される。このため、判定出力信号φ１がローレベルのときは、発振回路２からの出力信号φ４、φ４’、…φ４”は、それぞれ、制御型インバータ２０の出力の保持値（ハイレベル又はローレベル）に維持され続け、発振は停止し、複数のチャージポンプ回路３は、いずれもクロックで駆動されず、昇圧動作を停止する。

図３は、本実施例の動作を説明するためのタイミング図である。図３に示すように、判定出力信号φ１がハイレベルからローレベルになると、発振回路２の複数の制御型インバータ２０の出力信号φ４、φ４’、…φ４”は、その値がすべて保持され、出力信号φ４、φ４’、…φ４”によって動作が制御される複数のチャージポンプ回路３は、昇圧動作を停止する。

再び、判定出力信号φ１がローレベルからハイレベルになると、発振回路２の制御型インバータ２０がインバータとして動作する。このとき、例えば入出力レベルが等しい状態（ＯＵＴ＝ＩＮ）で保持されていた、複数の制御型インバータ２０からの出力信号φ４、φ４’、…φ４”の発振が再開し、出力信号φ４、φ４’、…φ４”をクロックとして受ける複数のチャージポンプ回路３はそれぞれ昇圧動作を行う。

上記した制御動作により、本実施例においては、余分な昇圧が行われることはなくなる。

そして、本実施例においては、発振回路２の出力φ４、φ４’、…φ４”間の位相差は、発振回路２の発振周期を分割したものであるため（ＥＸＯＲ回路２０２の伝搬遅延時間に相当）、複数の発振回路２のφ４、φ４’、…φ４”のタイミングが重なることはない。したがって、本実施例においては、複数のチャージポンプ回路３が同時動作することが確実に回避される。この結果、本実施例によれば、ピーク電流の増加の可能性を抑制する。

本発明の別の実施例について説明する。図１の発振回路２において、制御型インバータ２０は、図４に示すような構成としてもよい。図４を参照すると、この制御型インバータ２０は、電圧検知回路１からの判定出力信号φ１をラッチ制御信号として入力するラッチ回路（トランスファゲートとフリップフロップよりなる）を、インバータ２１１の出力に配設したものである。判定出力信号φ１がハイレベルのとき、ラッチ回路は、インバータ２１１の出力をそのまま出力し（ただし、出力はフリップフロップに保持される）、判定出力信号φ１がローレベルのとき、ラッチ回路では、トランスファゲートがオフとなるため、入力信号ＩＮの値にかかわらず、フリップフロップに保持されている値を出力する。より詳細には、入力信号ＩＮを反転するインバータ２１１と、入力信号ＩＮと出力信号ＯＵＴの間に接続され、ＮＭＯＳトランジスタ２１３とＰＭＯＳトランジスタ２１４からなるトランスファゲートと、入力と出力が相互に接続され出力信号ＯＵＴをラッチするインバータ２１５、２１６を備え、ＮＭＯＳトランジスタ２１３は、電圧検知回路１の判定出力信号φ１をゲートに受け、ＰＭＯＳトランジスタ２１４は、判定出力信号φ１をインバータ２１２で反転した信号をゲートに受ける。トランスファゲート（２１３、２１４）は判定出力信号φ１がハイレベル、ローレベルのとき、それぞれオン、オフする。

判定出力信号φ１がハイレベルである場合、トランスファゲート（２１３、２１４）は導通し、このときの出力は、フリップフロップ回路（インバータ２１５、２１６）に保持される。一方、判定出力信号φ１がローレベルの場合、トランスファゲート（２１３、２１４）は非導通となり、フリップフロップ回路（２１５、２１６）に保持されていたレベルが出力される。このときインバータ２１６は、判定出力信号φ１がローレベルになる直前の入力信号INをインバータ２１１で反転し、トランスファゲート（２１３、２１４）を伝達した信号レベルをＯＵＴに出力する（ＯＵＴ＝／ＩＮ）。

図４の制御型インバータ２０を、図１の発振回路２に用いた場合にも、図３を参照して説明した前記実施例と同様に動作する。すなわち、電圧検知回路１にて昇圧電圧が設定電圧に達していないと判定された場合、判定出力信号φ１がハイレベルになり、発振回路２は奇数段の制御型インバータ２０の閉回路となるため、発振回路２の出力信号φ４、φ４’、…φ４”は、制御型インバータ２０の反転時間によって位相差が付いた発振信号となる。発振回路２の出力信号φ４、φ４’、…φ４”を受け複数のチャージポンプ回路３がそれぞれ動作し昇圧を行う。電圧検知回路１で昇圧電圧が設定電圧に達していると判定された場合、判定出力信号φ１はローレベルになり、発振回路２の制御型インバータ２０（図４参照）からは、制御型インバータ２０内のラッチ回路に保持されているレベルが出力される。したがって、発振回路２の出力信号φ４、φ４’、…φ４”の発振は停止し複数のチャージポンプ回路３による昇圧も停止する。判定出力信号φ１がローレベルからハイレベルになると、発振回路２の制御型インバータがインバータとして動作するので、入出力レベルが等しい状態で保持されていた制御型インバータ２０から出力信号φ４、φ４’、…φ４”の発振が再開し、チャージポンプ回路３の昇圧動作が再開される。

上記した本実施例の昇圧回路を不揮発性メモリ等のＬＳＩに用いた場合、発振回路の制御型インバータの動作制御によって、発振回路の一時停止が可能となる。また、ピーク電流の分散を目的とした位相分割で発生する遅延の影響を回避可能とした昇圧制御が得られる。すなわち、本実施例によれば、位相分割の際の位相差は発振回路の発振周期を分割したものであるため、複数の発振回路出力のクロックタイミングが重なることがなくなり、ピーク電流の分散に寄与する。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 （ａ）は制御型インバータの回路構成を示す図であり、（ｂ）は動作を示す図である。 本発明の一実施例の昇圧回路の動作を示すタイミングチャートである。 制御型インバータの別の構成例を示す図である。 特許文献１の昇圧回路の構成を示す図である。 （ａ）、（ｂ）は従来の昇圧回路の動作を説明する図である。 昇圧電圧の時間推移を示す図である。 電圧検知回路の構成の一例を示す図である。 チャージポンプ回路の構成の一例を示す図である。

符号の説明

１ 電圧検知回路
２ 発振回路
３ チャージポンプ回路
５ 制御回路
６ ラッチ回路
７ ラッチ回路
８ Ｆ／Ｆ回路
２０ 制御型インバータ
２１ 発振回路
２０１ ＯＲ回路
２０２、２０３ ＥＸＯＲ回路
２１１、２１２、２１５、２１６ インバータ
２１３ ＮＭＯＳトランジスタ
２１４ ＰＭＯＳトランジスタ

Claims (8)

1. 発振の有無を制御する制御信号を入力し、前記制御信号が発振有りを示すとき、奇数段のインバータは閉路をなし、複数の前記インバータの出力端からの発振出力がそれぞれ取り出され、前記制御信号が発振無しを示すとき、前記インバータの反転動作を制御して発振を停止させる発振回路と、
   前記発振回路からの複数の発振出力をそれぞれクロックとして受け動作する複数のチャージポンプ回路と、
   を含む、ことを特徴とする昇圧回路。
2. 前記発振回路において、前記制御信号が発振無しを示すときには、前記インバータの出力値は反転せずに保持され、発振が停止される、ことを特徴とする請求項１記載の昇圧回路。
3. 前記発振回路において、前記制御信号が発振無しを示す間、前記インバータの出力は、前記制御信号が発振有りから発振無しに遷移した時点における前記インバータの出力の値に保持され、発振が停止される、ことを特徴とする請求項１記載の昇圧回路。
4. 前記発振回路において、前記制御信号が発振無しを示す間、前記インバータの入力と出力は、前記制御信号が発振有りから発振無しに遷移した時点における前記インバータの入力と出力の関係に維持され、発振が停止される、ことを特徴とする請求項１記載の昇圧回路。
5. 前記発振回路が、
   前記各インバータとして、
   ２つの入力端に入力される信号が不一致、一致のときに、それぞれ第１、第２の論理値を出力する第１、第２の論理回路と、
   前記制御信号と前記第２の論理回路の出力信号とを入力し、前記制御信号と前記第２の論理回路の出力信号がとともに第２の論理値のとき、第２の論理値を出力しそれ以外の場合、第１の論理値を出力する第３の論理回路と、
   を備え、
   前記第１の論理回路は、前記第３の論理回路の出力信号と、前記インバータへの入力信号とを入力し、前記第１の論理回路の出力信号は、前記インバータの出力信号として出力され、
   前記第２の論理回路は、前記インバータへの前記入力信号と前記第１の論理回路の出力信号とを入力とし、
   前記制御信号が第１の論理値をとり発振有りを示すときは、前記第１の論理回路は、前記入力信号を反転して出力する回路として機能し、
   前記制御信号が第２の論理値をとり発振無しを示すときは、前記第１の論理回路の入力と出力は、前記第２及び前記第３の論理回路により、前記制御信号が第１の論理値から第２の論理値へ遷移した時点における、前記第１の論理回路の入力と出力の値に保持される、ことを特徴とする請求項１記載の昇圧回路。
6. 前記発振回路が、各段のインバータに対応して前記インバータの出力を入力とするラッチ回路を備え、
   前記ラッチ回路は、
   前記制御信号が発振を示すときは、対応するインバータの出力をそのまま出力するとともに、前記インバータの出力を記憶保持し、
   前記制御信号が発振停止を示すときは、前記インバータの出力によらず、前記ラッチ回路に記憶保持されている値を出力する、ことを特徴とする請求項１記載の昇圧回路。
7. 前記昇圧電圧と予め定めた設定電圧とを比較しその大小関係に応じて、昇圧動作を制御する判定出力信号を出力する電圧検知回路を備え、
   前記発振回路は、前記電圧検知回路から出力される前記判定出力信号を、発振の有無を制御する前記制御信号として入力する、ことを特徴とする請求項１乃至６のいずれか一に記載の昇圧回路。
8. 請求項１乃至７のいずれか一に記載の昇圧回路を備えた半導体装置。

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