JPH06152335A - 集積回路及び非重複位相信号発生器 - Google Patents

集積回路及び非重複位相信号発生器

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JPH06152335A
JPH06152335A JP5114754A JP11475493A JPH06152335A JP H06152335 A JPH06152335 A JP H06152335A JP 5114754 A JP5114754 A JP 5114754A JP 11475493 A JP11475493 A JP 11475493A JP H06152335 A JPH06152335 A JP H06152335A
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oscillator
connection point
signal
point
integrated circuit
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JP5114754A
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English (en)
Inventor
Gianmarco Marchesi
ジャンマルコ・マルチェッシ
Guido Torelli
グイドー・トレッリ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator

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  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】 動作状態時間を事実上短縮することなく、最
高の周波数にて改善された“非重複位相”信号を得る。 【構成】 ３段のインバータから成るループ発振器Ｏ１
とＯ２の間で第１と第２の結合用トランジスタＭＣとＭ
ＣＡを交差結合させた。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、非常に高い周波数用
（即ち集積回路技術によって許容される上限に近い周波
数に在る）の集積回路に有用な重複しない２つの位相を
持つ信号発生器、特にＣＭＯＳ型メモリ・デバイス中の
電圧逓倍回路と組み合わされる様な信号発生器に関する
ものである。
【０００２】
【従来の技術】少なくとも大体矩形状の波形及び“非重
複”特性を有することにより同一周波数で事実上逆相の
非重複２相信号を必要とする用途は沢山ある。最高の周
波数で且つ特定用途に適するので、全く垂直な縁以外の
前縁及び後縁を有する波形を許容できる。つまり周波数
が高くなればなる程、波形の縁はその勾配が急になるこ
とが望ましい。
【０００３】論理レベル“１”は通常、信号“動作”状
態に相当する。事実上逆相で大体矩形状の波形を有する
２つの同一周波数信号Φ１及びΦ２を、縦続接続された
奇数個のインバータから成るループ発振器を使って慣用
通り得ることができる。セット入力及びリセット入力が
共に１である時に出力信号が両方共０であるセット／リ
セット型フリップフロップのセット（Ｓ）入力及びリセ
ット（Ｒ）入力をドライブするために、互いに隣接する
２個のインバータから出力を取り出すならば、フリップ
フロップからの出力信号（Ｑ，ＱＩ）は上述した要件を
満足する。事実、各出力信号Ｑ，ＱＩは他方の出力信号
が０の論理レベルになった後に０の論理レベルから１の
論理レベルへ切り換われる。
【０００４】或は、ループになったインバータのうちの
１個のインバータの出力を取り出し、その信号及び相補
信号（その信号からインバータによって得られる）でフ
リップフロップをドライブする。どちらの場合も、発振
期間従って発生信号の受信期間は、発振用インバータの
スイッチ時間の総和に等しい。位相“非重複”時間を長
くしようとする場合には、例えばＮＯＲ型の２個の論理
ゲートで慣用通り実施される様に、フリップフロップの
２つの正帰還路の各々に偶数（そして通常、等しい数）
個のインバータを接続すれば良い。
【０００５】
【発明が解決しようとする課題】しかしながら、非常に
高い信号周波数が求められる場合には、ループ発振器を
構成するインバータの数を非常に少なくすべきであり、
極端な場合には、３個程度のインバータで形成されたル
ープを使用でき、各インバータはスイッチ時間を最短に
するために小さなサイズのトランジスタで構成される。
【０００６】この場合、ループ中の種々の接続点に得ら
れる信号のスイッチ時間従ってフリップフロップを構成
する論理ゲートが必要とするスイッチ時間は発振期間に
くらべて無視できず（ループ中に非常に多数の段がある
場合の様に）、これにより２つの出力信号Ｑ及びＱＩは
極めて短い時間の間動作し、その結果これら出力信号は
その発生回路を適切にドライブできないかもしれない。
【０００７】大出力電流容量をもたらそうとする電圧逓
倍回路をドライブするために、上述した様に例えば非重
複位相信号が使用される場合には、非常に高い信号周波
数が必要になる。なお、供給可能な電流は（所定の周波
数に対し）ドライブ信号の周波数に比例する。
【０００８】セル中の書き込み用及び消去用記憶デバイ
ス（集積化された）にも電圧逓倍回路が用いられる。浮
動ゲート・メモリ（ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラ
ッシＥＰＲＯＭの様な）には、通常、セルのプログラメ
ーションのため５Ｖを越える電圧が必要である（電圧逓
倍回路は、電源電圧よりも高い電圧を得るために、コン
デンサによる電荷ポンピングを使用する）。
【０００９】非重複２相信号が集積回路技術で許容され
た限界で作動する場合には、信号動作状態中の小さな重
複並びに立ち上がり縁及び立ち下がり縁の“垂直”より
小さい縁は動作状態時間が充分であるという条件で許容
できると考えられる。
【００１０】この発明の目的は、従来の信号発生器と比
べた時に、動作状態時間を事実上短縮することなく、最
高の周波数にて改善された“非重複位相”を呈する非重
複位相信号発生器を得ることである。この発明の他の目
的は、集積化用に用いられる技術とは無関係に、最高の
周波数にて非重複位相信号発生器の適正動作を確保する
ことである。
【００１１】
【課題を解決するための手段】これら目的は、各リング
発振器を相手と交差結合する２個の帰還ゲートを含む信
号発生器で達成される。即ち、各発振器中で、第１の接
続点は結合用トランジスタをゲートし、この結合用トラ
ンジスタは他方の発振器の第１の接続点をドライブする
ために第２の接続点（第１の接続点の相補）を接続す
る。
【００１２】例えば、図１に示す様に、非重複位相信号
発生器は、縦続接続されたインバータを含む第１及び第
２のループ発振器Ｏ１，Ｏ２を備えている。インバータ
とインバータの第１及び第２の回路接続点は各インバー
タ縦続接続で定められる。第１のループ発振器（以下、
発振器と云う。）Ｏ１の第１の回路接続点（以下、接続
点と云う。）２と、第２の発振器Ｏ２の第２の接続点３
Ａとの間には、制御端子が第２の発振器Ｏ２の第１の接
続点２Ａに接続されたトランジスタＭＣＡが接続されて
いる。第２の発振器Ｏ２の第１の接続点２Ａと、第１の
発振器Ｏ１の第２の接続点３との間には、制御端子が第
１の発振器Ｏ１の第１の接続点２に接続されたトランジ
スタＭＣが接続されている。
【００１３】この発明に係る非重複２相信号発生器の特
色及び利点は、添付図面に一例として示され且つこの発
明を限定するものではない実施例についての以下の詳し
い説明から明らかになるだろう。
【００１４】
【実施例】この出願の多数の革新的な教示を、特に現在
望ましいと思われる実施例について説明する。しかしな
がら、この種の実施例は、革新的な教示の多くの好都合
な用途のうちわずかな例だけしか提示しないことを理解
されたい。一般に、この出願の明細書で行われた説明
は、特許請求の範囲の各項を必ずしも限定しない。しか
も、或る種の説明は特許上の機能には適用され得るが、
他のものには適用されない。
【００１５】この発明に係る非重複位相信号発生器の回
路実施例は、図１に示した様に、２個の対になった第１
及び第２の発振器Ｏ１及びＯ２を備え、その各々は互い
に（回路構成と対応する部品及び集積化設計との両方に
ついて）事実上同じである。この実施例では、各発振器
はループ状に接続された３個のインバータを備え、その
ためインバータが適切なサイズにされるなら、２個の発
振器は非常に高い発振周波数を持つことになる。
【００１６】もちろん、各ループ中にもっと多くのイン
バータを用いる解決策も可能である。
【００１７】同じ発振周波数を持つことが理想である２
個の発振器は逆相で作動される。こうするために、この
発明に係るコントロール・デバイスが設けられ、このコ
ントロール・デバイスは２個の発振器間の位相差を１８
０°に維持し且つもし１８０°以外の値になるなら１８
０°にドライブできる。
【００１８】２個の発振器間には、図示の実施例ではＣ
ＭＯＳ技術によって集積化され得る２個の電界効果トラ
ンジスタが接続され、これらトランジスタは２個の発振
器のループ中の信号の極性状態によって自動的に作動さ
れるスイッチ手段として働く。
【００１９】３個の縦続接続されたインバータを有する
発振器の図示した実施例では、トランジスタ即ち第１の
結合用トランジスタＭＣは、そのゲート端子が第１の発
振器Ｏ１の第１のインバータと第２のインバータとの第
１の接続点２に接続され、そのソース端子が第１の発振
器Ｏ１の第２のインバータと第３のインバータとの第２
の接続点３に接続され、且つドレイン端子が第２の発振
器Ｏ２の第１のインバータと第２のインバータとの第１
の接続点２Ａに接続されている。
【００２０】第２の結合用トランジスタＭＣＡは、その
ゲート端子が第１の接続点２Ａに接続され、そのソース
端子が第２の発振器Ｏ２の第２のインバータと第３のイ
ンバータとの第２の接続点３Ａに接続され、且つそのコ
レクタ端子が第１の接続点２に接続されている。
【００２１】第２の接続点３，３Ａはそれぞれ信号出力
端子ＦＩ，Ｆを構成する。これら出力信号は、一般に負
荷へ直接印加されず、むしろ適当な文献ではドライバと
普通に云われている適当な回路手段を通して出力され
る。
【００２２】この発明に係る非重複位相信号発生器が作
動する原理を説明する。発振器の正常動作では、第１の
接続点２での電圧が高くなるので、第２の接続点３での
電圧は低くなり、従って第１の結合用トランジスタＭＣ
はターンオンされ且つ第１の接続点２Ａでの電圧が既に
低くなっていないなら第１の接続点２Ａでの電圧を低く
する。
【００２３】同じ機能（第１の接続点２Ａでの電圧が高
いと、第１の接続点２での電圧を低くドライブする）が
第２の結合用トランジスタＭＣＡによって行われる。
【００２４】第１の接続点２及び２Ａでの電圧の波形並
びに第２の接続点３及び３Ａでの電圧（これらは２個の
発振器の出力信号ＦＩ及びＦを表す）の波形は、従って
逆相に保持されるか或はそうでなければ所望通り逆相状
態にドライブされる。この様に、非重複位相信号発生器
では、事実上重複しない相補波形を有する、極めて高い
周波数の２つの信号を得ることができる。
【００２５】２個の発振器の対応する素子間に不整合
（集積回路内で起こり得る様な）が在る場合でさえ、両
方の発振器からの出力信号の位相制御は非常に良好であ
る。従って、対になった発振器の発振周波数はそのよう
な不整合が在る場合でさえ同じであるので、両方の発振
器によって発生された波形を同一周波数で事実上重複し
ない様にできる。
【００２６】反転型又は非反転型であり得るドライバＤ
１及びＤ２は、上述した様に負荷をドライブするのに役
立ち且つ慣用の仕方で実施され得る。事実、高い周波数
の動作を得るために、２個の発振器中で使用されるトラ
ンジスタは、一般にサイズが小さくて適当な値の負荷キ
ャパシタンスより大きい負荷キャパシタンスを直接ドラ
イブできない。ドライバＤ１及びＤ２は、発振器出力端
子ＦＩ及びＦに実際に存在する容量性負荷を最小にし且
つこの容量性負荷をドライブされるべき回路の入力キャ
パシタンスと整合し、もって発振器の動作を最適にし且
つ負荷をドライブする信号のスイッチ時間を最短にする
のに効果がある。もちろん、２個のドライバＤ１とＤ２
は互いに事実上同じにして（回路様式並びに対応する部
品及び集積回路設計について）２つの相補信号用の同じ
信号路を確保すべきである。
【００２７】ここに提案された非重複位相信号発生器を
実施する回路構成は図２に例示されている。この実施例
では、各発振器は慣用構造のシュミット・トリガ回路Ｔ
１，Ｔ２によって実施された反転要素を有し、これによ
りもっと信頼してトリガし（この回路によりそのスイッ
チ電圧範囲内で与えられる高い電圧利得のせいで）且つ
発振周波数の安定性を改良する。
【００２８】ドライバの構成について云えば、この分野
では周知の様に、容量性負荷に対するデジタル回路出力
の整合が充分であるので、出力端子と負荷の間に一連の
インバータを挿入するのが得策であり、縦続接続された
インバータの数は適当な態様で（その最適数は特定の用
途次第で設計者により毎回選択される）選択すべきであ
り、且つ各インバータをその前段のものより大きいサイ
ズにすべきである。
【００２９】ドライバ中の最終段は同一の数個のインバ
ータで構成され、各インバータは負荷の一部を個別にド
ライブする様に構成されている。
【００３０】非常に小さい負荷をドライブするために、
ドライバは簡単なインバータを備えていたり或は短絡回
路で除外ないし置換さえされたりして良く、この場合対
になった２個の発振器は負荷を直接ドライブする。
【００３１】図２に示した回路は、位相が重複しない２
つの信号を使用すべきでない時に、事実上電力を導出し
ない目的の用途に有用である。この目的を達成するため
に、図２の回路は発生信号を使用しない時に両ループの
発振を防止するのに適した回路手段を含んでいる。
【００３２】発振器Ｏ１，Ｏ２の入力はそれぞれトラン
ジスタＭ５（発振器Ｏ１中）、Ｍ５Ａ（発振器Ｏ２中）
によって阻止されている。静的電流を事実上引き出さな
いため、発振器Ｏ１中の第３のインバータ（シュミット
・トリガ回路Ｔ１）及び発振器Ｏ２中の第２のインバー
タの給電電圧はカットオフされ、そして発振器Ｏ２中の
接続点３Ａは接地レベルに在る。今説明した２個のイン
バータへの給電電圧は、トランジスタＭＴ４及びＭ３Ａ
のソース端子をＶＤＤに代えてポールＰＵに接続するこ
とによりカットオフされる。ポールＰＵは、ＭＩ１及び
ＭＩ２によって形成されたインバータの出力端子であり
且つ外部信号ＯＰＩによってドライブされ、第２の接続
点３ＡはトランジスタＭ６Ａを通して接地レベルに保持
される。
【００３３】トランジスタＭ６は発振器Ｏ１中に接続さ
れて２個の発振器の整合を改善する（これは必要不可欠
なことではないが）。
【００３４】外部信号ＯＰＩが低レベルになると、発振
ループは作動され、そして２個の発振器は所要の出力信
号を発生する（両方の出力信号の波形は短い起動期間経
過後の波形と同じである）。外部信号ＯＰＩは、例えば
セルの“非書き込み”相及び“非消去”相中、即ち電圧
逓倍回路からの高い書き込み電圧が不要な時（従って非
重複位相信号発生器からの出力が不要な時）に、浮動ゲ
ート式メモリ中で自動的に発生される信号である。
【００３５】図３は、図１の非重複位相信号発生器用の
電圧逓倍回路の一例を示す（もちろん、様々な他の周知
の電圧逓倍回路を使用しても良い）。この回路組み合わ
せは、不要な消費電力を防止しながら、電圧逓倍回路へ
高周波ドライブを提供する（従って適当なサイズのスイ
ッチング・トランジスタで電圧逓倍回路から最大出力電
流が得られる）。
【００３６】当業者には分かる様に、ここに開示した概
念は広範囲に適用できる。その上、望ましい実施例を多
くの方法で変更できる。従って、上述した或はこれから
説明する変形例や変更は例示にすぎないことを理解され
たい。これら例は、特許性の概念の範囲の幾らかを示す
助けになり、ここに開示した概念の変更全範囲を示すも
のではない。
【００３７】例えば、信号ＰＵ及びＯＰＩへの接続仕方
並びに図２の回路の他の構成も広く変えれる。他の例で
は、ＮＭＯＳトランジスタよりもむしろＰＭＯＳトラン
ジスタを使って、或はもっと複雑なゲート（他の回路素
子に対して適当に調節された）を使って、結合用トラン
ジスタの構成を変えれる。しかしながら、この変更は一
般に望ましくない。というのは、簡単な図示のＮＭＯＳ
トランジスタは、適切なドライブを与えながら別な負荷
を最小にするからである。更に、開示された回路はＣＭ
ＯＳ以外の技術で実施できる。当業者には理解できる様
に、ここに開示した概念は様々に変更、変形できるの
で、特許請求の範囲はここに開示した特定例で制限され
るものではない。
【００３８】
【発明の効果】この様に、この発明に係る非重複位相信
号発生器の主な利点は、対になった普通で事実上同一の
２個の発振器が一対のトランジスタだけを使用して所望
の位相でドライブされ得ることである。この様な回路手
段の簡単さのため、最高に高い周波数においてさえ、２
個の発振器の性能を低下させない。他の利点は、フリッ
プフロップを使わなくても信号作動相時間を最適にでき
ることである。
【図面の簡単な説明】
【図１】この発明に係る非重複位相信号発生器を一部概
略図で示す配線図である。
【図２】図１の非重複位相信号発生器をＣＭＯＳで実施
した配線図である。
【図３】図１の非重複位相信号発生器に使用するための
電圧逓倍回路を示す配線図である。
【符号の説明】
Ｏ１ 第１の発振器 Ｏ２ 第２の発振器 ２，２Ａ 第１の接続点 ３，３Ａ 第２の接続点 ＭＣ 第１の結合用トランジスタ ＭＣＡ 第２の結合用トランジスタ ＦＩ 第１のクロック信号としての出力信号 Ｆ 第２のクロック信号としての出力信号
フロントページの続き (72)発明者 グイドー・トレッリ イタリア国、27016 エッセ・アレッシオ、 ヴィア・カドルナ ４

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 重複しない相補クロック信号を発生する
    ための集積回路であって、 第１及び第２の相互に整合されたリング発振器であっ
    て、その各発振器がループに接続された奇数個の反転デ
    ジタル・ゲートから成り、前記各発振器の前記反転デジ
    タル・ゲートのうち少なくとも１個のゲートは前記発振
    器の第１の接続点によってドライブされるべく接続され
    且つ前記第１の接続点とは反対に前記発振器の第２の接
    続点をドライブする様に構成されている前記発振器と、 前記第１の発振器の第１の接続点によってドライブされ
    るべく接続され且つターンオン時に前記第１の発振器の
    第２の接続点が前記第２の発振器の第１の接続点に接続
    される様に接続された第１の結合用スイッチング手段
    と、 前記第２の発振器の第１の接続点によってドライブされ
    るべく接続され且つターンオン時に前記第２の発振器の
    第２の接続点が前記第１の発振器の第１の接続点に接続
    される様に接続された第２の結合用スイッチング手段
    と、 を備え、 前記第１の発振器の少なくとも１個の接続点は第１のク
    ロック信号を供給する様に接続され、そして前記第２の
    発振器の対応する接続点は前記第１のクロック信号と重
    複しない第２のクロック信号を供給する様に接続されて
    いる、 集積回路。
  2. 【請求項２】 前記反転デジタル・ゲートのうち少なく
    とも１個のゲートがシュミット・トリガ回路である請求
    項１の集積回路。
  3. 【請求項３】 前記各発振器の少なくとも１個の接続点
    は動作禁止信号の動作時に定電位に保持されるべく接続
    されている請求項１の集積回路。
  4. 【請求項４】 動作禁止信号の動作時に前記各発振器の
    少なくとも１個の接続点は定電位に保持されるべく接続
    され、そして前記各発振器のゲートのうちの少なくとも
    １個のゲートへの電力は遮断される請求項１の集積回
    路。
  5. 【請求項５】 前記各発振器は丁度３個の反転デジタル
    ・ゲートから成る請求項１の集積回路。
  6. 【請求項６】 各結合用スイッチング手段は事実上Ｎチ
    ャネル電界効果トランジスタである請求項１の集積回
    路。
  7. 【請求項７】前記クロック信号を受けて増幅する様に接
    続された出力バッファ段を更に備えた請求項１の集積回
    路。
  8. 【請求項８】 重複しない相補クロック信号を発生する
    ためのＣＭＯＳ集積回路であって、 第１及び第２の相互に整合されたリング発振器であっ
    て、その各発振器がループに接続された奇数個の反転デ
    ジタル・ゲートから成り、前記各発振器の前記反転デジ
    タル・ゲートのうち少なくとも１個のゲートは前記発振
    器の第１の接続点によってドライブされるべく接続され
    且つ前記第１の接続点とは反対に前記発振器の第２の接
    続点をドライブする様に構成されている簡単なＣＭＯＳ
    インバータから成る前記発振器と、 前記第１の発振器の第１の接続点によってドライブされ
    るべく接続され且つターンオン時に前記第１の発振器の
    第２の接続点が前記第２の発振器の第１の接続点に接続
    される様に接続された少なくとも１個の第１のＮＭＯＳ
    結合用スイッチング手段と、 前記第２の発振器の第１の接続点によってドライブされ
    るべく接続され且つターンオン時に前記第２の発振器の
    第２の接続点が前記第１の発振器の第１の接続点に接続
    される様に接続された第２のＮＭＯＳ結合用スイッチン
    グ手段と、 を備え、 前記第１の発振器の少なくとも１個の接続点は第１のク
    ロック信号を供給する様に接続され、そして前記第２の
    発振器の対応する接続点は前記第１のクロック信号と重
    複しない第２のクロック信号を供給する様に接続されて
    いる、 ＣＭＯＳ集積回路。
  9. 【請求項９】 前記反転デジタル・ゲートのうち少なく
    とも１個のゲートがシュミット・トリガ回路である請求
    項８のＣＭＯＳ集積回路。
  10. 【請求項１０】 前記各発振器の少なくとも１個の接続
    点は動作禁止信号の動作時に定電位に保持されるべく接
    続されている請求項８のＣＭＯＳ集積回路。
  11. 【請求項１１】 動作禁止信号の動作時に前記各発振器
    の少なくとも１個の接続点は定電位に保持されるべく接
    続され、そして前記各発振器のゲートのうちの少なくと
    も１個のゲートへの電力は遮断される請求項８のＣＭＯ
    Ｓ集積回路。
  12. 【請求項１２】 前記各発振器は丁度３個の反転デジタ
    ル・ゲートから成る請求項８のＣＭＯＳ集積回路。
  13. 【請求項１３】 重複しない第１及び第２のクロック信
    号によってドライブされるべく接続された２個以上のス
    イッチ、並びにこれらスイッチと相互接続されて電荷ポ
    ンピングを行う１個以上のキャパシタを含む電圧逓倍回
    路と、 クロック信号発生回路と、 を備え、 このクロック信号発生回路は、 第１及び第２の相互に整合されたリング発振器であっ
    て、その各発振器がループに接続された奇数個の反転デ
    ジタル・ゲートから成り、前記各発振器の前記反転デジ
    タル・ゲートのうち少なくとも１個のゲートは前記発振
    器の第１の接続点によってドライブされるべく接続され
    且つ前記第１の接続点とは反対に前記発振器の第２の接
    続点をドライブする様に構成されている前記発振器と、 前記第１の発振器の第１の接続点によってドライブされ
    るべく接続され且つターンオン時に前記第１の発振器の
    第２の接続点が前記第２の発振器の第１の接続点に接続
    される様に接続された第１の結合用スイッチング手段
    と、 前記第２の発振器の第１の接続点によってドライブされ
    るべく接続され且つターンオン時に前記第２の発振器の
    第２の接続点が前記第１の発振器の第１の接続点に接続
    される様に接続された第２の結合用スイッチング手段
    と、 を含み、 前記第１の発振器の少なくとも１個の接続点は前記第１
    のクロック信号を供給する様に接続され、そして前記第
    ２の発振器の対応する接続点は前記第２のクロック信号
    を供給するように接続されている、 高電圧発生器搭載集積回路。
  14. 【請求項１４】 前記反転デジタル・ゲートのうち少な
    くとも１個のゲートがシュミット・トリガ回路である請
    求項１３の高電圧発生器搭載集積回路。
  15. 【請求項１５】 前記各発振器の少なくとも１個の接続
    点は動作禁止信号の動作時に定電位に保持されるべく接
    続されている請求項１３の高電圧発生器搭載集積回路。
  16. 【請求項１６】 動作禁止信号の動作時に前記各発振器
    の少なくとも１個の接続点は定電位に保持されるべく接
    続され、そして前記各発振器のゲートのうちの少なくと
    も１個のゲートへの電力は遮断される請求項１３の高電
    圧発生器搭載集積回路。
  17. 【請求項１７】 前記各発振器は丁度３個の反転デジタ
    ル・ゲートから成る請求項１３の高電圧発生器搭載集積
    回路。
  18. 【請求項１８】 各結合用スイッチング手段は事実上Ｎ
    チャネル電界効果トランジスタである請求項１３の高電
    圧発生器搭載集積回路。
  19. 【請求項１９】 縦続接続されたインバータを有する少
    なくとも第１及び第２のループ発振器であって、その各
    発振器が第１及び第２の接続点並びにこれらの間に接続
    された前記インバータのうちの少なくとも１個を有する
    前記発振器と、 少なくとも第１及び第２のスイッチ回路手段であって、
    その各々が第１及び第２の端子並びに制御端子を有し、
    前記第１のスイッチ回路手段はその第１、第２の端子が
    それぞれ前記第１の発振器の第２の接続点、前記第２発
    振器の第１の接続点に接続され、前記第２のスイッチ回
    路手段はその第１、第２の端子がそれぞれ前記第２の発
    振器の第２の接続点、前記第１の発振器の第１の接続点
    に接続され、前記第１、第２のスイッチ回路手段の制御
    端子はそれぞれ前記第１の発振器の第１の接続点、前記
    第２の発振器の第１の接続点に接続されている前記スイ
    ッチ回路手段と、 を備えた非重複位相信号発生器。
  20. 【請求項２０】 各発振器の少なくとも１個の接続点が
    信号出力端子である請求項１９の非重複位相信号発生
    器。
  21. 【請求項２１】 前記第１及び第２のスイッチ回路手段
    がトランジスタである請求項１９の非重複位相信号発生
    器。
  22. 【請求項２２】 前記第１及び第２のスイッチ回路手段
    は、ゲート端子がそれぞれ前記第１の発振器の第１の接
    続点、前記第２の発振器の第１の接続点に接続された電
    界効果トランジスタである請求項１９の非重複位相信号
    発生器。
  23. 【請求項２３】 ＣＭＯＳ技術によってモノリシックに
    集積された請求項１９の非重複位相信号発生器。
  24. 【請求項２４】 奇数個のインバータが各発振器の第１
    と第２の接続点の間に接続されている請求項１９の非重
    複位相信号発生器。
  25. 【請求項２５】 前記信号発生器中に設けられた前記イ
    ンバータのうち少なくとも１個のインバータは、制御端
    子が設けられたスイッチを介して基準電圧に接続される
    端子を有し、そして各発振器中では少なくとも１個のイ
    ンバータが動作禁止端子を有し、前記スイッチ制御端子
    及び前記インバータ動作禁止端子は、前記信号発生器の
    入力端子である制御端子が設けられたターンオフ回路手
    段に接続される請求項１９の非重複位相信号発生器。
  26. 【請求項２６】 少なくとも第１及び第２のループ発振
    器と、少なくとも第１及び第２のスイッチ回路手段とを
    備え、これらスイッチ回路手段の制御端子がそれぞれ前
    記第１のループ発振器の信号路中の第１の点、前記第２
    のループ発振器の信号路中の第１の点に接続され、前記
    第１のスイッチ回路手段は前記第２のループ発振器の信
    号路中の第１の点と前記第１のループ発振器の信号路中
    の第２の点との間に接続されているので、信号の位相は
    前記第１のループ発振器の信号路中の第１の点での信号
    位相と第２の点での信号位相とは異なり、前記第２のス
    イッチ回路手段は前記第１のループ発振器の信号路中の
    第１の点と前記第２のループ発振器の信号路中の第２の
    点との間に接続されているので、前記第２のループ発振
    器の信号路中の第１の点での信号位相と第２の点での信
    号位相とは異なる非重複位相信号発生器。
  27. 【請求項２７】 前記第１のループ発振器の信号路中の
    第２の点及び前記第２のループ発振器の信号路中の第２
    の点は信号出力端子である請求項２６の非重複位相信号
    発生器。
  28. 【請求項２８】 各ループ発振器内で、前記第１の点で
    の信号位相と、前記第２の点での信号位相とは事実上逆
    相である請求項２６の非重複位相信号発生器。
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