JP2713916B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2713916B2 JP2713916B2 JP62217804A JP21780487A JP2713916B2 JP 2713916 B2 JP2713916 B2 JP 2713916B2 JP 62217804 A JP62217804 A JP 62217804A JP 21780487 A JP21780487 A JP 21780487A JP 2713916 B2 JP2713916 B2 JP 2713916B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- clock
- voltage
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロツク入力回路に係り、特に位相同期ルー
プ（PLL）回路を用いて安定なクロツクを発生し、半導
体集積回路の誤動作を防止するのに好適な、半導体集積
回路のクロツク方式に関する。 〔従来の技術〕 従来のクロツク入力回路は、クロツクに混入するノイ
ズに対してはヒステリシス回路などを用いて対処してい
た。 また、従来の位相同期ループ（PLL）の装置について
は、例えば、日経エレクトロニクス、1986年12月15日
号，第223頁〜第232頁に述べられている。 〔発明が解決しようとする問題点〕 上記従来技術のうちヒステリシス回路を用いた方式に
ついては、クロツクに混入するノイズの振幅が一定値以
下の場合には効果があるものの、一定値以上の大きな振
幅のノイズが混入した場合には効果が無かつた。 また、PLLについては、半導体集積回路のクロツク発
生回路として用いるための配慮がなされていなかつた。
すなわち、誤まつて、または故意に回路動作が不可能な
ほど周波数の高いクロツクが供給された場合には半導体
集積回路が誤動作するという問題があつた。 特にマイクロコンピユータの如く所定のプログラムを
所定のサイクルでシーケンシヤルに実行するデジタル半
導体集積回路において、このサイクルを決定するクロツ
クにノイズが混入したり、クロツクの周波数が極端に高
くなつたり低くなつたりすると、デジタル半導体集積回
路に重大な誤動作が生じるものとなる。 すなわち、クロツクにノイズが混入すると、動作サイ
クルに乱れが生じ、またクロツクの周波数が極端に高く
なると、デジタル半導体集積回路を構成するMOSFETの如
き能動素子の応答動作がクロツク周波数に追従できなく
なり、マイクロコンピユータは暴走する。また、クロツ
クの周波数が極端に低下すると、このクロツクによつて
制御されるとともにデジタル半導体集積回路を構成する
ダイナミツク回路のデータ保持機能が失なわれ、誤動作
が生じる。 従つて、本発明の目的は、クロツク端子に混入するノ
イズによる誤動作および不正な高周波クロツク入力によ
る誤動作を防止することにある。 また別の目的は、半導体集積回路のテスト時には周波
数帯域を広げて動作テストを行ない、実使用時に周波数
帯域をせばめて動作させることで、実使用時におけるマ
ージンを拡大し安定な動作を確保することにある。 〔問題点を解決するための手段〕 上記目的は、所定のプログラムを所定のサイクルでシ
ーケンシヤルに実行するマイクロコンピユータの如きデ
ジタル半導体集積回路のクロツク入力回路に位相同期ル
ープ回路を用い、更に位相同期ループ回路に含まれる電
圧制御発振回路の発振帯域を制限する手段を設けること
により達成される。 〔作用〕 本来、位相同期ループ回路は周期性のクロツクに対し
て追従するものであり、単発性ノイズに対しては追従し
にくい。従つて位相同期ループ回路そのものがノイズ除
去器として働く。 また帯域制御回路により、発振帯域を半導体集積回路
が正常動作できる範囲に設定することで、外部クロツク
に対して同期はできなくなるものの、半導体集積回路が
誤動作することは無くなる。 〔実施例〕 以下、本発明の一実施例を第１図〜第４図により説明
する。 第１図は本実施例で説明するマイクロコンピユータの
ブロツク構成を示す。同一半導体基板１に構成したCPU
2,メモリ3,外部との通信を行なうための通信線９に接続
された入出力回路４は、アドレス，データ，制御信号等
を伝達するための共通バス５に接続する。また半導体集
積回路１の外部からクロツクを入力するためのクロツク
線６に接続したクロツク発生回路７は、共通バス５に接
続したレジスタ回路８の出力15,16により制御される。 クロツク発生回路７で生成されるクロツクは外部クロ
ツク線６から入力されるクロツクを、半導体集積回路１
内で使用する波形のクロツクに変形するものであり、そ
の出力は共通クロツク線10を介して半導体集積回路１の
クロツクを必要とする回路に供給する。 メモリ３はプログラム，データ等を記憶するものであ
り、RAM,ROM,PROM,EEPROM等、いかなる記憶回路、ある
いはそれらの組み合わせでもよい。 従つて、CPU2はメモリ３に格納されたプログラムを共
通クロツク線10上の内部クロツクで決まるサイクルでシ
ーケンシヤルに実行するものとなる。 クロツク発生回路７はクロツク線６の単発性ノイズに
対してほとんど追従しないとともに、先述したマイクロ
コンピユータの暴走，誤動作を生じる如き周波数の内部
クロツクが共通クロツク線10上に供給されることを防止
することができる。 次に第２図により、第１図におけるクロツク発生回路
７の詳細を説明する。 第２図（Ａ）にクロツク発生回路の構成を示す。クロ
ツク発生回路は位相比較器10,位相差−電圧変換器11,発
振帯域制御回路16,電圧制御発振器（Voltage Controlle
d Oscillator:VCO）12および分周回路13からなる位相同
期ループ（Phase Locked Loop:PLL）回路と波形整形回
路14で構成される。 位相比較器10は分周回路13の出力とクロツク線６を介
して半導体集積回路１外から供給される外部クロツクと
の位相を比較し、電圧変換器11に対して位相差情報を与
え、電圧変換器11は位相差情報をVCO12の制御電圧に変
換する。このとき帯域制御線15aの信号に基づき発振帯
域制御回路16はVCO12に与える制御電圧をリミツトする
働きをする。すなわちVCO12の発振周波数の上限あるい
は下限を制限する。 VCO12は電圧変換器11および帯域制限回路16の制御の
もとでクロツク線６から入力されるクロツク周波数ｅ
に対して2n・ｅ（ｎは整数）に集束するような周波数
０で発振する。０は分周回路13により1/2n、すなわ
ちｅに近い周波数に分周され位相差比較器10に帰還さ
れる。以上のように位相差比較器10で位相を比較しなが
らフイード・バツク制御することでｅ＝０／2nにな
るように発振する。 第２図（Ｂ）に発振周波数特性を示す。横軸はクロツ
ク線６から入力するクロツクｅ、縦軸は発振クロック
０である。発振クロック０は帯域制限回路16により
帯域制御線15aにより以下のように制御される。帯域制
御線15aが第１の制御情報の場合、発振周波数０は第
２図Ａのl1で高周波側を制限される。第２の制御情報の
場合、l2で高周波側を制限される。第３の制御情報の場
合、l3で低周波側を制限される。第４の制御情報の場
合、l4で低周波側を制限される。動作帯域内では０は
ｅの変化に対してほぼ直線的に変化し、０に追従す
る。 上記の第１〜第４の制御情報は高周波側と低周波側を
組み合わせて制御することも可能である。次に分周回路
13および波形整形回路14について説明する。分周回路13
をｎ個の1/2分周器で構成することで、その出力として
０から０／2nまでの任意の周波数のクロツクを得る
ことができる。すなわち、入力クロツクｅに対して、
それよりも周波数の高いクロツクを半導体集積回路内で
得ることができる。 波形整形回路14は分周回路13の出力13aおよび選択線1
5bを入力し、半導体集積回路１で使用する周波数のクロ
ツク１を得る。 第２図（Ｃ）にクロツク線６から入力するクロツク
ｅと波形整形回路14の出力クロツク１の関係を示す。
なお本例では高域制限la、低域制限lbの例で示す。図に
おいてS1の特性は波形整形回路14に与える選択信号線15
bに第１の選択情報を与えた場合であり、S2の特性は第
２の選択情報を与えた場合である。直線領域はS1のｎ倍
の傾きを持つと共に帯域制限周波数もｎ倍（ｎ・laおよ
びＮ・lb）になる。 第３図にCMOS（Complementary MOS）トランジスタを
使用した発振帯域制御回路16およびVCO12の回路構成を
示す。 VCO12はT20・T30,T21・T31およびT22・T32のインバー
タ構成のトランジスタ対から成るリングオシレータと、
−電極を電源線100に接続したT10〜T12および、−電極
を接地線101に接続したT40〜T42から成る制御トランジ
スタで構成し、上記制御トランジスタのゲート電極に与
える電圧により発振周波数０を制御する。なお０は
VCO12の出力12′から得られる。 発振帯域制御回路16は電圧変換器11の出力11′をゲー
ト入力するトランジスタT50と負荷トランジスタT52、お
よび低周波制限回路104によりトランジスタT10〜T12の
制御信号102を発生し、更にこの信号からトランジスタT
52と負荷トランジスタT53によりトランジスタT40〜T42
の制御信号103を発生する。なお制御信号103は高周波制
御回路105にも接続する。上記の低周波制御回路104はゲ
ートに電源電圧（5V）が印加された場合にオフするスイ
ツチ用トランジスタT60と負荷トランジスタT61で構成さ
れ、また高周波制御回路105はトランジスタT70,T71で構
成されるバイアス回路と定電流トランジスタT72およ
び、ゲートに接地電位（0V）が印加された場合にオフす
るスイツチ用トランジスタT73で構成される。 上記の制御信号102および103は入力信号11′の電圧が
増加すると102の電圧は減少、103の電圧は増加、11′の
電圧が減少すると102の電圧は増加、103の電圧は減少す
る方向に変化する。 第４図に第３図における入力電圧Vi（制御線11′の電
圧）とVCO12の発振周波数０の関係を示す。第４図
（Ａ）は入力電圧Viに対する制御電圧V0（制御線102の
電圧）の関係を示す。この図においてａの曲線は発振周
波数制限回路104,105のスイツチ用トランジスタT60,T72
の両方をオフした場合であり、トランジスタT50およびT
51のトランジスタ定数のみの値で決まる。この場合のVi
とVcの関係は、Vi＝０の時、V0＝v4であり、Vi＝vcの
時、V0＝v1となる。この時、第４図（Ｂ）に示すように
発振周波数０はl4〜l1の間で変化する。 ｂの曲線は低周波制限回路104のスイツチ用トランジ
スタT60のみをオンにした場合であり、Vc＝v4〜v2，
０＝l4〜l1の間で変化する。 ｃの曲線は高周波制限回路105のスイツチ用トランジ
スタT72のみをオンにした場合であり、Vc＝v3，v1，
０＝l3〜l1の間で変化する。 ｄの曲線は周波数制限回路104,105の両方のスイツチ
用トランジスタT60,T72をオンにした場合であり、Vc＝v
3〜v2，０＝l3〜l2の間で変化する。 なお、スイツチ用トランジスタT60,T72のゲート制御
線は、第２図における帯域制御線15aに相当する。 第５図（Ａ）に第２図における分周回路13および波形
整形回路14の詳細を示す。 分周回路13は３個の1/2分周器131〜133で構成され、
初段の分周器131の入力12aはVCO12の出力に接続され、
最終段の分周器133の出力133aは位相差比較回路10に入
力される。また各段の分周回路の出力131a〜133aは波形
整形回路14に入力する。ここでVCOの発振周波数を０
とすると分周器131〜133の各出力周波数はそれぞれ、
０/2,０/4,０/8となる。 波形整形回路14は上記各1/2分周器からの出力を選択
するための論理積（AND）ゲート141〜143に接続すると
共に、全分周クロツクのハイ・レベル・タイミングを検
出するためのANDゲート144に接続し、ラツチ回路145の
タイミング制御を行なう。ラツチ回路145はデコード回
路146の信号を同期化制御するものであり、選択信号15b
の情報に基づき分周回路の出力131a〜133aを切り換えて
出力する。 第５図（Ｂ）に第５図（Ａ）の回路の動作波形を示
す。分周回路131〜133はそれぞれ入力クロツクの立上が
りで変化するフリツプフロツプであり、その信号は
（Ｂ）図の０,131a〜133aのように変化する。ANDゲー
ト144の出力144aは上記131a〜133aが全てハイ・レベル
の間だけハイレベルが出力され、それ以前に変化した選
択信号15bの情報は、このタイミングでデコード回路14
6,ラツチ回路145を介してANDゲート141〜143に伝えられ
る。すなわち、ラツチ回路145の出力145a〜145cはこの
タイミングで非選択線はハイ・レベルからロー・レベ
ル、選択線はロー・レベルからハイ・レベルに変化す
る。 本実施例によると以下の効果がある。 （１）半導体集積回路テスト時にVCOの発振帯域を広範
囲に設定して半導体集積回路全体の動作テストを行な
い、実使用時に帯域をせばめて使用することで実使用時
にはマージンを持つた安定な動作を得ることができる。 （２）実使用時に誤つてまたは故意に帯域周波数以上の
高周波または帯域周波数以下の低周波クロツクを入力し
ても、半導体集積回路内で帯域制限されるため、内部回
路が誤動作することはない。従つて内蔵メモリに対して
も誤つた書込みを生じることは無い。 また入力クロツク信号にノイズが混入した場合でも同
様である。 （３）PLLはほぼデユーテイー50％のクロツクを得るこ
とができるため、入力クロツクのデユーテイーに対する
制約が少なくなる。 （４）入力クロツク以上の高周波クロツクを得ることが
できるため、半導体集積回路を高速で動作させることが
できる。また内部クロツク周波数の切り換えをハザード
なしで行なうことができるため、高速動作と低速低消費
電力動作をマイコンを停止させることなく選択して使用
することができる。 なお、本実施例では帯域制限およびクロツク切換えに
レジスタを用い、CPUからの命令でレジスタ値を変える
例で示したが、半導体集積回路外部端子から直接レジス
タ値を変更しても、またレジスタを用いずに、直接チツ
プ外から信号を入力してもよい。 〔発明の効果〕 本発明によれば、入力クロツクに混入するノイズおよ
び、不正に入力される高周波クロツク、低周波クロツク
に対して半導体集積回路が誤動作することはなく、信頼
性の高い半導体集積回路を得ることができる。 また、入力クロツクが一定でも内部で周波数を切り換
えて使用することができるため、半導体集積回路で処理
する仕事の質に応じて、高速動作と低消費電力動作を行
なうことができる。
プ（PLL）回路を用いて安定なクロツクを発生し、半導
体集積回路の誤動作を防止するのに好適な、半導体集積
回路のクロツク方式に関する。 〔従来の技術〕 従来のクロツク入力回路は、クロツクに混入するノイ
ズに対してはヒステリシス回路などを用いて対処してい
た。 また、従来の位相同期ループ（PLL）の装置について
は、例えば、日経エレクトロニクス、1986年12月15日
号，第223頁〜第232頁に述べられている。 〔発明が解決しようとする問題点〕 上記従来技術のうちヒステリシス回路を用いた方式に
ついては、クロツクに混入するノイズの振幅が一定値以
下の場合には効果があるものの、一定値以上の大きな振
幅のノイズが混入した場合には効果が無かつた。 また、PLLについては、半導体集積回路のクロツク発
生回路として用いるための配慮がなされていなかつた。
すなわち、誤まつて、または故意に回路動作が不可能な
ほど周波数の高いクロツクが供給された場合には半導体
集積回路が誤動作するという問題があつた。 特にマイクロコンピユータの如く所定のプログラムを
所定のサイクルでシーケンシヤルに実行するデジタル半
導体集積回路において、このサイクルを決定するクロツ
クにノイズが混入したり、クロツクの周波数が極端に高
くなつたり低くなつたりすると、デジタル半導体集積回
路に重大な誤動作が生じるものとなる。 すなわち、クロツクにノイズが混入すると、動作サイ
クルに乱れが生じ、またクロツクの周波数が極端に高く
なると、デジタル半導体集積回路を構成するMOSFETの如
き能動素子の応答動作がクロツク周波数に追従できなく
なり、マイクロコンピユータは暴走する。また、クロツ
クの周波数が極端に低下すると、このクロツクによつて
制御されるとともにデジタル半導体集積回路を構成する
ダイナミツク回路のデータ保持機能が失なわれ、誤動作
が生じる。 従つて、本発明の目的は、クロツク端子に混入するノ
イズによる誤動作および不正な高周波クロツク入力によ
る誤動作を防止することにある。 また別の目的は、半導体集積回路のテスト時には周波
数帯域を広げて動作テストを行ない、実使用時に周波数
帯域をせばめて動作させることで、実使用時におけるマ
ージンを拡大し安定な動作を確保することにある。 〔問題点を解決するための手段〕 上記目的は、所定のプログラムを所定のサイクルでシ
ーケンシヤルに実行するマイクロコンピユータの如きデ
ジタル半導体集積回路のクロツク入力回路に位相同期ル
ープ回路を用い、更に位相同期ループ回路に含まれる電
圧制御発振回路の発振帯域を制限する手段を設けること
により達成される。 〔作用〕 本来、位相同期ループ回路は周期性のクロツクに対し
て追従するものであり、単発性ノイズに対しては追従し
にくい。従つて位相同期ループ回路そのものがノイズ除
去器として働く。 また帯域制御回路により、発振帯域を半導体集積回路
が正常動作できる範囲に設定することで、外部クロツク
に対して同期はできなくなるものの、半導体集積回路が
誤動作することは無くなる。 〔実施例〕 以下、本発明の一実施例を第１図〜第４図により説明
する。 第１図は本実施例で説明するマイクロコンピユータの
ブロツク構成を示す。同一半導体基板１に構成したCPU
2,メモリ3,外部との通信を行なうための通信線９に接続
された入出力回路４は、アドレス，データ，制御信号等
を伝達するための共通バス５に接続する。また半導体集
積回路１の外部からクロツクを入力するためのクロツク
線６に接続したクロツク発生回路７は、共通バス５に接
続したレジスタ回路８の出力15,16により制御される。 クロツク発生回路７で生成されるクロツクは外部クロ
ツク線６から入力されるクロツクを、半導体集積回路１
内で使用する波形のクロツクに変形するものであり、そ
の出力は共通クロツク線10を介して半導体集積回路１の
クロツクを必要とする回路に供給する。 メモリ３はプログラム，データ等を記憶するものであ
り、RAM,ROM,PROM,EEPROM等、いかなる記憶回路、ある
いはそれらの組み合わせでもよい。 従つて、CPU2はメモリ３に格納されたプログラムを共
通クロツク線10上の内部クロツクで決まるサイクルでシ
ーケンシヤルに実行するものとなる。 クロツク発生回路７はクロツク線６の単発性ノイズに
対してほとんど追従しないとともに、先述したマイクロ
コンピユータの暴走，誤動作を生じる如き周波数の内部
クロツクが共通クロツク線10上に供給されることを防止
することができる。 次に第２図により、第１図におけるクロツク発生回路
７の詳細を説明する。 第２図（Ａ）にクロツク発生回路の構成を示す。クロ
ツク発生回路は位相比較器10,位相差−電圧変換器11,発
振帯域制御回路16,電圧制御発振器（Voltage Controlle
d Oscillator:VCO）12および分周回路13からなる位相同
期ループ（Phase Locked Loop:PLL）回路と波形整形回
路14で構成される。 位相比較器10は分周回路13の出力とクロツク線６を介
して半導体集積回路１外から供給される外部クロツクと
の位相を比較し、電圧変換器11に対して位相差情報を与
え、電圧変換器11は位相差情報をVCO12の制御電圧に変
換する。このとき帯域制御線15aの信号に基づき発振帯
域制御回路16はVCO12に与える制御電圧をリミツトする
働きをする。すなわちVCO12の発振周波数の上限あるい
は下限を制限する。 VCO12は電圧変換器11および帯域制限回路16の制御の
もとでクロツク線６から入力されるクロツク周波数ｅ
に対して2n・ｅ（ｎは整数）に集束するような周波数
０で発振する。０は分周回路13により1/2n、すなわ
ちｅに近い周波数に分周され位相差比較器10に帰還さ
れる。以上のように位相差比較器10で位相を比較しなが
らフイード・バツク制御することでｅ＝０／2nにな
るように発振する。 第２図（Ｂ）に発振周波数特性を示す。横軸はクロツ
ク線６から入力するクロツクｅ、縦軸は発振クロック
０である。発振クロック０は帯域制限回路16により
帯域制御線15aにより以下のように制御される。帯域制
御線15aが第１の制御情報の場合、発振周波数０は第
２図Ａのl1で高周波側を制限される。第２の制御情報の
場合、l2で高周波側を制限される。第３の制御情報の場
合、l3で低周波側を制限される。第４の制御情報の場
合、l4で低周波側を制限される。動作帯域内では０は
ｅの変化に対してほぼ直線的に変化し、０に追従す
る。 上記の第１〜第４の制御情報は高周波側と低周波側を
組み合わせて制御することも可能である。次に分周回路
13および波形整形回路14について説明する。分周回路13
をｎ個の1/2分周器で構成することで、その出力として
０から０／2nまでの任意の周波数のクロツクを得る
ことができる。すなわち、入力クロツクｅに対して、
それよりも周波数の高いクロツクを半導体集積回路内で
得ることができる。 波形整形回路14は分周回路13の出力13aおよび選択線1
5bを入力し、半導体集積回路１で使用する周波数のクロ
ツク１を得る。 第２図（Ｃ）にクロツク線６から入力するクロツク
ｅと波形整形回路14の出力クロツク１の関係を示す。
なお本例では高域制限la、低域制限lbの例で示す。図に
おいてS1の特性は波形整形回路14に与える選択信号線15
bに第１の選択情報を与えた場合であり、S2の特性は第
２の選択情報を与えた場合である。直線領域はS1のｎ倍
の傾きを持つと共に帯域制限周波数もｎ倍（ｎ・laおよ
びＮ・lb）になる。 第３図にCMOS（Complementary MOS）トランジスタを
使用した発振帯域制御回路16およびVCO12の回路構成を
示す。 VCO12はT20・T30,T21・T31およびT22・T32のインバー
タ構成のトランジスタ対から成るリングオシレータと、
−電極を電源線100に接続したT10〜T12および、−電極
を接地線101に接続したT40〜T42から成る制御トランジ
スタで構成し、上記制御トランジスタのゲート電極に与
える電圧により発振周波数０を制御する。なお０は
VCO12の出力12′から得られる。 発振帯域制御回路16は電圧変換器11の出力11′をゲー
ト入力するトランジスタT50と負荷トランジスタT52、お
よび低周波制限回路104によりトランジスタT10〜T12の
制御信号102を発生し、更にこの信号からトランジスタT
52と負荷トランジスタT53によりトランジスタT40〜T42
の制御信号103を発生する。なお制御信号103は高周波制
御回路105にも接続する。上記の低周波制御回路104はゲ
ートに電源電圧（5V）が印加された場合にオフするスイ
ツチ用トランジスタT60と負荷トランジスタT61で構成さ
れ、また高周波制御回路105はトランジスタT70,T71で構
成されるバイアス回路と定電流トランジスタT72およ
び、ゲートに接地電位（0V）が印加された場合にオフす
るスイツチ用トランジスタT73で構成される。 上記の制御信号102および103は入力信号11′の電圧が
増加すると102の電圧は減少、103の電圧は増加、11′の
電圧が減少すると102の電圧は増加、103の電圧は減少す
る方向に変化する。 第４図に第３図における入力電圧Vi（制御線11′の電
圧）とVCO12の発振周波数０の関係を示す。第４図
（Ａ）は入力電圧Viに対する制御電圧V0（制御線102の
電圧）の関係を示す。この図においてａの曲線は発振周
波数制限回路104,105のスイツチ用トランジスタT60,T72
の両方をオフした場合であり、トランジスタT50およびT
51のトランジスタ定数のみの値で決まる。この場合のVi
とVcの関係は、Vi＝０の時、V0＝v4であり、Vi＝vcの
時、V0＝v1となる。この時、第４図（Ｂ）に示すように
発振周波数０はl4〜l1の間で変化する。 ｂの曲線は低周波制限回路104のスイツチ用トランジ
スタT60のみをオンにした場合であり、Vc＝v4〜v2，
０＝l4〜l1の間で変化する。 ｃの曲線は高周波制限回路105のスイツチ用トランジ
スタT72のみをオンにした場合であり、Vc＝v3，v1，
０＝l3〜l1の間で変化する。 ｄの曲線は周波数制限回路104,105の両方のスイツチ
用トランジスタT60,T72をオンにした場合であり、Vc＝v
3〜v2，０＝l3〜l2の間で変化する。 なお、スイツチ用トランジスタT60,T72のゲート制御
線は、第２図における帯域制御線15aに相当する。 第５図（Ａ）に第２図における分周回路13および波形
整形回路14の詳細を示す。 分周回路13は３個の1/2分周器131〜133で構成され、
初段の分周器131の入力12aはVCO12の出力に接続され、
最終段の分周器133の出力133aは位相差比較回路10に入
力される。また各段の分周回路の出力131a〜133aは波形
整形回路14に入力する。ここでVCOの発振周波数を０
とすると分周器131〜133の各出力周波数はそれぞれ、
０/2,０/4,０/8となる。 波形整形回路14は上記各1/2分周器からの出力を選択
するための論理積（AND）ゲート141〜143に接続すると
共に、全分周クロツクのハイ・レベル・タイミングを検
出するためのANDゲート144に接続し、ラツチ回路145の
タイミング制御を行なう。ラツチ回路145はデコード回
路146の信号を同期化制御するものであり、選択信号15b
の情報に基づき分周回路の出力131a〜133aを切り換えて
出力する。 第５図（Ｂ）に第５図（Ａ）の回路の動作波形を示
す。分周回路131〜133はそれぞれ入力クロツクの立上が
りで変化するフリツプフロツプであり、その信号は
（Ｂ）図の０,131a〜133aのように変化する。ANDゲー
ト144の出力144aは上記131a〜133aが全てハイ・レベル
の間だけハイレベルが出力され、それ以前に変化した選
択信号15bの情報は、このタイミングでデコード回路14
6,ラツチ回路145を介してANDゲート141〜143に伝えられ
る。すなわち、ラツチ回路145の出力145a〜145cはこの
タイミングで非選択線はハイ・レベルからロー・レベ
ル、選択線はロー・レベルからハイ・レベルに変化す
る。 本実施例によると以下の効果がある。 （１）半導体集積回路テスト時にVCOの発振帯域を広範
囲に設定して半導体集積回路全体の動作テストを行な
い、実使用時に帯域をせばめて使用することで実使用時
にはマージンを持つた安定な動作を得ることができる。 （２）実使用時に誤つてまたは故意に帯域周波数以上の
高周波または帯域周波数以下の低周波クロツクを入力し
ても、半導体集積回路内で帯域制限されるため、内部回
路が誤動作することはない。従つて内蔵メモリに対して
も誤つた書込みを生じることは無い。 また入力クロツク信号にノイズが混入した場合でも同
様である。 （３）PLLはほぼデユーテイー50％のクロツクを得るこ
とができるため、入力クロツクのデユーテイーに対する
制約が少なくなる。 （４）入力クロツク以上の高周波クロツクを得ることが
できるため、半導体集積回路を高速で動作させることが
できる。また内部クロツク周波数の切り換えをハザード
なしで行なうことができるため、高速動作と低速低消費
電力動作をマイコンを停止させることなく選択して使用
することができる。 なお、本実施例では帯域制限およびクロツク切換えに
レジスタを用い、CPUからの命令でレジスタ値を変える
例で示したが、半導体集積回路外部端子から直接レジス
タ値を変更しても、またレジスタを用いずに、直接チツ
プ外から信号を入力してもよい。 〔発明の効果〕 本発明によれば、入力クロツクに混入するノイズおよ
び、不正に入力される高周波クロツク、低周波クロツク
に対して半導体集積回路が誤動作することはなく、信頼
性の高い半導体集積回路を得ることができる。 また、入力クロツクが一定でも内部で周波数を切り換
えて使用することができるため、半導体集積回路で処理
する仕事の質に応じて、高速動作と低消費電力動作を行
なうことができる。
【図面の簡単な説明】
第１図は本発明の一実施例のマイクロコンピユータのブ
ロツク図、第２図はクロツク発生回路の構成図および特
性、第３図は帯域制限回路図、第４図は帯域制限回路の
特性図、第５図は波形整形回路図である。 １……半導体集積回路、２……CPU、３……メモリ、７
……クロツク発生回路、８……制御レジスタ、10……位
相比較器、11……電圧変換器、12……電圧制御発振器、
13……分周回路、14……波形整形回路、16……帯域制限
回路。
ロツク図、第２図はクロツク発生回路の構成図および特
性、第３図は帯域制限回路図、第４図は帯域制限回路の
特性図、第５図は波形整形回路図である。 １……半導体集積回路、２……CPU、３……メモリ、７
……クロツク発生回路、８……制御レジスタ、10……位
相比較器、11……電圧変換器、12……電圧制御発振器、
13……分周回路、14……波形整形回路、16……帯域制限
回路。
フロントページの続き
(56)参考文献 特開 昭50−105364（ＪＰ，Ａ)
特開 昭59−74735（ＪＰ，Ａ)
特開 昭63−286091（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．外部から入力されるクロックと分周回路の出力との
位相を比較する位相比較器と、 前記位相比較器の出力の位相差情報を制御電圧に変換す
る電圧変換器と、 前記電圧変換器の出力の制御電圧を制御する発振帯域制
御回路と、 前記発振帯域制御回路の出力の電圧により周波数が制御
される電圧制御発振器と、 前記電圧制御発振器の発振周波数を２のべき乗分の１に
分周する前記分周回路と、 前記分周回路の出力の複数の発振周波数を選択する回路
と、 CPUによって内容を変更可能な制御レジスタとを具備し
てなり、 前記発振帯域制御回路は、前記制御レジスタの帯域制御
情報に応答して、前記制御電圧を制限し、前記電圧制御
発振器の発振周波数の上限及び下限の少なくとも一方を
複数の段階に制限することを特徴とする半導体集積回
路。 ２．前記半導体集積回路と前記CPUとは同一の半導体基
板上に形成されてなることを特徴とする特許請求の範囲
第１項に記載の半導体装置。 ３．前記複数の発振周波数を選択する回路は、前記制御
レジスタの内容に応答して、複数の発振周波数のうちの
１つを選択することを特徴とする特許請求の範囲第１項
又は第２項のうちの何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217804A JP2713916B2 (ja) | 1987-09-02 | 1987-09-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217804A JP2713916B2 (ja) | 1987-09-02 | 1987-09-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6462023A JPS6462023A (en) | 1989-03-08 |
| JP2713916B2 true JP2713916B2 (ja) | 1998-02-16 |
Family
ID=16709996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217804A Expired - Fee Related JP2713916B2 (ja) | 1987-09-02 | 1987-09-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713916B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02107018A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 電圧制御発振器 |
| US6799242B1 (en) | 1999-03-05 | 2004-09-28 | Sanyo Electric Co., Ltd. | Optical disc player with sleep mode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105364A (ja) * | 1974-01-28 | 1975-08-20 | ||
| JPS5974735A (ja) * | 1982-10-20 | 1984-04-27 | Sanyo Electric Co Ltd | 電圧制御発振器装置 |
| JPS63286091A (ja) * | 1987-05-19 | 1988-11-22 | Pioneer Electronic Corp | Ｐｌｌ回路の制御方法 |
-
1987
- 1987-09-02 JP JP62217804A patent/JP2713916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6462023A (en) | 1989-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6594770B1 (en) | Semiconductor integrated circuit device | |
| KR940005934B1 (ko) | 위상차 검출회로 | |
| KR100265218B1 (ko) | 마이크로프로세서 2곱하기(2배) 코어 설계 | |
| US6774706B2 (en) | Semiconductor integrated circuit device | |
| JP3488152B2 (ja) | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 | |
| US6882196B2 (en) | Duty cycle corrector | |
| JP2000082954A (ja) | 遅延同期ル―プ及びその位相比較器並びに遅延同期方法 | |
| JPH07202690A (ja) | クロック信号発生回路 | |
| KR20180026957A (ko) | 듀티 보정장치 및 이를 포함하는 반도체 장치 | |
| US6121849A (en) | Oscillator amplifier with frequency based digital multi-discrete-level gain control and method of operation | |
| JP3779713B2 (ja) | 半導体集積回路 | |
| JP2713916B2 (ja) | 半導体集積回路 | |
| US20020041214A1 (en) | PLL circuit | |
| US8134405B2 (en) | Semiconductor device and timing control method for the same | |
| JP4245136B2 (ja) | ジッター発生回路及び半導体装置 | |
| KR20030090525A (ko) | 위상 동기 루프 회로 | |
| KR100522428B1 (ko) | Ｄｌｌ 제어 장치 | |
| US20080258782A1 (en) | Oscillating divider topology | |
| JP3089408B2 (ja) | ワンチップ・マイクロコンピュータのリセット信号制御回路 | |
| JPH0846497A (ja) | 周波数位相比較器 | |
| US11171659B1 (en) | Techniques for reliable clock speed change and associated circuits and methods | |
| KR100233274B1 (ko) | 전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프 | |
| JPH029735B2 (ja) | ||
| JPH064169A (ja) | 半導体装置 | |
| JP2827389B2 (ja) | Ｐｌｌ用半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |