JP2006050411A - 半導体装置 - Google Patents

Abstract

【課題】 当該半導体装置の正常な動作を確保しつつ、低消費電力化を実現することのできる半導体装置を提供することを目的とする。
【解決手段】 主回路２は、クリティカルパスの第１論理回路２１と、比較的高速な第２論理回路２２とから構成されている。第２論理回路２２には第１の電源電圧ＶＤＤ１が供給されている。第１論理回路２１には、通常、第２の電源電圧ＶＤＤ２を供給されており、主回路２の正常な動作は確保されている。しかしながら、クロック供給回路６がクロックの供給を停止している時、又は信号供給源３からの入力信号Ｄｉｎの信号電位が固定されている時には、第１論理回路２１の電源電圧を第１の電源電圧ＶＤＤ１に下げる。
【選択図】 図１

Description

本発明は、半導体集積回路等の半導体装置及びこれを用いた携帯機器等の電気機器に関する。特にクリティカルパスを含む回路の電源電圧を調整する機能を有する半導体装置及びこれを用いた携帯機器等の電気機器に関する。

一般に、半導体集積回路の最高動作周波数を決定する回路パスをクリティカルパスと言う。半導体集積回路に供給する電源電圧の大きさを大きくすれば、クリティカルパスの動作速度も向上し、半導体集積回路の最高動作周波数をより高くすることができるのであるが、一方において消費電力が増大するという問題が発生する。この問題に鑑み、従来よりクリティカルパスの動作速度の向上を図りながら低消費電力化を実現する技術が提案されている。

例えば、下記特許文献１や下記特許文献２には、低速動作で足りる低速動作型論理回路を低電圧源により駆動する一方、高速動作が必要な高速動作型論理回路を高電圧源により駆動することで、半導体集積回路の動作周波数を低下させることなく、消費電力を抑制しようとした技術が開示されている。

特開平５−２９９６２４号公報 特開平７−２４９０６７号公報

しかしながら、上記特許文献１、２の構成においては、クリティカルパスを有する高速動作方論理回路に常に高電圧源からの比較的高い電源電圧を供給する必要があるため、消費電力の抑制効果が十分ではない。

本発明は、上記の点に鑑み、当該半導体装置の正常な動作を確保しつつ、低消費電力化を実現することのできる半導体装置を提供することを目的とする。

上記目的を達成するために本発明に係る半導体装置は、第１論理回路、及び前記第１論理回路の前段又は後段に接続され、前記第１論理回路に供給される電源電圧と等しいか或いは前記電源電圧よりも低い第１の電源電圧にて動作する第２論理回路から構成される主回路と、 前記第１論理回路への入力信号の状態に応じて、前記第１論理回路に供給される電源電圧を制御する制御回路と、を備えたことを特徴とする。

そして、例えば具体的には、前記半導体装置は、前記第１論理回路の前段に配置されるフリップフロップにクロックを供給可能なクロック供給回路を更に備え、前記制御回路は、前記クロック供給回路にクロックの供給を行わせているときは、前記第１の電源電圧よりも高い第２の電源電圧が前記第１論理回路に供給されるように前記制御を行う一方、前記クロック供給回路にクロックの供給を停止させているときは、前記第１の電源電圧が前記第１論理回路に供給されるように前記制御を行う。

前記クロック供給回路がクロックの供給を行っているときは、比較的高電圧の第２の電源電圧が第１論理回路に供給されるので、第１論理回路の動作速度は比較的高速となり、主回路の正常な動作は確保される。一方、前記クロック供給回路がクロックの供給を停止しているときは、比較的低電圧の第１の電源電圧が第１論理回路に供給されるので、第１論理回路の動作速度は比較的低速となるが、フリップフロップへのクロックの供給停止により第１論理回路への入力信号がローレベル又はハイレベルに固定されるため、主回路の動作に問題は生じない。つまり、主回路の正常な動作は確保されており、第１論理回路の電源電圧が比較的低電圧の第１の電源電圧となることから、主回路の低消費電力化が実現される。

また、例えば、前記制御回路は、前記主回路への入力信号が反転動作を行うときは、この反転動作に先立って、前記第１の電源電圧よりも高い第２の電源電圧が前記第１論理回路に供給されるように前記制御を行う一方、前記主回路への入力信号の電位が一定時間以上固定されているときは、前記第１の電源電圧が前記第１論理回路に供給されるように前記制御を行う。

主回路への入力信号が反転動作をしているとき、即ち、第１論理回路への入力信号が反転動作をしているときは、比較的高電圧の第２の電源電圧が第１論理回路に供給されるので、第１論理回路の動作速度は比較的高速となり、主回路の正常な動作は確保される。一方、主回路への入力信号の電位が固定されているとき、即ち、第１論理回路への入力信号の電位が固定されているときは、比較的低電圧の第１の電源電圧が第１論理回路に供給されるので、第１論理回路の動作速度は比較的低速となるが、第１論理回路への入力信号の電位が固定されているため、主回路の動作に問題は生じない。つまり、主回路の正常な動作は確保されており、第１論理回路の電源電圧が比較的低電圧の第１の電源電圧となることから、主回路の低消費電力化が実現される。

また、例えば、前記第１の電源電圧を発生する電源発生回路と、前記第１の電源電圧に基づく電圧を昇圧して前記第２の電源電圧を発生する昇圧回路と、前記第１の電源電圧又は前記第２の電源電圧の一方を選択する選択回路とを有する電源回路を更に備えるようにするとよい。

そして、例えば、前記第１論理回路に前記第１の電源電圧を供給しているときには、前記昇圧回路の動作を停止させてもよい。

これにより、前記昇圧回路の無駄な動作がなくなるため、更なる低消費電力化が実現される。

尚、本明細書及び特許請求の範囲において、電源電圧が「高い」とは、電源電圧が負である場合には、電圧の絶対値が大きいことを意味し、電源電圧が「低い」とは、電源電圧が負である場合には、電圧の絶対値が小さいことを意味する。従って、例えば、−４ボルトの第２の電源電圧は、−３ボルトの第１の電源電圧よりも電圧が高いことになる。

上述した通り、本発明に係る半導体装置によれば、当該半導体装置の正常な動作を確保しつつ、低消費電力化を実現することのできる。従って、これを用いた携帯機器の動作時間を延ばすことができる。

以下、本発明に係る半導体装置の第１実施形態につき、図面を参照して説明する。図１は、第１実施形態の半導体装置の回路構成図である。

半導体装置１は、信号供給源３から与えられる入力信号Ｄｉｎを入力して信号Ｄｏｕｔを出力する順序回路から成る主回路２と、信号供給源３と、ＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）等から成り、所定の演算処理を行うと共に、主回路２内の第１論理回路２１及びＤフリップフロップ（以下、「ＤＦＦ」という）２３に供給される電源電圧を調整する制御回路４と、外部から入力電圧Ｖｉｎを入力し、半導体装置１内の各回路に第１の電源電圧ＶＤＤ１（例えば、２Ｖ）を供給すると共に、制御回路４による制御に応じて第１の電源電圧ＶＤＤ１または電圧の大きさが第１の電源電圧ＶＤＤ１より大きい第２の電源電圧ＶＤＤ２（例えば、３Ｖ）を主回路２内の第１論理回路２１及びＤＦＦ２３に供給する電源回路５と、所定の周波数（例えば、１００メガヘルツ）のクロックを発生して主回路２にそのクロックを供給するためのクロック供給回路６と、から概略構成されている。尚、制御回路４が主回路２に入力信号Ｄｉｎを与える場合は、信号供給源３はなくてもよい。また、制御回路４が主回路２にクロックを与える場合や、図示されない他の回路（他のＣＰＵ等）が主回路２にクロックを与える場合などにおいては、クロック供給回路６の省略も可能である。この際、主回路２にクロックを与える制御回路４や図示されない他の回路は、クロック供給回路としての機能を兼務するとも考えられる。

主回路２は、第１論理回路２１と、第２論理回路２２と、ＤＦＦ２３、２４及び２５と、から構成されている。ＤＦＦ２３は、Ｄ端子に与えられる信号をクロック信号の立ち上がりに同期してラッチし、そのラッチした信号をＱ端子から出力するポジティブエッジトリガ型のＤフリップフロップである。勿論、ポジティブエッジトリガ型に代えて、ネガティブエッジトリガ型のＤＦＦを採用しても構わない。ＤＦＦ２４及びＤＦＦ２５も同様である。

主回路２への入力信号Ｄｉｎは、ＤＦＦ２３のＤ端子に入力されており、ＤＦＦ２３のＱ端子からの信号が第１論理回路２１への入力信号となっている。第１論理回路２１は、主回路２のクリティカルパスとなる組み合わせ回路から構成されており、その出力は後段のＤＦＦ２４のＤ端子に与えられている。

第２論理回路２２は、組み合わせ回路から成り、ＤＦＦ２４のＱ端子からの信号を入力信号として、その出力をＤＦＦ２５のＤ端子に与えている。ＤＦＦ２５は、Ｑ端子から主回路２の出力信号Ｄｏｕｔを出力する。クロック供給回路６は、ＤＦＦ２３、２４及び２５等に自身の発生したクロックを供給するためのものであるが、そのクロックの供給／未供給（供給するか又は供給しないか）は、制御回路４によって制御される。

具体的には、クロック供給回路６は、制御回路４からクロック供給実行信号（例えば、ローレベルの制御信号）を受けると、ＤＦＦ２３、２４及び２５の夫々のクロック入力端子にクロックを与えるが、制御回路４からクロック供給停止信号（例えば、ハイレベルの制御信号）を受けると、ＤＦＦ２３、２４及び２５へのクロックの供給を停止する（ＤＦＦ２３、２４及び２５のクロック入力端子の電位はローレベル又はハイレベルで固定される）ようになっている。

電源回路５は、外部からの入力電圧Ｖｉｎを入力して第１の電源電圧ＶＤＤ１を出力するＤＣ／ＤＣコンバータ（電源発生回路）５１と、その第１の電源電圧ＶＤＤ１を昇圧して第２の電源電圧ＶＤＤ２を出力する昇圧回路５２と、それら第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とを入力し、第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２の何れかを第１論理回路２１及びＤＦＦ２３に電源電圧として与えるためのマルチプレクサ（選択回路）５３と、から構成されている。

上記マルチプレクサ５３による切換動作により、主回路２の第１論理回路２１とＤＦＦ２３の電源電圧ＶＤＤは、第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とで切り換えられるが、第２論理回路２２、ＤＦＦ２４、２５の夫々の電源電圧は、常に第１の電源電圧ＶＤＤ１となっている。

制御回路４は、マルチプレクサ５３の上記切換動作を制御するための信号をマルチプレクサ５３に与えると共に、昇圧回路５２に昇圧動作を実行させるためのイネーブル信号又は昇圧動作を停止させるためのディスイネーブル信号を与えている。より詳しくは、イネーブル信号とは、昇圧回路５２のイネーブル入力端子（Ｅｎａｂｌｅ）に対するハイレベルの信号であり、ディスイネーブル信号とは、そのイネーブル入力端子に対するローレベルの信号である。

また、制御回路４は、内部にレジスタ４１を備えている。レジスタ４１は、昇圧回路５２の昇圧率又は昇圧量（＝ＶＤＤ２−ＶＤＤ１）を設定するためのデータを記憶している。昇圧回路５２は、レジスタ４１に記憶されているデータ（昇圧率又は昇圧量）に基づいて、第１の電源電圧ＶＤＤ１を第２の電源電圧ＶＤＤ２に昇圧する。尚、レジスタ４１の記憶しているデータは書き換え可能となっている。

また、制御回路４は、自らが信号供給源３を制御することにより、又は入力信号Ｄｉｎに関する情報を信号供給源３から受け取ることにより、主回路２への入力信号Ｄｉｎがどのような電圧波形を持った入力信号であるかを認知可能となっている。

第１論理回路２１と第２論理回路２２に同じ電源電圧を供給した場合において、自身への入力信号レベル（論理レベル）の変化を出力信号レベルに反映する時間（遅延時間或いは伝播遅延時間）は、第２論理回路２２の方が第１論理回路２１より短い。言い換えれば、第２論理回路２２の動作速度は、第１論理回路２１の動作速度より速い。例えば、第１の電源電圧ＶＤＤ１にて動作する第１論理回路２１においては、その入力信号（ＤＦＦ２３のＱ端子からの信号）レベルの変化を出力信号（ＤＦＦ２４のＤ端子への信号）レベルに反映する時間が１４ｎｓｅｃ（ナノ秒）であるのに対し、第１の電源電圧ＶＤＤ１にて動作する第２論理回路２２においては、その入力信号（ＤＦＦ２４のＱ端子からの信号）レベルの変化を出力信号（ＤＦＦ２５のＤ端子への信号）レベルに反映する時間が８ｎｓｅｃである。

従って、同一の電源電圧供給下において、クロック供給回路６の発生するクロックの周波数を上げていった場合、第２論理回路２２は第１論理回路２１より高い周波数まで正常に動作する。そして、第１論理回路２１は、主回路２を構成する回路パスの中で遅延時間が最大となるクリティカルパスとなっている。

第１の電源電圧ＶＤＤ１の電圧値は、第２論理回路２２の正常な動作が確保されるように設定されている。即ち、第２論理回路２２は、常にクロックの立ち上がりのタイミングでＤＦＦ２４から出力される信号レベルを反映した信号レベルを次のクロックの立ち上がりのタイミングまでにＤＦＦ２５のＤ端子に与えることができる。第１の電源電圧ＶＤＤ１は、第２論理回路２２の正常な動作が確保される範囲において、なるだけ低い電圧に設定するのが低消費電力化の観点から望ましい。

第１論理回路２１も、クロックの立ち上がりのタイミングでＤＦＦ２３から出力される信号レベルを反映したレベルの信号を次のクロックの立ち上がりのタイミングまでにＤＦＦ２４のＤ端子に与える必要がある（即ち、第１論理回路２１が正常に動作する必要がある）。しかし、電源電圧ＶＤＤが第１の電源電圧ＶＤＤ１の場合、第１論理回路２１は、自身への入力信号レベルの変化を反映したレベルの信号を次のクロックの立ち上がりのタイミングまでにＤＦＦ２４のＤ端子に与えることができない（逆に言えば、そのように第１の電源電圧ＶＤＤ１の電圧値は設定されている）。

一方、電源電圧ＶＤＤが第２の電源電圧ＶＤＤ２の場合、第１論理回路２１は、自身への入力信号レベルの変化を反映したレベルの信号を次のクロックの立ち上がりのタイミングまでにＤＦＦ２４のＤ端子に与えることができる（逆に言えば、そのように第２の電源電圧ＶＤＤ２の電圧値は設定されている）。

（クロック停止制御）
制御回路４が、クロック供給回路６にクロック供給実行信号を与えると、クロック供給回路６は、自身の発生したクロックをＤＦＦ２３、２４及び２５に供給するが、この時、制御回路４は、昇圧回路５２にイネーブル信号を与えて昇圧動作を行わせると共に、マルチプレクサ５３を制御して昇圧回路５２から出力される第２の電源電圧ＶＤＤ２側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。従って、この場合は、第２の電源電圧ＶＤＤ２が第１論理回路２１及びＤＦＦ２３の電源電圧となる。これにより、第１論理回路２１の正常な動作が確保され、ひいては主回路２の正常な動作が確保される。

一方、制御回路４が、クロック供給回路６にクロック供給停止信号を与えると、クロック供給回路６は、ＤＦＦ２３、２４及び２５へのクロックの供給を停止する。この時、制御回路４は、昇圧回路５２にディスイネーブル信号を与えて昇圧動作を停止させると共に、マルチプレクサ５３を制御して第１の電源電圧ＶＤＤ１側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。従って、この場合は、第１の電源電圧ＶＤＤ１が第１論理回路２１及びＤＦＦ２３の電源電圧となり、主回路２の電力消費が抑えられる。また、ＤＦＦ２３にクロックが供給されていないことから、第１論理回路２１の入力信号はローレベル又はハイレベルに固定されるため、主回路２の動作に問題は生じない。つまり、主回路２の正常な動作は（擬似的に）確保されている。

尚、上記クロック供給停止信号は、主回路２の機能が必要とならないスタンバイ状態等において、発せられる。

＜＜第２実施形態＞＞
次に、本発明に係る半導体装置の第２実施形態を説明する。第２実施形態における半導体装置の回路構成は図１におけるものと同一であるため、その構成の説明は省略する。第２実施形態においては、制御回路４はクロック供給回路６に常にクロック供給実行信号を与えている。また、クロック供給回路６を、制御回路４からの信号とは無関係に常にクロックをＤＦＦ２３、２４及び２５に供給するものとして回路構成を変形してもよい。

上述したように、制御回路４は、自らが信号供給源３を制御することにより、又は入力信号Ｄｉｎに関する情報を信号供給源３から受け取ることによりで、主回路２への入力信号Ｄｉｎがどのような電圧波形を持った入力信号であるかを認知可能となっている。例えば、制御回路４が信号供給源３を制御することにより、信号供給源３から３つのパターンの入力信号Ｄｉｎを出力されるものとして説明する。勿論、本発明において入力信号Ｄｉｎのパターンの数は３つに限定されない。

図２は、入力信号Ｄｉｎがパターン１の場合における半導体装置の動作を示すものである。図２は、上から、入力信号Ｄｉｎ、昇圧回路５２のイネーブル入力端子（Ｅｎａｂａｌｅ）への入力信号、電源電圧ＶＤＤ、第１論理回路２１の出力信号、クロック供給回路６が出力するクロックの電圧波形を示している。図２に示す如く、パターン１の入力信号Ｄｉｎは、或る時点から反転動作（入力信号の信号電位（レベル）がローレベルからハイレベルへ、又はハイレベルからローレベルへ反転する動作）を繰り返し行う信号である。

当初、昇圧回路５２のイネーブル入力端子にはローレベルの信号が与えられ、電源電圧ＶＤＤは第１の電源電圧ＶＤＤ１となっているが、最初の入力信号Ｄｉｎのローレベルからハイレベルへの切り換わり（反転動作）のタイミングより所定時間ｔ１前に、制御回路４は、昇圧回路５２のイネーブル入力端子への信号をハイレベルに切り換えると共に、マルチプレクサ５３を制御して昇圧回路５２から出力される第２の電源電圧ＶＤＤ２側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。つまり、入力信号Ｄｉｎの反転動作に先立って、電源電圧ＶＤＤを第２の電源電圧ＶＤＤ２とする。尚、図２に示す如く、第１論理回路２１の出力信号は、クロックの立ち上がりに同期して変化する（勿論、変化しない場合もある）。

図３は、入力信号Ｄｉｎがパターン２の場合における半導体装置の動作を示すものである。図３は、上から、入力信号Ｄｉｎ、昇圧回路５２のイネーブル入力端子（Ｅｎａｂａｌｅ）への入力信号、電源電圧ＶＤＤの電圧波形を示している。図３に示す如く、パターン２の入力信号Ｄｉｎは、反転動作を繰り返し行う信号である。

図２を用いて説明したのと同様に、最初の入力信号Ｄｉｎのローレベルからハイレベルへの切り換わり（反転動作）のタイミングより所定時間ｔ１前に、制御回路４は、昇圧回路５２のイネーブル入力端子への信号をハイレベルに切り換えると共に、マルチプレクサ５３を制御して昇圧回路５２から出力される第２の電源電圧ＶＤＤ２側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。これにより、電源電圧ＶＤＤは第２の電源電圧ＶＤＤ２となる。

しかし、入力信号Ｄｉｎの電位が一定時間ｔ２以上、ハイレベルで固定されると、制御回路４は、昇圧回路５２のイネーブル入力端子への信号をローレベルに切り換えると共に、マルチプレクサ５３を制御して第１の電源電圧ＶＤＤ１側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。これにより、電源電圧ＶＤＤは第１の電源電圧ＶＤＤ１となる。

その後も、入力信号Ｄｉｎが反転動作を行うタイミングのｔ１前には、電源電圧ＶＤＤが第２の電源電圧ＶＤＤ２となるように電源回路５は制御され、入力信号Ｄｉｎの電位が一定時間ｔ２以上、ハイレベルで固定されると、電源電圧ＶＤＤが第１の電源電圧ＶＤＤ１となるように電源回路５は制御される。図示されていないが、入力信号Ｄｉｎの電位が一定時間ｔ２以上、ローレベルで固定された場合も、同様に、電源電圧ＶＤＤが第１の電源電圧ＶＤＤ１となるように電源回路５は制御される。

図４は、入力信号Ｄｉｎがパターン３の場合における半導体装置の動作を示すものである。図４は、上から、入力信号Ｄｉｎ、昇圧回路５２のイネーブル入力端子（Ｅｎａｂａｌｅ）への入力信号、電源電圧ＶＤＤの電圧波形を示している。図４に示す如く、パターン３の入力信号Ｄｉｎは、常にローレベルに固定されている。この場合、制御回路４は、昇圧回路５２のイネーブル入力端子への信号をローレベルにすると共に、マルチプレクサ５３を制御して第１の電源電圧ＶＤＤ１側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。これにより、電源電圧ＶＤＤは第１の電源電圧ＶＤＤ１となる。入力信号Ｄｉｎが、ローレベルでなく、常にハイレベルに固定されている場合も同様に、電源電圧ＶＤＤは第１の電源電圧ＶＤＤ１とされる。

入力信号Ｄｉｎがパターン１又はパターン２となっている時は、第１論理回路２１への入力信号（ＤＦＦ２３のＱ端子からの出力信号）も反転動作を繰り返しており、第１論理回路２１は、自身への入力信号レベルの変化を次のクロックの立ち上がりまでに出力信号（ＤＦＦ２４のＤ端子への信号）レベルに反映させる必要がある。しかし、上述のように入力信号Ｄｉｎの反転動作に先立って、第２の電源電圧ＶＤＤ２が第１論理回路２１の電源電圧として供給されるため、第１論理回路２１の正常な動作が確保され、ひいては主回路２の正常な動作が確保される。

また、パターン２の一部の期間やパターン３のように、入力信号Ｄｉｎの電位が一定時間ｔ２以上、ハイレベル又はローレベルで固定されている場合、制御回路４は、昇圧回路５２のイネーブル入力端子への信号をローレベルに切り換えると共に、マルチプレクサ５３を制御して第１の電源電圧ＶＤＤ１側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続させる。入力信号Ｄｉｎの電位が固定されている時は、第１論理回路２１への入力信号もローレベル又はハイレベルに固定されるため、主回路２の動作に問題は生じない。つまり、主回路２の正常な動作は（擬似的に）確保されている。そして、この場合は、第１の電源電圧ＶＤＤ１が第１論理回路２１及びＤＦＦ２３の電源電圧となるため、主回路２の電力消費が抑えられる。

例えば、半導体装置１がデジタルカメラ等の画像処理機器（不図示）に備えられており、主回路２が画像処理を行うための順序回路である場合を考える。この場合、その画像処理機器が常に画像処理を行っているということは少なく、表示画面（不図示）に表示されている画像が暫く（例えば、数秒）変化しないような状態（静止画像再生モード）等においては、主回路２にパターン３のような入力信号Ｄｉｎが主回路２に与えられることも多い。このような場合に、クリティカルパスとなる第１論理回路２１の電源電圧を第１の電源電圧ＶＤＤ１に下げるようにすれば、低消費電力化に非常に有効である。

また、レジスタ４１の記憶データ（昇圧回路５２の昇圧率又は昇圧量を設定するためのデータ）は書き換え可能となっているため、設計変更や仕様変更を行う場合にも柔軟に対応が可能である。つまり、昇圧回路５２が出力する第２の電源電圧ＶＤＤ２を、必要に応じて可変することができる。

尚、第２論理回路２２は、第１論理回路２１の前段に配置されていてもいいし、低電池電源電圧ＶＤＤ１にて動作する他の論理回路（不図示）が主回路２に含まれていてもいい。また、第１論理回路２１に、クリティカルパスとなる組み合わせ回路以外の回路パスが含まれていても構わない。

＜＜その他、変形等＞＞
上述した第１実施形態及び第２実施形態においては、制御回路４からイネーブル信号が出力されたときのみ昇圧回路５２はイネーブル状態となって昇圧動作を行うと説明した。しかしながら、常に昇圧回路５２がイネーブル状態となるように変形してもよい。また、入力信号Ｄｉｎが反転動作を行うタイミングより所定時間ｔ３（但し、ｔ３＞ｔ１；ｔ３は図２、図３では図示せず）前に昇圧回路５２がイネーブル状態となるようにしてもよい。このような変形は、特に第２の電源電圧ＶＤＤ２の立ち上がり時間が問題になる場合に有効である。

また、上述した第１実施形態及び第２実施形態においては、ＤＦＦ２３の電源電圧を電源電圧ＶＤＤとしているが、必ずしもそうする必要はなく、ＤＦＦ２３の電源電圧を第１の電源電圧ＶＤＤ１に固定しても構わない。しかしながら、ＤＦＦ２３の伝播遅延時間を出来るだけ短くして、より高いクロックの周波数まで第１論理回路２１の正常動作を確保する観点から、ＤＦＦ２３の電源電圧は電源電圧ＶＤＤとすることが望ましい。

本発明を適用すれば、低消費電力化が実現される。従って、温度上昇抑制の観点からも低消費電力化が望まれるＳＯＣ（System On a Chip）等の半導体装置に本発明は好適である。また、本発明を適用すれば、低消費電力化が実現されるので、携帯電話機及びＰＨＳ（Personal Handyphone System）等の低消費電力化が望まれる移動体通信機や携帯機器、並びにパーソナルコンピュータに代表される情報処理機器等、様々な電気機器に本発明に係る半導体装置は好適である。

本発明の実施の形態に係る半導体装置の回路構成図である。 図１の半導体装置の動作を説明するための図である。 図１の半導体装置の動作を説明するための図である。 図１の半導体装置の動作を説明するための図である。

符号の説明

１ 半導体装置
２ 主回路
３ 信号供給源
４ 制御回路
５ 電源回路
６ クロック供給回路
２１ 第１論理回路
２２ 第２論理回路
２３、２４、２５ ＤＦＦ
４１ レジスタ
５１ ＤＣ／ＤＣコンバータ
５２ 昇圧回路
５３ マルチプレクサ
ＶＤＤ１ 第１の電源電圧
ＶＤＤ２ 第２の電源電圧

Claims (6)

1. 第１論理回路、及び前記第１論理回路の前段又は後段に接続され、前記第１論理回路に供給される電源電圧と等しいか或いは前記電源電圧よりも低い第１の電源電圧にて動作する第２論理回路から構成される主回路と、
   前記第１論理回路への入力信号の状態に応じて、前記第１論理回路に供給される電源電圧を制御する制御回路と、
   を備えたことを特徴とする半導体装置。
2. 前記第１論理回路の前段に配置されるフリップフロップにクロックを供給可能なクロック供給回路を更に備え、
   前記制御回路は、前記クロック供給回路にクロックの供給を行わせているときは、前記第１の電源電圧よりも高い第２の電源電圧が前記第１論理回路に供給されるように前記制御を行う一方、前記クロック供給回路にクロックの供給を停止させているときは、前記第１の電源電圧が前記第１論理回路に供給されるように前記制御を行う
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記制御回路は、前記主回路への入力信号が反転動作を行うときは、この反転動作に先立って、前記第１の電源電圧よりも高い第２の電源電圧が前記第１論理回路に供給されるように前記制御を行う一方、前記主回路への入力信号の電位が一定時間以上固定されているときは、前記第１の電源電圧が前記第１論理回路に供給されるように前記制御を行う
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記第１の電源電圧を発生する電源発生回路と、前記第１の電源電圧に基づく電圧を昇圧して前記第２の電源電圧を発生する昇圧回路と、前記第１の電源電圧又は前記第２の電源電圧の一方を選択する選択回路とを有する電源回路を更に備えた
   ことを特徴とする請求項２又は請求項３に記載の半導体装置。
5. 前記第１論理回路に前記第１の電源電圧を供給しているときには、前記昇圧回路の動作を停止させている
   ことを特徴とする請求項４に記載の半導体装置。
6. 請求項１〜請求項５の何れかに記載の半導体装置を備えたことを特徴とする電気機器。

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