DE10053207A1 - Verfahren und Vorrichtung zur Gültigkeitsprüfung bei Systemchip-Entwürfen - Google Patents

Abstract

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Durchführung einer Gültigkeitsprüfung bei Systemchip-Entwürfen (SoC-Entwürfen) mit großer Genauigkeit, hoher Geschwindigkeit und niedrigen Kosten. Die Vorrichtung ermöglicht die Durchführung des Verfahrens, das seinerseits die folgenden Verfahrensschritte umfaßt: Verifizieren einzelner, in einen Systemchip zu integrierender Bausteine unter Verwendung einer integrierten Siliziumschaltung jedes Bausteins und von einem Baustein-Zulieferer bereitgestellten Simulationsprüfbänken; Verifizieren von Schnittstellen zwischen den einzelnen Bausteinen, von chipinternen Bussen der Bausteine sowie der Verknüpfungslogik unter Verwendung von durch einen Systemchip-Entwicklungsingenieur entworfenen Simulationsprüfbänken und unter Einsatz eines anwenderprogrammierbaren Gate-Arrays (FPGA) bzw. unter Emulation der Verknüpfungslogik; Verifizieren der jeweiligen Zeitsteuerung von Baustein zu Baustein und der für die Zeitsteuerung auf Systemchip-Ebene kritischen Pfade; sowie Durchführung einer Gesamtentwurfs-Gültigkeitsprüfung unter Einsatz von Simulationsprüfbänken für den vollständigen Systemchip und unter Durchführung von Anwendungsdurchläufen.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Überprüfung der Fehlerlosigkeit von Entwürfen für auf der Verwendung einer Vielzahl von funktionsspezifischen Bausteinen basierenden integrier­ ten Systemchip-Schaltungen (SoC-Schaltungen) und dabei insbesondere ein Verfahren und eine Vorrichtung zur Gültigkeitsprüfung bei Systemchip-Entwürfen, wobei die Entwurfs-Gültigkeitsprüfung eine Bewertung im Hinblick auf eine geplante Funktion der einzelnen Bausteine, die Zeitsteuerung jedes Bausteins, die Schnittstellen zwi­ schen den Bausteinen und die Operation des gesamten Sy­ stems der integrierten Systemchip-Schaltungen ermög­ licht.

In den letzten fünf Jahren hat sich die Technologie bei kundenspezifischen integrierten Schaltungen (ASIC-Tech­ nologie) von einer "Chipset"-Philosophie zu einem auf der Verwendung von eingebetteten Bausteinen basierenden Systemchip-Konzept (SoC-Konzept) entwickelt. Zur Her­ stellung entsprechender Systemchips werden vorgefer­ tigte Modelle mit komplexen Funktionen, sogenannte "Bausteine" (die auch als geistiges Eigentum bzw. IP bezeichnet werden), eingesetzt, die eine Vielzahl un­ terschiedlicher Verwendungszecke erfüllen können. Der­ artige Bausteine sind üblicherweise entweder in Form von Beschreibungen in einer höheren Programmiersprache (HDL), wie etwa Verilog/HDL, (d. h. als "Softwarebaustein") oder in Form eines Layouts auf Transistorebene, wie etwa GDSII, (d. h. als "Hardwarebaustein") erhältlich. Ein Systemchip kann da­ bei für chipinterne Funktionen, beispielsweise für Mi­ kroprozessoren, Großspeicherarrays, Audio- und Video- Steuerelemente, Modems, Internet-Abstimmvorrichtungen, 2D- und 3D-Grafik-Steuerelemente, Signalprozessoren usw., eine Kombination aus Hard- und Softwarebausteinen enthalten.

Häufig werden diese Bausteine von Baustein-Zulieferfir­ men bezogen und zur Herstellung eines Systemchips in den Chip integriert. Wird der Baustein von außerhalb eines Unternehmens erworben, so stellt der Baustein-Zu­ lieferer zusammen mit der Simulationsprüfbank des Bau­ steins die zugehörige Entwurfs-Netzliste zur Verfügung. Es wäre daher wünschenswert, wenn man für einen in einen Systemchip integrierten Haustein die Baustein- Prüfbank direkt und ohne Modifikationen einsetzen könnte, um die Operation des Bausteins im Entwurf für die integrierte Systemchip-Schaltungen zu verifizieren.

Derzeit werden Entwürfe in Form von Datenblöcken bzw. Datenunterblöcken unter Verwendung einer höheren Pro­ grammiersprache, wie etwa Verilog/VHDL, beschrieben, wobei die Entwurfssimulation unter Einsatz von Veri­ log/VHDL-Simulatoren auf Verhaltens- bzw. Gatter-Ebene erfolgt. Die Simulationen dienen dabei zur Durchführung einer Funktionalitätsprüfung, ehe auf der Grundlage des Entwurfs eine integrierte Siliziumschaltung gefertigt wird. Bei der Systemchip-Entwicklung stellt die Ent­ wurfs-Gültigkeitsprüfung eine der wichtigsten und schwierigsten Aufgaben dar, da ohne eine vollständige funktionelle Verifizierung Entwurfsfehler weder ent­ deckt noch korrigiert werden können. Aufgrund der ge­ ringen Simulationsgeschwindigkeit und des großen Um­ fangs der Systemchip-Entwurfsdaten handelt es sich bei der Entwurfs-Gültigkeitsprüfung auf Systemchip-Ebene um eine mit Hilfe der heute üblichen Hilfsmittel und Ver­ fahren kaum zu lösende Aufgabe.

Eine Verifizierung setzt einen Vergleich mit einer für einwandfrei befundenen Einheit voraus. Bei Systement­ würfen bedeutet dies einen Vergleich zwischen dem Ent­ wurf und seiner Spezifikation. Die Verifizierung dient dabei zur Sicherstellung, daß während der Systement­ wicklung eine korrekte Umsetzung von einer Abstrakti­ onsebene zu einer andern erfolgt. Ziel ist es, inner­ halb praktikabler Grenzen herauszufinden, ob das System nach seiner Realisierung bzw. Herstellung tatsächlich wie gewünscht arbeiten wird. Der Begriff Systemchip be­ zeichnet hierbei im übrigen ein einziges Hardware-Bau­ element mit einer Vielzahl darin eingebetteter Bau­ steine, weshalb die Entwurfs-Gültigkeitsprüfung bei ei­ nem Systemchip in der Verifizierung der Bausteine, der Verbindungen zwischen den Bausteinen sowie der Opera­ tion des kombinierten Systems besteht.

Derzeit werden gleichzeitig mit der Entwicklung von Sy­ stemchip-Spezifikationen Verhaltensmodelle erstellt, die die Erzeugung von Simulations-Prüfbänken für die Entwurfs-Gültigkeitsprüfung bzw. die Verifizierung der Systemoperationen ermöglichen. Die Verifizierung auf System-Ebene wird dabei entsprechend der Entwurfs-Hier­ archie durchgeführt, wobei zuerst die Datenblöcke auf der Knoten-Ebene, d. h. normalerweise auf der Baustein- Ebene, jeweils einzeln einer Fehlerprüfung unterzogen werden. Daraufhin wird an den Schnittstellen zwischen diesen Bausteinen eine Fehlersuche im Hinblick auf Da­ tenübertragungstypen und Dateninhalte durchgeführt. Der nächste Schritt besteht darin, eine Anwendersoftware oder äquivalente Prüfbänke am vollständig montierten Chip einzusetzen. Hierzu bedarf es einer Hard­ ware/Software-Co-Verifizierung (siehe M. Keating und P. Bricaud, "Reuse methodology manual", Kluwer Academic Press, 1998; J. Stcunstrub und W. Wolf, "Hardwaresoft­ ware co-design", Kluwer Academic Press, 1997). Eine Hardeware-Software-Co-Simulation ist nötig, weil sich eine Software nur mit Hilfe einer Ablaufzeit-Durchfüh­ rung der Software-Codes verifizieren läßt. Häufig wer­ den zur Verifizierung der Operation des gesamten Sy­ stems auch Hardware-Prototypen entweder in Form von an­ wenderspezifischen integrierten Schaltungen (ASICs) oder anwenderprogrammierbaren Gate-Arrays (FPGAs) ent­ wickelt und eingesetzt.

Im folgenden wird nun zunächst auf die funktionelle Ve­ rifizierung näher eingegangen.

Fig. 1 lassen sich verschiedene Abstraktionsebenen des Bausteinentwurfes sowie die derzeit für die einzelnen Ebenen jeweils eingesetzte Verifizierungsmethodik ent­ nehmen. Dabei sind in Fig. 1 - bei einer Aufzählung von der höchsten zur niedrigsten Abstraktionsebene - eine Verhaltens-HDL-Ebene 21, eine Registerübertragungsebene (RTL-Ebene) 23, eine Gatterebene 25 und eine Ebene für den physikalischen Entwurf 27 dargestellt. Die diesen unterschiedlichen Abstraktionsebenen entsprechenden Ve­ rifizierungsverfahren sind im Block 28 in Fig. 1 aufge­ listet. Zu den Grundtypen der Verifizierungsprüfungen lassen sich hierbei die folgenden Prüfungen zählen:

• 1. die Übereinstimmungsprüfung, bei der die Überein­ stimmung mit der Entwurfsspezifikation überprüft wird;
• 2. die Grenzprüfung, bei der komplexe Szenarien sowie Grenzfälle überprüft werden, wie sie beispielsweise bei Minimal- bzw. Maximalbedingungen für die Span­ nung, die Temperatur bzw. bei der Verarbeitung auf­ treten;
• 3. die Zufallsprüfung, die kein klar definiertes Ziel hat und bei der sich ausgesprochen ungewöhnliche Fehler entdecken lassen;
• 4. die Real-Code-Prüfung, bei der ein tatsächliches An­ wendungsprogramm am Entwurf abläuft, wobei sich auf­ tretende Funktionalitätsstörungen korrigieren las­ sen; und
• 5. die Regressionsprüfung, die in der Durchführung ei­ ner bestimmten Auswahl von Prüfungen nach jeder Ent­ wurfsmodifikation besteht, wobei üblicherweise für jeden korrigierten Fehler ein neuer Prüf-Fall mit zusätzlichen Prüfbedingungen hinzukommt.

Die Entwicklung einer Prüfbank hängt von der Funktion des Bausteins und des geplanten Systemchips ab. So führt beispielsweise eine Prüfbank für eine Zentralein­ heit Prüfprogramme durch, die auf dem Befehlsvorrat der Zentraleinheit basieren, während bei einer Prüfbank für einen Schnittstellenbaustein für das Bus-Steuerelement, beispielsweise für einen PCI-Baustein, Busfunktionsmo­ delle und Busüberwachungseinheiten zur Prüfimpulszufüh­ rung und zur Überprüfung der Simulationsergebnis-Aus­ gangssignale Verwendung finden. Dieser Ansatz ist je­ doch insoweit problematisch, als Verhaltens-Prüfbänke äußerst langsam sind.

Nach der Erzeugung der Prüf-Fälle (in Form von Prüfim­ pulsen oder Prüfmustern) muß überprüft werden, ob die Antwort-Ausgangssignale korrekt sind. Derzeit erfolgt dies manuell durch Betrachtung der Ausgangssignalwel­ lenform, wobei diese manuelle Vorgehensweise jedoch bei Veränderungen am Entwurf nicht mehr möglich ist. Eine weitere Art der Antwort-Ausgangssignal-Verifizierung besteht darin, eine tatsächliche Anwendungssoftware ab­ laufen zu lassen, wobei es sich im wesentlichen um eine Hardware-/Software-Co-Simulation handelt. Dieser Ansatz ist bei den derzeit zur Verfügung stehenden Rechnerka­ pazitäten allerdings nur wenig effizient. Außerdem bil­ den bei einer solchen Prüfbank die tatsächlichen Daten­ übertragungsvorgänge zwischen der Anwendungssoftware und dem Baustein nur einen kleinen Bruchteil des ge­ samten simulierten Zyklus, so daß die Funktionalität auch nur in geringem Umfang verifiziert werden kann.

Im folgenden wird nun näher auf die Schnittstellen-Ve­ rifizierung eingegangen.

Bei einem Systemchip-Entwurf ist es nötig, die Schnitt­ stellen zwischen den Bausteinen zu verifizieren. Übli­ cherweise besitzen die Schnittstellen einen regulären Aufbau mit Adressen und Daten, wobei sie die Bausteine entweder einzeln oder über einen chipinternen gemeinsa­ men Bus miteinander verbinden. Außerdem umfassen die Schnittstellen eine Art von Steuermechanismus und ver­ fügen über Steuersignale, beispielsweise in Form eines Anforderungs-/Bewilligungsprotokolls bzw. eines Bus- Steuerelements. Der reguläre Aufbau dieser Schnittstel­ len läßt sich durch die Übertragung einer begrenzten Anzahl von Daten- und Steuersignalsequenzen definieren.

Zur Schnittstellen-Verifizierung wird eine Liste aller an der jeweiligen Schnittstelle möglichen Übertragungen benötigt, was bedeutet, daß diese Aufgabe nicht lösbar ist, weil sich nicht alle denkbaren Prüf-Fälle erzeugen lassen, so daß man sich auf eine begrenzte Verifizie­ rung beschränkt. Nach Durchführung dieser begrenzten Verifizierung besteht die nächste Aufgabe darin, zu ve­ rifizieren, daß der Baustein für alle ihm möglicher­ weise zugeleiteten Datenwerte und Datensequenzen kor­ rekt arbeitet. Auch eine derartige Verifizierung ist unmöglich, da alle bei einer Übertragung möglicherweise vorkommenden unterschiedlichen Datenwerte viel zu um­ fangreich sind, was bedeutet, daß sich diese Verifizie­ rung derzeit nur äußerst unvollständig durchführen läßt.

Im folgenden wird die Zeitsteuerungs-Verifizierung nä­ her erläutert, die die funktionelle Verifizierung an Schwierigkeit sogar noch übertrifft. Heutzutage stellt die statische Zeitsteuerungsanalyse das hierbei am häu­ figsten eingesetzte Verfahren dar. Eine statische Zeit­ steuerungsanalyse wird an Netzlisten durchgeführt, die die Bausteine repräsentieren und mit Hilfe verschiede­ ner Technologie-Bibliotheken synthetisch generiert wur­ den. Die statische Zeitsteuerungsanalyse ist an sich wenig erfolgversprechend, da sich hier falsche Pfade nicht mit Sicherheit aussortieren lassen. Bei der Ent­ fernung von falschen Pfaden handelt es sich nämlich um einen manuellen Vorgang, der Fehlern unterworfen ist. Derartige Fehlertypen lassen sich zwar durch eine Simu­ lation auf Gatter-Ebene in annehmbarer Weise ermitteln, was jedoch keine wirkliche Lösung darstellt, weil es einen übermäßigen Zeitaufwand erfordern würde, für alle Zeitsteuerungspfade auf der Gatter-Ebene Prüfimpulse zu entwickeln und alle Pfade zu simulieren. Zudem werden bei Simulationen auf der Gatter-Ebene keine Worst-Case- Szenarien durchgespielt, weil diese zu komplex und zu zahlreich sind, als daß sie von einem Entwicklungsinge­ nieur vollständig identifiziert werden könnten.

Nachfolgend wird die Gültigkeitsprüfung des gesamten Systemchip-Entwurfs näher erläutert.

Das Hauptziel der Gültigkeitsprüfung von Systemchip- Entwürfen besteht darin, das gesamte System so zu veri­ fizieren, wie es auch vom Endnutzer eingesetzt würde. Hierzu werden voll funktionsfähige Modelle aller Bau­ steine (d. h. Hardware-Modelle) und annehmbare Mengen realer System-Anwendungsdaten benötigt. Bei einem neu entwickelten System kann es allerdings vorkommen, daß derartige Anwendungsdaten noch gar nicht vorliegen. Das Hauptproblem liegt hier im übrigen in der Simulations­ geschwindigkeit. So benötigt eine Zentralverarbeitungs­ einheit beispielsweise selbst auf der RTL-Ebene (Registerübertragungsebene) zum Laden eines Operations­ systems mehrere Stunden. Zur Erhöhung der Simulations­ geschwindigkeit werden zwei Verfahren eingesetzt, wobei a) zum einen zum schnelleren Ablauf der Simulation eine höhere Abstraktionsebene gewählt und b) zum anderen ein Hardware-Prototyp bzw. eine Hardware-Emulation einge­ setzt wird.

Als Modelle auf einer höheren Abstraktionsebene werden dabei für die funktionsspezifischen Bausteine RTL-Mo­ delle verwendet, wobei für Speicher- und Prozessorbau­ steine Verhaltensmodelle oder ISA-Modelle (Befehlssatzstruktur-Modelle) Verwendung finden, wäh­ rend Busfunktionsmodelle und Überwachungseinheiten ein­ gesetzt werden, um die Übertragung zu den Datenübertra­ gungsblöcken durchzuführen und zu überwachen. Dabei wird ein Anwendungs-Code für einen beispielsweise als Datenträger-Zentraleinheit dienenden Systemchip erzeugt und dieser Anwendungscode wird am Chip in der Simulati­ onsumgebung eingesetzt. Bei der Durchführung einer Softwareanwendung sind die Möglichkeiten allerdings sehr begrenzt, d. h. hier kann nur überprüft werden, ob die Siliziumschaltungen funktionieren oder völlig inak­ tiv sind, und es lassen sich grundlegende Fehler be­ stimmen. Derzeit werden Fehler dabei entweder manuell mit Hilfe von Bus-Überwachungseinheiten oder durch Ein­ heiten für die Überprüfung und Überwachung der Abläufe an den Datenübertragungs-Schnittstellen ermittelt. Al­ lerdings ist die Simulationsgeschwindigkeit mit ca. 10 Zyklen pro Sekunde äußerst gering, was für die Durch­ führung einer ausreichend umfangreichen Anwendung zu langsam ist.

Werden Hardware und Software gleichzeitig simuliert, so spricht man von einer Co-Simulation. Dabei ist es mög­ lich, für die Hardware C-Sprachen-Funktionsmodelle zu verwenden und das gesamte System wie ein einziges C- Sprachen-Programm ablaufen zu lassen. Da hier aller­ dings nicht auf einer Realisierungsebene vorgegangen wird, handelt es sich auch nicht um eine Entwurfs-Gül­ tigkeitsprüfung, sondern vielmehr um eine Verhaltens- Verifizierung bzw. um eine Durchführbarkeitsstudie. Für die Gültigkeitsprüfung des gesamten Systems wird viel­ mehr eine HDL- bzw. RTL-Beschreibung benötigt, weil diese die Realisierung der Hardware-Bauteile wieder­ gibt. Somit muß für eine Co-Simulation eine Übertragung zwischen einem oder mehreren HDL-Simulatoren und den C/C++-Programmen erfolgen (wofür ein Compilerprogramm, ein Ladeprogramm, ein Programmverbinder und andere Teile des Rechneroperationssystems benötigt werden). Dies bedeutet wiederum, daß bei einer Co-Simulation durch die nötige Datenübertragung zwischen verschie­ denen Simulatoren zusätzliche Probleme auftreten.

Im folgenden wird die Hardeware-Prototyp-Erzeugung nä­ her behandelt.

Entwicklungsingenieure sind immer bestrebt, eine Sili­ ziumschaltung zu entwickeln, die bereits in ihrer er­ sten Ausführung voll funktionsfähig ist, wobei aller­ dings mehr als 50% der Entwürfe versagen, wenn sie zum erstenmal in das System integriert werden, was auf eine fehlende Verifizierung auf der System-Ebene bzw. eine mangelnde Entwurfs-Gültigkeitsprüfung auf der System­ chip-Ebene zurückzuführen ist. Um bereits beim ersten Versuch mit Sicherheit einen Erfolg zu erzielen, müßte man eine ständig steigende Anzahl von tatsächlichen An­ wendungsabläufen simulieren. Da der Zeitaufwand für die Simulation dabei allerdings unverhältnismäßig groß wird, besteht die derzeit einzig praktikable Lösung im Einsatz von Silizium-Prototypen, was allerdings mit er­ heblichen Kosten verbunden ist. Die dabei eingesetzten Techniken beinhalten den Einsatz von anwenderprogram­ mierbaren Gate-Arrays (FPGAs) bzw. laserprogrammierba­ ren Gate-Arrays (LPGAs) sowie die Durchführung von Emu­ lationen.

Eine Herstellung von FPGA- bzw. LPGA-Prototypen bietet sich bei weniger umfangreichen Entwürfen an. FPGA- und LPGA-Prototypen verfügen nämlich nicht über die Gatter­ zahl-Kapazitäten und die Geschwindigkeit von anwender­ spezifischen integrierten Schaltungen, so daß sie zwar für kleinere Datenblöcke bzw. Bausteine ausreichend sind, sich jedoch für einen vollständigen Systemchip nicht eignen. Allerdings lassen sich mehrere FPGAs auf einer Leiterplatte miteinander verbinden und so zur Herstellung eines Prototypen des vollständigen System­ chips einsetzen. Wenn hier nun zur Fehlerkorrektur eine veränderte Aufteilung des Systemchips erforderlich ist, so verändert man die jeweiligen Verbindungen zwischen den FPGAs, wozu jeweils eine neue Leiterplatte benötigt wird, was die Modifikationen teuer und äußerst zeitauf­ wendig macht.

Bei umfangreichen Chips stellt die Emulationstechnolo­ gie eine Alternative gegenüber der Kombination von FPGAs dar, da sie dauerhaft einsetzbare Leiterplat­ tenentwürfe mit programmierbaren Verbindungen sowie eine relativ große Anzahl von Gattern und eine spe­ zielle Speicher- und Prozessorausstattung bietet. Eine Emulation läßt sich mit größerer Geschwindigkeit durch­ führen, als eine Simulation, sofern die eigentliche Emulationseinheit den gesamten Entwurf laden kann. Al­ lerdings ist die Durchführungsgeschwindigkeit bei der Emulation im Vergleich zur tatsächlichen Siliziumaus­ führung noch immer relativ niedrig. Zudem verschlech­ tert sich die Emulationsleistung weiter, wenn ein be­ deutender Teil der Chip- oder Prüfbankdaten im Haupt­ rechner geladen wird. Ein weiterer Nachteil dieses Ver­ fahrens liegt in seinen hohen Kosten, die bei allen derzeit im Handel erhältlichen Emulationssystemen über US $ 1 Million betragen.

Ist der Entwurf zu umfangreich (d. h. umfaßt er mehrere Millionen Transistoren) so besteht das derzeit einzig anwendbare Verfahren in der tatsächlichen Herstellung eines Silizium-Prototypen und der Fehlerkorrektur im fertigen System. Dabei läßt sich für eine Anzahl von Fehlern derselbe Silizium-Prototyp einsetzen, ohne daß gleich eine neue Serie von Silizium-Prototypen verwen­ det werden müßte. Für den vollständigen Ablauf werden allerdings zwei bis drei Silizium-Prototyp-Serien (Fabrikationszyklen) benötigt, wobei jede Serie die Ge­ samtkosten der Produktentwicklung erheblich erhöht.

Wie sich den obigen Erläuterungen entnehmen läßt, ist die Prüfung und Bewertung von Systemchip-Entwürfen ge­ mäß der heute zur Verfügung stehenden Technologie im Hinblick auf die zu erzielende Leistung und Geschwin­ digkeit sowie die anfallenden Kosten nicht effektiv. Somit besteht in der Halbleiterindustrie ein Bedarf nach einem neuartigen Verfahren und einer neuartigen Vorrichtung, die es ermöglichen, an Systemchip-Entwür­ fen eine umfassende Gültigkeitsprüfung mit hoher Ge­ schwindigkeit und zu geringen Kosten durchzuführen.

Der vorliegenden Erfindung liegt daher die Aufgabe zu­ grunde, ein Verfahren und eine Vorrichtung zur Gültig­ keitsprüfung bei Systemchip-Entwürfen zu beschreiben, die die Durchführung einer umfassenden Gültigkeitsprü­ fung für jeden funktionsspezifischen Baustein eines Sy­ stemchipentwurfs, für die Verbindungen zwischen den Bausteinen und für die Leistung des gesamten Systems ermöglichen.

Darüber hinaus liegt dieser Erfindung auch die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zur Gül­ tigkeitsprüfung von Systemchip-Entwürfen zu beschrie­ ben, die eine Durchführung einer umfassenden Gültig­ keitsprüfung bei Systemchipentwürfen mit hoher Ge­ schwindigkeit und zu niedrigen Kosten ermöglichen.

Weiterhin ist es. Aufgabe der vorliegenden Erfindung, einen Arbeitsplatz für die Entwurfsgültigkeitsprüfung zu beschreiben, an dem zur Verifizierung der Funktions­ fähigkeit des vollständigen Systemchips eine Gültig­ keitsprüfung des Systemchipentwurfs durchgeführt wird.

Schließlich liegt der vorliegenden Erfindung auch die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zu beschreiben, die einem Benutzer eine Fehlerkorrektur an den Bausteinen des Systemchips auf weitaus einfachere Weise ermöglicht, als dies bei den derzeit erhältlichen Systemen der Fall ist.

Die vorliegende Erfindung betrifft ein neuartiges Ver­ fahren und eine neuartige Vorrichtung zur Entwurfsgül­ tigkeitsprüfung bzw. zur umfassenden funktionellen Ve­ rifizierung, welche die Probleme lösen, die derzeit bei der Entwurfsgültigkeitsprüfung von auf der Verwendung von eingebetteten Bausteinen basierenden integrierten Systemchip-Schaltungen auftreten. Der Begriff Arbeits­ platz für die Entwurfsgültigkeitsprüfung wurde gewählt, weil dieser Arbeitsplatz zur Verifizierung der Funkti­ onsfähigkeit des vollständigen Systemchips dient. Der Aufbau des erfindungsgemäßen Systems ist sehr effizient und dabei kostengünstiger als der aller bisher bekann­ ten Systeme, von denen er sich im übrigen grundlegend unterscheidet.

Ein Aspekt der vorliegenden Erfindung betrifft ein Ver­ fahren zur Gültigkeitsprüfung bei Entwürfen für auf der Verwendung eingebetteter Bausteine basierende System­ chips (SoCs), in die eine Vielzahl von funktionsspezi­ fischen Bausteinen integriert ist. Das Verfahren ent­ hält dabei die folgenden Verfahrensschritte: Verifizie­ rung einzelner in einen Systemchip zu integrierender Bausteine unter Verwendung einer integrierten Silizium­ schaltung jedes Bausteins und von durch einen Baustein­ zulieferer bereitgestellten Simulationsprüfbänken; Ve­ rifizierung von Schnittstellen zwischen den einzelnen Bausteinen, von chipinternen Bussen für die Bausteine und der Verknüpfungslogik unter Verwendung von durch einen Systemchip-Entwicklungsingenieur entworfenen Si­ mulationsprüfbänken und unter Einsatz eines anwender­ programmierbaren Gate-Arrays (FPGA) bzw. Durchführung einer Emulation der Verknüpfungslogik; Verifizierung der Zeitsteuerung von Baustein zu Baustein und der kri­ tischen Pfade für die Zeitsteuerung auf Systemchip- Ebene; sowie Durchführung einer Gesamtentwurfsüberprü­ fung unter Einsatz von Simulationsprüfbänken eines vollständigen Systemchips und unter Durchführung von Anwendungsdurchläufen.

Ein weiterer Aspekt der vorliegenden Erfindung betrifft eine Vorrichtung zur Gültigkeitsprüfung bei Systemchip- Entwürfen, wobei diese Vorrichtung die folgenden Be­ standteile enthält: einen Systemhauptrechner, der als Benutzerschnittstelle und zur Steuerung der Gesamtope­ ration einer Vorrichtung zur Entwurfsgültigkeitsprüfung dient; eine Vielzahl von Verifizierungseinheiten, die Prüfbankdaten vom Systemhauptrechner empfangen und un­ ter Verwendung dieser Prüfbankdaten Prüfmuster zum Prü­ fen einer Vielzahl von in einen Systemchip zu integrie­ renden funktionsspezifischen Bausteinen erzeugen; und einen Systembus, der als Schnittstelle den Systemhaupt­ rechner mit der Vielzahl von Verifizierungseinheiten verbindet. In der erfindungsgemäßen Vorrichtung sind die Verifizierungseinheiten mit einer Vielzahl von in­ tegrierten Siliziumschaltungen verbunden, die von den Verifizierungseinheiten das Prüfmuster empfangen und Antwortausgangssignale erzeugen, welche wiederum durch die Verifizierungseinheiten und den Systemhauptrechner bewertet werden, wobei die integrierten Siliziumschal­ tungen in ihrem inneren Aufbau und ihrer Funktion den in den Systemchip zu integrierenden funktionsspezifi­ schen Bausteinen identisch sind.

Im folgenden wird die vorliegende Erfindung unter Be­ zugnahme auf die beigefügte Zeichnung näher erläutert. In der Zeichnung zeigen

Fig. 1 ein Diagramm zur Darstellung von Abstrak­ tions-Ebenen und zugehörigen Verifizie­ rungsmethoden für die Entwürfe von funk­ tionsspezifischen Bausteinen bzw. für die Verifizierung dieser Entwürfe;

Fig. 2 ein Flußdiagramm eines Gesamtkonzepts und eines Verfahrens zur Gültigkeitsprüfung bei einem Entwurf für eine integrierte Systemchip-Schaltung (SoC-Schaltung) ge­ mäß der vorliegenden Erfindung;

Fig. 3 ein schematisches Blockschaltbild eines Gesamtkonzepts der Entwurfsgültigkeits­ prüfung gemäß der vorliegenden Erfindung, wobei auch die Beziehung zwischen einer Umgebung zur elektronischen Entwurfsauto­ matisierung (EDA-Umgebung) und einem er­ findungsgemäßen Arbeitsplatz zur Ent­ wurfsgültigkeitsprüfung dargestellt ist;

Fig. 4A ein Blockschaltbild zur Darstellung eines Beispiels für einen in der EDA-Umgebung gemäß Fig. 3 entworfenen Systemchip;

Fig. 4B ein Blockschaltbild eines Beispiels für den grundlegenden Aufbau des Arbeitsplat­ zes für die Entwurfsgültigkeitsprüfung gemäß Fig. 3;

Fig. 5 ein Blockschaltbild eines detaillierteren Beispiels für den Aufbau des erfindungs­ gemäßen Arbeitsplatzes für die Entwurfs­ gültigkeitsprüfung, wobei eine Vielzahl von Verifizierungseinheiten (VU) vorgese­ hen ist;

Fig. 6 ein Blockschaltbild eines Beispiels für den Aufbau einer durch ein Ereignisprüf­ gerät gebildeten Verifizierungseinheit (VU) gemäß Fig. 5;

Fig. 7 ein Blockschaltbild eines Beispiels für den Aufbau der Verifizierungseinheit zur Bewertung der Verknüpfungslogik des Sy­ stemchip-Prüflings;

Figur B ein Blockschaltbild eines weiteren Bei­ spiels für den Aufbau der Gültigkeitsprü­ fungseinheit zur Bewertung der Verknüp­ fungslogik des Systemchip-Prüflings;

Fig. 9 ein Blockschaltbild eines weiteren Bei­ spiels für den erfindungsgemäßen Arbeits­ platz für die Entwurfsgültigkeitsprüfung, in dem Anwendungsprogramme in höheren Programmiersprachen zum Einsatz kommen;

Fig. 10 ein Blockschaltbild eines weiteren Bei­ spiels für den erfindungsgemäßen Arbeits­ platz für die Entwurfsgültigkeitsprüfung unter Darstellung der strukturellen Be­ ziehung zu einem Performance-Board für die Halterung der zu prüfenden funktions­ spezifischen Bausteine; und

Fig. 11 ein Blockschaltbild eines weiteren Bei­ spiels für den erfindungsgemäßen Arbeits­ platz für die Entwurfsgültigkeitsprüfung mit einer Vielzahl von direkt durch den Systemhauptrechner gesteuerten Verifizie­ rungseinheiten (VU).

Im folgenden wird das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung näher beschrieben. Fig. 2 zeigt ein Flußdiagramm für das erfindungsgemäße Verfah­ ren zur Gültigkeitsprüfung bei Systemchip-Entwürfen. Das Prüfungsverfahren basiert auf einem systematischen Verfahrensablauf, der die folgenden vier Schritte um­ faßt: Verifizierung der einzelnen Bausteine, Verifizie­ rung der Verbindungen zwischen den Bausteinen mit Hin­ blick auf einen systeminternen Bus und die Verknüp­ fungslogik, Verifizierung der Zeitsteuerung sowie schließlich Verifizierung der Leistung des gesamten zum Systemchip gehörenden Systems.

Im einzelnen werden im Schritt S31 des Gültigkeitsprüf­ verfahrens zuerst die einzelnen Bausteine verifiziert, wobei integrierte Siliziumschaltungen und Prüfbänke für die Bausteinfunktionen zum Einsatz kommen. Daraufhin geht man zum zweiten Schritt S32 über, in dem die Ver­ bindung zwischen den Bausteinen, einschließlich der Funktionsfähigkeit des systeminternen Busses und der Verknüpfungslogik unter Verwendung eines anwenderpro­ grammierbaren Gate-Arrays bzw. einer Emulationseinheit für die Verknüpfungslogik überprüft werden. Im nächsten Schritt S33 des Gültigkeitsprüfungsverfahrens wird die jeweilige Zeitsteuerung in den Bausteinen unter Einsatz von Simulationsprüfbänken für die Datenübertragung von Baustein zu Baustein sowie für die kritischen Pfade auf Systemchip-Ebene verifiziert. Im letzten Schritt S34 wird schließlich der gesamte Systemchipentwurf über­ prüft, wobei Simulations-Prüfbänke für die Gesamtfunk­ tionen zum Einsatz kommen und tatsächliche Anwendungen ausgeführt werden.

Das erfindungsgemäße Verfahren wird mit Hilfe der in Fig. 3 gezeigten Vorrichtung durchgeführt, wobei sich dieser Zeichnungsfigur das Gesamtkonzept des neuartigen Prüfsystems sowie die Beziehung dieses Systems zu einer Umgebung zur elektronischen Entwurfsautomatisierung (EDA-Umgebung) entnehmen läßt. In der oberen linken Ecke von Fig. 3 ist eine EDA-Umgebung dargestellt, in der Halbleiterbauteile, wie etwa ein Systemchip 43 mit Hilfe von CAD-Anlagen (Anlagen für die rechnergestützte Entwurfsentwicklung) erzeugt werden. In der rechten un­ teren Ecke der Fig. 3 ist ein erfindungsgemäßer Arbeits­ platz 50 für die Entwurfsgültigkeitsprüfung gezeigt. Der Arbeitsplatz 50 führt an Systemchip-Entwürfen eine Gültigkeitsprüfung auf der Grundlage von in der Ent­ wicklungsumgebung des zu prüfenden Systemchips 43 er­ zeugten Prüf- und Entwurfsdaten sowie von tatsächlich hergestellten integrierten Silizium-Schaltungen durch, die in den Systemchip zu integrierende Bausteine wie­ dergeben.

Bei diesem Beispiel enthält der Systemchip 43 funkti­ onsspezifische Bausteine A, B und C, die in Fig. 4 de­ taillierter dargestellt sind. Bei der Erstellung eines Entwurfs für den Systemchip 43 in der EDA-Umgebung 41 erhält man eine Entwurfsdatei 45 und eine Prüfdatei 53. In verschiedenen Umwandlungsprozessen werden die Ent­ wurfsdaten 45 in Daten auf physikalischer Ebene umge­ wandelt, die alle die entworfene integrierte Halblei­ terschaltung bildenden Gatter angeben. Auf der Grund­ lage dieser Daten auf physikalischer Ebene wird nun ein Systemchip 49 in einem Herstellungsverfahren für inte­ grierte Halbleiterschaltungen (Siliziumverfahren) tatsächlich erzeugt. Gemäß der vorliegenden Erfindung wird nun allerdings nicht der komplette Systemchip di­ rekt geprüft, sondern es werden vielmehr einzelne inte­ grierte Schaltungen, die den einzelnen Bausteinen des Systemchips 43, beispielsweise den Bausteinen A, B und C, entsprechen, im Arbeitsplatz 50 für die Entwurfsgül­ tigkeitsprüfung verwendet.

Hierfür wird unter Einsatz der Prüfbank 54 eine Logik­ simulation unter Verwendung der in der Entwurfsphase des Systemchips gewonnenen Prüfdaten 53 durchgeführt und dabei eine Datei 55 erzeugt, bei der es sich bei­ spielsweise um eine Verilog/VCD-Datei handelt und die die Eingabe-Ausgabe-Beziehungen einzelner Bausteine und/oder des gesamten den Systemchip bildenden Systems wiedergibt. Bei den Daten der VCD-Datei 55 handelt es sich im übrigen um ereignisgestützte Daten, worauf spä­ ter noch näher eingegangen wird. Die Daten der VCD-Da­ tei 55 werden nun in Ereignisdateien 58 im Arbeitsplatz 50 für die Entwurfsgültigkeitsprüfung übertragen. Der Arbeitsplatz 50 umfaßt zur Durchführung der Prüfung ge­ mäß dem oben unter Bezugnahme auf Fig. 2 erwähnten Ver­ fahren eine Vielzahl von Ereignisprüfgeräten 59 (bzw. Überprüfungseinheiten 66 gemäß Fig. 4B).

Ein Beispiel für den grundlegenden Aufbau des zur Soft­ ware/Hardware-Co-Entwicklung bzw. -Co-Simulation ver­ wendeten Arbeitsplatzes 50 für die Entwurfsgültigkeits­ prüfung läßt sich dem Schemadiagramm gemäß Fig. 4B ent­ nehmen. Der Arbeitsplatz 50 enthält eine Vielzahl von Verifizierungseinheiten (VUs) 66 ₁ bis 66 _N, die sich entsprechend den Pins der Bauelementprüflinge rekonfi­ gurieren lassen. Die Verifizierungseinheiten 66 ₁ bis 66 _N sind jeweils integrierten Siliziumschaltungen 68 ₁ bis 68 _N zugeordnet, die in ihrer Funktion und ihrem Schaltungsaufbau jeweils Bausteinen A bis N entspre­ chen, welche in den zu bewertenden Systemchip inte­ griert werden sollen.

Ein Systemhauptrechner 62 steuert alle zur Gültigkeits­ prüfung gehörenden Operationen. Der Systemhauptrechner 62 und die Verifizierungseinheiten 66 ₁ bis 66 _N sind durch einen Systembus 64 miteinander verbunden. Vor Be­ ginn der Gültigkeitsprüfung werden dem Systemhauptrech­ ner 62 die während der Entwurfsphase der einzelnen Bau­ steine A bis N gewonnenen Entwurfsdaten 61 und die Prüfbankdaten 63 zugeführt.

Weitere Einzelheiten des Arbeitsplatzes 50 für die Ent­ wurfsgültigkeitsprüfung lassen sich Fig. 5 entnehmen, wobei in dieser Darstellung der Arbeitsplatz zum besse­ ren Verständnis durch mehrere Arbeitsplätze DVS₁ bis DVS₆ gebildet wird. Das gezeigte Beispiel betrifft einen Fall, bei dem die Gültigkeit eines Entwurfs für einen Bausteine A bis E sowie eine Verknüpfungslogik umfassenden Systemchip bewertet wird. Bei diesem Bei­ spiel ist der Arbeitsplatz DVS₁ zum Prüfen eines "Bus- Hauptbausteins" (Baustein A) und der Arbeitsplatz DVS₂ zum Prüfen eines "Prozessorbausteins" (Baustein B) aus­ gelegt, während die Arbeitsplätze DVS₃ und DVS₄ zum Prüfen von "funktionsspezifischen Bausteinen" (Bausteine C und D) dienen und der Arbeitsplatz DVS₅ die Überprüfung eines "Speicherbausteins" (Baustein E) vornimmt. In entsprechender Weise ist der Arbeitsplatz DVS₆ so gestaltet, daß er eine Prüfung der "Verknüpfungslogik" des Systemchips durchführen kann. Erfindungsgemäß liegen die genannten Bausteine A bis E zur Entwurfsgültigkeitsprüfung in Form der integrierten Siliziumschaltungen 68 ₁ bis 68 ₆ vor.

Wie sich den Fig. 4A und 5 entnehmen läßt, umfaßt das System einen auf der Verwendung eines Busses basieren­ den Aufbau. Bei dem Systembus 64 kann es sich um einen Bus nach Industriestandard, etwa einen VME-, VXI- oder PCI-Bus handeln, der eine Datenübertragung vom System­ hauptrechner 62 zu den Pins der Verifizierungseinheiten (VUs) 66 ₁ bis 66 ₅ ermöglicht. Die System-Pins lassen sich durch den Benutzer konfigurieren, d. h. ein Benut­ zer kann die Prüf-Pins der Verifizierungseinheiten (VUs) entsprechend den Eingängen und Ausgängen der in­ tegrierten Siliziumschaltungen 68 ₁ bis 68 ₅ der einzel­ nen Bausteine A bis E gruppieren. Die integrierten Si­ liziumschaltungen 68 ₁ bis 68 ₅ sind an einer Pin-Elek­ tronik und an Bauteil-Load-Boards 69 ₁ bis 69 ₅ gehaltert (wobei Pin-Elektronik und Load-Board zusammen im fol­ genden als "Pin-Elektronik" bezeichnet werden) und über einen Verbindungsbus 71 miteinander verbunden.

Wie sich Fig. 5 entnehmen läßt, enthält jede (einer Ve­ rifizierungseinheit zugeordnete) Pin-Gruppe zudem eine Steuerzentraleinheit CPU 67, die den Datenfluß, die Zu­ führung von Simulationsdaten zu den Siliziumbausteinen 68 ₁ bis 68 ₅, den Antwortvergleich, die zeitliche Orga­ nisation der verschiedenen Aufgaben für die einzelnen Datenblöcke bzw. Bausteine sowie die Überwachung des Status der einzelnen Bausteine und des Systemchips steuert. Die Steuerzentraleinheiten CPU 67 ₁ bis 67 ₆ sind miteinander und zudem durch den Systembus 64 mit dem Systemhauptrechner verbunden. Im Arbeitsplatz DVS₆ für die Verknüpfungslogik sind eine Synchronisierein­ heit 75 und eine Bewertungseinheit 76 vorgesehen, die die Datenübertragung vom und zum Systemhauptrechner CPU 62 bzw. den Steuerzentraleinheiten CPU 67 ₁ bis 67 ₆ der Arbeitsplätze DVS₁ bis DVS₆ unterstützen.

Vor der Durchführung der Überprüfung installiert der Systemhauptrechner 62 die einzelnen Prüfbankdaten 78 und verteilt die Prüfbankdaten auf die Verifizierungs­ einheiten 66 ₁ bis 66 _N. Der Systemhauptrechner CPU 62 führt die Gesamtsteuerung bei der Entwurfsgültigkeits­ prüfung durch, einschließlich der Steuerung der Benut­ zerschnittstelle, der Durchführung von Softwareanwen­ dungen an den Bausteinen zur Co-Verifizierung des Ent­ wurfs und der Steuerung der Aufgabenverteilung auf eine Vielzahl von Verifizierungseinheiten. In jedem Arbeits­ platz DVS setzt die Verifizierungseinheit (VU) 66 Prüf­ muster ein, die auf der Grundlage von Prüfbankdaten für die jeweils zugehörige integrierte Siliziumschaltungen 68 des entsprechenden Bausteins erzeugt wurden. Vor­ zugsweise werden die einzelnen Verifizierungseinheiten (VUs) 66 durch Ereignisprüfgeräte gebildet, worauf spä­ ter noch näher eingegangen wird.

Die Ereignisse (Prüfmuster) werden dem Bauteilprüfling (DUT) durch die Pin-Elektronik 69 zugeführt, wie sich dies Fig. 5 entnehmen läßt. Die Pin-Elektronik 69 ver­ bindet die Prüfpins physisch mit den ihnen zugeordneten Bauteilpins der jeweiligen integrierten Siliziumschal­ tung 68 (Bauteilprüfling DUT). Im wesentlichen umfaßt die Pin-Elektronik 69 eine Schnittstellenschaltung, die als Schnittstelle zwischen der Verifizierungseinheit (W) 66 und der zu prüfenden integrierten Silizium­ schaltung 68 dient. Die Schnittstellenschaltungen be­ stehen dabei beispielsweise jeweils aus einem oder meh­ reren (nicht dargestellten) Treibern und Komparatoren sowie einem Performance-Board. Der Treiber dient zur Zuführung des Prüfmusters zu einem Eingabepin des Bau­ teilprüflings, während der Komparator ein Antwortaus­ gangssignal des Bauteilprüflings mit einem SOLL-Wert vergleicht. Das Performance-Board dient zur mechani­ schen Verbindung mit dem Bauteilprüfling.

Im folgenden wird die Verifizierung einzelner Bausteine näher erläutert.

Gemäß der vorliegenden Erfindung werden zur Verifizie­ rung einzelner Bausteine A bis E die integrierten Sili­ ziumschaltungen 68 ₁ bis 68 ₅ der einzelnen Bausteine verwendet. Derartige integrierte Siliziumschaltungen 68 lassen sich üblicherweise sowohl vom Baustein-Zuliefe­ rer als auch vom zugehörigen Baustein-Hersteller bezie­ hen. Das gesamte System wird zunächst so rekonfigu­ riert, daß pro Baustein eine Verifizierungseinheit 66 vorgesehen ist, wie sich dies den Fig. 4A und 5 entneh­ men läßt. Zur Verifizierung werden die Prüfbänke ein­ zelner Bausteine zusammen mit Informationen über die Ein- und Ausgänge jedes Bausteins im Systemhauptrechner CPU 62 geladen.

Der Systemhauptrechner CPU 62 rekonfiguriert die Sy­ stem-Pins so, daß jeweils eine Verifizierungseinheit (VU) 66 pro Baustein vorgesehen ist und ordnet dieser eine Steuerzentraleinheit CPU 67 zu. Zur Verbesserung der Systemleistung kann bei diesem Konzept im übrigen auch eine Steuerzentraleinheit 67 pro Pin anstatt einer Steuerzentraleinheit 67 pro Verifizierungseinheit (VU) 66 vorgesehen werden. Eine derartige Ausgestaltung führt logischerweise zu einer direkten Verbesserung des in den Fig. 4A und 5 dargestellten Systems, so daß hier nicht näher darauf eingegangen werden muß.

In Abhängigkeit von den Ein- und Ausgängen des Baust­ eins kann eine Verifizierungseinheit 66 zwischen 64 und 256 Pins umfassen, wobei sich die Pin-Zahl jeweils durch 2^N wiedergeben läßt. Bei diesen Pins handelt es sich üblicherweise um Kanäle eines ereignisgestützten Prüfgeräts, welche eine Treiber- bzw. Komparator-Opera­ tion ermöglichen. Das in den Fig. 4B und 5 gezeigte Sy­ stem erlaubt die genannte Rekonfiguration der Pins so­ wie deren Zuordnung zu einzelnen Bausteinen, wobei im Grunde das gesamte System zu einer Vielzahl von Verifi­ zierungseinheiten 66 rekonfiguriert wird, von denen jede einem IP bzw. Baustein zugeordnet ist, wie sich dies Fig. 5 entnehmen läßt. Die den einzelnen Bausteinen zugeordneten Verifizierungseinheiten 66 erscheinen da­ bei jeweils als bausteinspezifisches ereignisgestütztes Verifizierungssystem. Ein Beispiel für ein ereignisge­ stütztes Verifizierungssystem läßt sich der US-Pa­ tentanmeldung Nr. 09/406,300 "Event Based Semiconductor Test System" entnehmen, wobei dieses Beispiel weiter unten noch kurz erläutert wird. Die ereignisgestützten Simulationsvektoren der Bausteine können nun (zur Über­ prüfung der Funktionsfähigkeit und der Struktur) dem Haustein (bzw. der integrierten Siliziumschaltung 68) zugeführt werden, wobei dann die Antwortsignale des Bausteines überwacht und durch die Verifizierungsein­ heit 66 mit den Simulationsdaten vergleichen werden.

Zur Verifizierung der Funktionsfähigkeit sowie der Zeitsteuerung des Bausteins, liefert der Systemhaupt­ rechner CPU 62 die jeweiligen Baustein-Simulationsprüf­ bankdaten an die Steuerzentraleinheit 67 der zugehöri­ gen Verifizierungseinheit (VU) 66. Diese Daten bilden die Entwurfs-Simulationsprüfbank des Bausteins, die die Signalwerte und Zeitsteuerungsinformationen zur Festle­ gung von Ereignissen liefert, an denen der Signalwert von 0 zu 1 bzw. von 1 zu 0 wechselt, d. h. es handelt sich hier um ereignisgestützte Prüfmuster, so daß keine Übersetzung benötigt wird und sich die Daten direkt der Baustein-Siliziumschaltung 68 zuführen lassen.

Da es sich bei den Daten um Entwurfs-Simulationsdaten handelt, funktioniert ein einwandfreier Baustein genau so, wie dies durch die Simulation vorhergesagt wurde. Das entsprechende Antwortsignal wird von der zur Veri­ fizierungseinheit 66 gehörenden Steuerzentraleinheit CPU 67 überwacht und mit der Simulation verglichen, wo­ bei die Steuerzentraleinheit CPU 67 jede Abweichung von der Simulation feststellt, was eine Ermittlung aller Fehler in der integrierten Bausteinschaltung durch alle Verifizierungseinheiten (VU) 66 ermöglicht. Durch die­ sen Verfahrensschritt wird an einer Verifizierungsein­ heit (VU) 66 die Fehlerfreiheit der integrierten Sili­ ziumschaltung des jeweiligen Hausteins sichergestellt, ehe die Überprüfung des Entwurfs auf Systemchip-Ebene erfolgt.

Im übrigen ist es bei dem Verfahren und der Vorrichtung gemäß der vorliegenden Erfindung für den Benutzer auch sehr viel einfacher, einen Fehler im Baustein zu korri­ gieren, als dies bei den bisher verwendeten Systemen der Fall ist, da die Umgebung des erfindungsgemäßen Gültigkeitsprüfsystems der Simulationsumgebung des Ori­ ginalentwurfs, d. h. der EDA-Umgebung, entspricht, wobei jeweils ereignisgestützte Daten zum Einsatz kommen.

Nachfolgend wird näher auf die (durch ein ereignisge­ stütztes Prüfgerät gebildete) Verifizierungseinheit eingegangen.

Wie bereits erwähnt, wird jede Verifizierungseinheit 66 gemäß der vorliegenden Erfindung durch ein ereignisge­ stütztes Prüfgerät gebildet. Im folgenden wird ein Bei­ spiel für ein solches ereignisgestütztes Prüfgerät un­ ter Bezugnahme auf Fig. 6 kurz beschrieben, wobei sich eine genauere Erläuterung wiederum der bereits erwähn­ ten US-Patentanmeldung Nr. 09/406,300 "Event Based Se­ miconductor Test System" desselben Anmelders entnehmen läßt. Beim ereignisgestützten Prüfgerät wird ein Prüf­ muster durch Signalwertveränderungen von 0 zu 1 bzw. 1 zu 0 beschrieben, die in Form von Parametern eines zeitlichen Abstands zu einem Referenzpunkt vorliegen, während bei herkömmlichen zyklusgestützten Prüfdaten ein Prüfmuster durch eine Kombination von Zeitsteue­ rungsdaten, Wellenformdaten und Vektordaten für jeden Prüfzyklus angegeben wird. Da die heutzutage eingesetz­ ten Entwurfs-Automatisierungseinrichtungen bei der Durchführung einer Logiksimulation des entworfenen Halbleiterbauteils ereignisgestützte Prüfdaten erzeu­ gen, lassen sich die in der Entwicklungsphase des Halb­ leiterbauteils gewonnenen Simulationsdaten beim ereig­ nisgestützten Prüfsystem direkt einsetzen.

Beim Beispiel gemäß Fig. 5 umfaßt die Verifizierungsein­ heit 66 einen Verifizierungseinheit-Schreibdekodierer 83 sowie eine Steuerzentraleinheit CPU 67, die mit ei­ nem Pin-Einheitsbus 64, einem internen Bus 85, einer Adreßfolge-Steuereinheit 88, einem Fehlerspeicher 87, einem Ereignisspeicher 90, einer Dekomprimierungsein­ heit 92, einer Zeitsteuerungszähl- und Skalierlogik 93 und einer Ereigniserzeugungseinheit 94 verbunden sind. Die Verifizierungseinheit 66 liefert durch die Pin- Elektronik ein Prüfmuster an die den Baustein wiederge­ bende integrierte Siliziumschaltung 68.

Der Schreibdekodierer 83 der Verifizierungseinheit dient dazu, die Identifikation der Verifizierungsein­ heit 66 so anzuzeigen, daß der Systemhauptrechner 62 die Verifizierungseinheiten 66 konfigurieren kann, in­ dem er jeweils eine Gruppenauswahldresse an den System­ bus 64 sendet. Beim internen Bus 85 handelt es sich um einen Bus in der Hardware des ereignisgestützten Prüf­ geräts, der üblicherweise mit den meisten der funkti­ onsspezifischen Bausteine, etwa der Adreßfolge- Steuereinheit 88, dem Fehlerspeicher 87, der Dekompri­ mierungseinheit 92, der Zeitsteuerungszähl- und Ska­ lierlogik 93 und der Ereigniserzeugungseinheit 94, ver­ bunden ist.

Wie bereits erwähnt, liefert die Steuerzentraleinheit CPU 67 auf der Grundlage der Baustein-Prüfbankdaten vom Systemhauptrechner CPU 62 Befehle an andere funktions­ spezifische Bausteine in der Verifizierungseinheit 66. Der Fehlerspeicher 87 speichert mit Hilfe der von der Adreßfolge-Steuereinheit 88 gelieferten Adreßinforma­ tionen vom (nicht dargestellten) Komparator kommende Prüfergebnisse, wobei es sich beispielsweise um Feh­ lerinformationen über die integrierte Siliziumschaltung 68 des Bausteins handelt. Die im Fehlerspeicher 87 ge­ speicherten Informationen finden während der Fehlerana­ lyse der Bausteine und des Systemchips Verwendung.

Die Adreßfolge-Steuereinheit 88 liefert Adreßdaten an den Ereignisspeicher 90. Der Ereignisspeicher 90 spei­ chert die Zeitsteuerungsdaten jedes Ereignisses, wobei er diese Daten zum Beispiel in zweierlei Weise abspei­ chert, nämlich einerseits diejenigen Daten, die ein ganzzahliges Vielfaches eines Hauptaktzyklus (Referenztaktzyklus) angeben, und andererseits die Zeitsteuerungsdaten, die einen Bruchteil bzw. Bruch­ teile eines Referenztaktzyklus betreffen.

Vorzugsweise werden die Zeitsteuerungsdaten im Ereig­ nisspeicher 90 komprimiert, um die benötigte Speicher­ kapazität zu reduzieren. Die Dekomprimierungseinheit 92 erhält die komprimierten Daten vom Ereignisspeicher 90 und stellt die Zeitsteuerungsdaten in einem Dekompri­ mierungsvorgang wieder her, wobei die dekomprimierten Zeitsteuerungsdaten sodann der Zeitsteuerungszähl- und -skalierlogik 93 zugeführt werden.

Die Zeitsteuerungszähl- und -skalierlogik 93 erzeugt das gegenwärtige Ereignis auf der Grundlage von aus dem Ereignisspeicher 90 stammenden Zeitsteuerungsdaten. Die Daten für die Gesamtzeitsteuerung können durch Summie­ rung der gegenwärtigen Zeitsteuerungsdaten mit vorher­ gehenden Zeitsteuerungsdaten gewonnen werden. Durch die Zeitsteuerungszähl- und Skalierlogik 93 können die Zeitsteuerungsdaten zudem proportional zu einem Ska­ lierfaktor modifiziert werden, wobei eine entsprechende Skalierung der Zeitsteuerungsdaten in der Multiplika­ tion von Zeitsteuerungsdaten (jeder Delta- oder Abso­ lutzeit) mit einem Skalierfaktor besteht. Die Ereig­ niserzeugungseinheit 94 erzeugt schließlich die Real­ zeit-Ereignissignale auf der Grundlage der von der Zeitsteuerungszähl- und Skalierlogik 93 gelieferten Ge­ samtzeitsteuerungsdaten und liefert die Ereignissignale (Prüfmuster) an die Pin-Elektronik 69.

Im folgenden wird die Verifizierung der Schnittstellen, des chipinternen Busses und der Verknüpfungslogik näher erläutert.

Ein großer Prozentsatz des Systemchip-Entwurfs besteht aus vorgefertigten Bausteinen. Allerdings ist auch im­ mer eine Art von Logik vorhanden, die durch den mit der Integration der Bausteine befaßten Ingenieur (bzw. Sy­ stemchip-Designer) entwickelt wird und sowohl zur Aus­ führung einiger sehr spezifischer Funktionen als auch zur Verbindung verschiedener Bausteine dient. Eine sol­ che Logik wird allgemein als "Verknüpfungslogik" be­ zeichnet. Herkömmlicherweise wird die Verknüpfungslogik gemäß den Wünschen des Kunden entwickelt, wobei jedoch neuerdings auch vorgeschlagen wurde, eingebettete an­ wenderprogrammierbare Gate-Arrays (FPGAs) zur Herstel­ lung der Verknüpfungslogik einzusetzen. Wie bereits er­ wähnt, läßt sich diese Logik gemäß dem derzeitigen Stand der Technik nur äußerst unvollständig verifizie­ ren.

Beim erfindungsgemäßen Verfahren erfolgt die Verifizie­ rung dieser Logik nun durch ein speziell zugeordnetes Untersystem, das dem in Fig. 5 dargestellten Arbeits­ platz DVS₆ zur Verifizierung der Verknüpfungslogik ent­ spricht. Das dabei eingesetzte Verfahren umfaßt die folgenden grundlegenden Verfahrensschritte:

• 1. Verwendung des in Fig. 5 gezeigten, die verschiedenen integrierten Siliziumschaltungen 68 verbindenden Verbindungsbusses 71 als Modell für den chipinternen Systemchip-Bus. Dieser Systembus dient als Modell für das Verhalten des die verschiedenen Bausteine A bis E verbindenden chipinternen Busses. Durch dieses Vorgehen werden die Befehle und der Datenfluß auf der Systemchip-Ebene (von einem Baustein zum ande­ ren) in Befehle und Datenfluß auf der Ebene des Ar­ beitsplatzes (von einer Verfizierungseinheit zur an­ deren Verifizierungseinheit) abgebildet. Dieser Bus kann somit alle Anforderungs- und Bewilligungsproto­ kolle des chipinternen Systemchip-Busses sowie alle Datenübertragungen an jeder Schnittstelle der ein­ zelnen Bausteine erfassen.
• 2. Verwendung eines anwenderprogrammierbaren Gate-Ar­ rays (FPGA) als Verknüpfungslogik für ein spezifisch zugeordnetes Untersystem. Gemäß einem alternativen Ansatz kann hier die Verknüpfungslogik auch am spe­ zifisch zugeordneten Untersystem emuliert werden.

Die beiden Ansätze sind in Fig. 7 bzw. Fig. 8 darge­ stellt.

Fig. 7 zeigt das Emulator-Untersystem. Bei diesem Ansatz kann jedes beliebige kommerziell erhältliche Emulator­ system Verwendung finden. Wie sich Fig. 7 entnehmen läßt, werden im Emulator 72 die synthetisch generierba­ ren RTL-Daten der Verknüpfungslogik sowie die Prüfbank­ daten der Verknüpfungslogik-Prüfbankdatei 77 geladen. Die Synchronisiereinheit und die Bewertungseinheit wer­ den in Verbindung mit dem kommerziell erhältlichen Emu­ lator als dessen gemeinsame Schnittstelle mit anderen Verifizierungseinheit 66 eingesetzt. Die Steuerzen­ traleinheit CPU 67 dient zur Synchronisierung und zur Datenübertragung zum Systemhauptrechner CPU 62.

In Fig. 8 ist der Ansatz unter Verwendung eines anwen­ derprogrammierbaren Gate-Arrays dargestellt. Bei diesem Ansatz wird der Verknüpfungslogikentwurf durch Einsatz eines anwenderprogrammierbaren Gate-Arrays 73 verwirk­ licht und das anwenderprogrammierbare Gate-Array 73 wie ein Silizium-IP bzw. Baustein behandelt. Wird die Ver­ knüpfungslogik im Systemchip durch ein eingebettetes anwenderprogrammierbares Gate-Array gebildet, so han­ delt es sich bei dem hier verwendeten Gate-Array 73 um eine unabhängig funktionierende Wiedergabe des einge­ betteten Gate-Arrays (d. h. der Verknüpfungslogik). Die­ ses anwenderprogrammierbare Gate-Array 73 wird wie ein unabhängiger IP verwendet und einer spezifisch zugeord­ neten Verifizierungseinheit VU zugeteilt.

Soll die Verknüpfungslogik im Systemchip durch einen kundenspezifischen Entwurf gebildet werden, so werden die RTL-Daten der Verknüpfungslogik in Form eines unab­ hängig funktionierenden anwenderprogrammierbaren Gate- Arrays ausgebildet, das zusammen mit einer zugehörigen Verifizierungseinheit eingesetzt wird. In diesem Fall ist zumeist die Geschwindigkeit des anwenderprogram­ mierbaren Gate-Arrays geringer als die der kundenspezi­ fischen Verknüpfungslogik des Systemchips, so daß für diese spezifische Verifizierungseinheit eine zusätzli­ che Synchronisiereinheit 75 und eine zusätzliche Busbe­ wertungseinheit 76 benötigt werden. Abgesehen von der geringen Operationsgeschwindigkeit ist diese Verifizie­ rungseinheit im übrigen jeder anderen Verifizierungs­ einheit identisch, wobei auch ihre Operationsweise der jeder anderen Verifizierungseinheit entspricht.

Im folgenden wird auf die Zeitsteuerungsverifizierung näher eingegangen.

Sobald die Funktionsfähigkeit der einzelnen Bausteine, der Schnittstellen und der Verknüpfungslogik verifi­ ziert ist, wird die Zeitsteuerungsverifizierung an kri­ tischen Pfaden auf Systemchip-Ebene überprüft. Nach der Beendigung der in Fig. 2 dargestellten Schritte S31 und S32 verfügt der erfindungsgemäße Arbeitsplatz über alle einzelnen Bestandteile des Systemchips und über die Da­ tenübertragung, wobei die Funktionsfähigkeit der ein­ zelnen Bausteine und der Verknüpfungslogik ebenso veri­ fiziert wurde wie die Zeitsteuerung der einzelnen Bau­ steine. Somit kann man nun sowohl die Simulationsprüf­ bänke auf Systemchip-Ebene als auch vollständige Anwen­ dungen am gesamten System einsetzen und bei einem auf­ tretenden Fehler auf eine mangelhafte Integration der Bausteine schließen.

Beim erfindungsgemäßen Verfahren wird vorzugsweise eine kleine Anzahl von Simulationsvektoren (bzw. eine Prüf­ bank) auf Systemchip-Ebene eingesetzt, um die Korrekt­ heit der Zeitsteuerung von Baustein zu Baustein sowie die Korrektheit der Zeitsteuerung der kritischen Pfade auf Systemchip-Ebene zu verifizieren. Zu diesem Zweck wird die Simulationsprüfbank auf Systemchip-Ebene im Systemhauptrechner geladen. Die entsprechenden Prüf­ bänke werden während der Systemchip-Entwicklung zur Überprüfung der Zeitsteuerung der kritischen Pfade des Entwurfs erzeugt. Die Daten dieser Prüfbänke (Vektoren) liegen in ereignisgestützter Form vor. Sie besitzen bei der derzeit eingesetzten Technologie üblicherweise ein VCD-Format (Wertänderungs-Speicherauszugsformat), das durch einen Verilog/VHDL-Simulator geliefert wird.

Mit Hilfe der Vektoren der Prüfbankdaten wird nun eine unterschiedliche Zeitsteuerung an kritischen System­ chip-Pfaden vorgenommen, die verschiedene Teile des Sy­ stemchips miteinander verbinden. Wie bereits erwähnt wurde, verfügt der Arbeitsplatz zur Entwurfsgültig­ keitsprüfung gemäß der vorliegenden Erfindung über alle Bestandteile des Systemchips, so daß zu erwarten ist, daß die Abläufe und Ergebnisse beim Einsatz der Simula­ tionsprüfbank zur Zeitsteuerungsverifizierung denjeni­ gen der Simulation entsprechen. Jegliche Abweichung von den Simulationsergebnissen weist hingegen auf einen Fehler hin, der sich in der der Entwicklungssimulati­ onsumgebung entsprechenden erfindungsgemäßen ereignis­ gestützten Umgebung auf einfache Weise korrigieren läßt.

Schließlich wird nachfolgend die Verifizierung des Sy­ stemchips bzw. die Gültigkeitsprüfung beim Gesamtent­ wurf näher erläutert.

Zur umfassenden Verifizierung der Funktionsfähigkeit des den Systemchip bildenden Systems werden die während der Entwurfssimulation entwickelten Funktionsvektoren auf Systemchip-Ebene am Arbeitsplatz zur Systemchip- Gültigkeitsprüfung eingesetzt. Diese Vektoren liegen ebenfalls in ereignisgestützer Form vor und werden häu­ fig erzeugt, indem eine Softwareanwendung am System­ chip-Entwurf (Verilog/VHDL-RTL-Modell bzw. Verhaltens­ modell) durchgeführt wird. Mit Hilfe dieser Vektoren werden verschiedene Teile des Systemchips gleichzeitig oder nacheinander so geprüft, daß sich jeweils das Ge­ samtverhalten des Systemchips durch eine Kombination der Antwortsignale bestimmen läßt.

Liegt das Anwendungsprogramm in einer höheren Program­ miersprache, etwa einer C/C++-Sprache oder in binärer Form vor, so werden, wie in Fig. 9 gezeigt ist, eine An­ wender-Programmschnittstelle (API) und eine Programm­ sprachen-Schnittstelle (PLI) benötigt, um diese Pro­ gramme in den Systemhauptrechner CPU 62 zu laden und die Datenübertragung vom Systemhauptrechner CPU 62 nach außen sicherzustellen.

Der Systemhauptrechner CPU 62 enthält zu diesem Zweck eine Mehrfach-Verteilungssteuerung mit einem Mehrfach- Busprotokoll (das in den Fig. 5 und 9 als "Multi-BP" be­ zeichnet ist), wobei er eine "Aufteil"-Operation an der Anwendungsaufgabe (d. h. der Softwareanwendung) durch­ führt und diese dabei in mehrere Unteraufgaben auf­ teilt, wobei er diese Unteraufgaben zeitlich organi­ siert und sie verschiedenen Verifizierungseinheit 66 zuordnet, die wiederum den einzelnen Bausteinen zuge­ teilt sind. Diese "Aufteil"-Operation wird übrigens an einer Anwendungsoftware vorgenommen, die in einer höhe­ ren Programmiersprache, beispielsweise Verilog/VHDL oder sogar einer C/C++-Sprache vorliegt, so daß die Sy­ stem-Compilersoftware mit Mehrfach-Aufteilungssteuerung zur Ausführung der Aufgabe in einer durch die vielen Verifizierungseinheiten 66 gebildeten Umgebung zur nicht zentralen Verarbeitung eine "Aufteilung" der An­ wendungsaufgabe durchführen kann.

Nach dieser "Aufteilungs"-Operation werden die Unter­ aufgaben durch den Systembus 64 an die einzelnen Veri­ fizierungseinheiten 66 verteilt. Die Steuerzentralein­ heit CPU 67, die Bewertungseinheit 76 und die Synchro­ nisiertakteinheit 75 ermöglichen dabei die Verbindung sowie die fehlerfreie Datenübertragung vom Systemhaupt­ rechner CPU 62 zu den Steuerzentraleinheiten CPU 67 der einzelnen Verifizierungseinheiten VU 66. Die durch die Steuerzentraleinheit CPU 62, die Beurteilungseinheit 76 und die Synchronisiertakteinheit 75 gebildete Anordnung ist in Fig. 9 dargestellt.

Die Steuerzentraleinheiten CPU 67 führen den einzelnen Bausteinen ereignisgestützte Vektoren entsprechend der ihnen zugeordneten Unteraufgabe zu und sammeln die je­ weiligen Antwortsignale der Bausteine. Diese Antwortsi­ gnale werden, wiederum unter Einsatz der eine fehler­ freie Datenübertragung ermöglichenden Bus-Steuerungs­ zentraleinheit, Bus-Beurteilungseinheit und Synchroni­ siereinheit an den Systemhauptrechner CPU 62 weiterge­ leitet. Der Systemhauptrechner CPU 62 führt nun eine "Verbindungs"-Operation durch, um die verschiedenen Antwortsignale zu einem Antwortsignal auf Systemchip- Ebene kombinieren, das sodann mit dem Antwortsignal der Simulation verglichen wird, um festzustellen, ob die Operation des Systemchips fehlerfrei war. Handelt es sich um eine Anwendungsdurchführung, so entspricht die zu erzielende Antwort dem zu erwartenden Ergebnis der Anwendung, so daß beispielsweise bei der Durchführung einer Videoanwendung als Ergebnis die Darstellung eines Bildes erfolgen sollte. Jegliche Abweichung von den Si­ mulationsdaten bzw. dem zu erwartenden Anwendungsergeb­ nis wird durch die Steuerzentraleinheit CPU 67 identi­ fiziert und kann vom Entwicklungsingenieur problemlos korrigiert werden, da es sich bei der vorliegenden Um­ gebung wie bei der Originalentwurfsumgebung um eine er­ eignisgestützte Umgebung handelt.

Schließlich wird noch auf das Verbindungsmittel bzw. das Performance-Board eingegangen.

Für den erfindungsgemäßen Arbeitsplatz zur Entwurfsgül­ tigkeitsprüfung wird ein Performance-Board benötigt, das eine Schnittstelle zwischen den Silizium-Bausteinen 68 und dem als Verknüpfungslogik dienenden anwenderpro­ grammierbaren Gate-Array darstellt. Beim Beispiel gemäß den Fig. 5 bis 9 wird pro Haustein (d. h. für jeden Ar­ beitsplatz DVS zur Entwurfsgültigkeitsprüfung) ein Bau­ teil-Load-Board bzw. Performance-Board 69 vorgesehen. Das Blockschaltbild gemäß Fig. 10 zeigt ein Beispiel für den Aufbau des Performance-Board. Bei diesem Beispiel umfaßt ein Performance-Board 90 alle zu prüfenden Bau­ steine sowie die zu prüfende Verknüpfungslogik. Zur Verbindung der Verifizierungseinheit 66 mit dem Silizi­ umbaustein 68 werden zwischen diesen beiden Bauelemen­ ten Verbindungselemente 95 vorgesehen.

Das Performance-Board 90 entspricht Großteils dem Per­ formance-Board eines herkömmlichen Prüfgeräts, wobei es sich um eine mehrere Schichten aufweisende gedruckte Leiterplatte handelt. Der Hauptunterschied zwischen dem erfindungsgemäß verwendeten Performance-Board 90 und einem Prüfgerät-Performance-Board liegt darin, daß das Prüfgerät-Performance-Board nur einen Bauteilprüfling haltert, während das Performance-Board 90 des erfin­ dungsgemäßen Arbeitsplatzes für die Entwurfsgültig­ keitsprüfung die integrierten Siliziumschaltungen 68 aller Bausteine sowie das als Verknüpfungslogik die­ nende anwenderprogrammierbare Gate-Array trägt.

Fig. 11 läßt sich ein weiteres Beispiel für den erfin­ dungsgemäßen Arbeitsplatz zur Entwurfsgültigkeitsprü­ fung entnehmen, bei dem eine Vielzahl von Verifizie­ rungseinheiten (VU) direkt durch den Systemhauptrechner gesteuert werden. Anders als bei den vorhergehenden Beispielen enthalten die einzelnen Arbeitsplätze bei diesem Beispiel keine Steuerzentraleinheit, sondern werden über den Systembus 64 direkt durch den System­ hauptrechner CPU 62 gesteuert. Somit werden alle Aufga­ ben, wie beispielsweise die Synchronisierung, die Be­ wertung der Antwortsignale der Bausteine, die Bewertung der Zeitsteuerung und die Bewertung des gesamten Sy­ stemchips etc., vom Systemhauptrechner 62 durchgeführt.

Claims (34)

1. Verfahren zur Gültigkeitsprüfung bei Entwürfen für auf der Verwendung eingebetteter Bausteine basie­ rende Systemchips (SoCs), in die eine Vielzahl funk­ tionsspezifischer Bausteine integriert ist, enthal­ tend die folgenden Verfahrensschritte:

• - Verifizierung einzelner in einen Systemchip zu integrierender Bausteine unter Verwendung einer integrierten Siliziumschaltung jedes Bausteins und von durch einen Baustein-Zulieferer bereit­ gestellten Simulationsprüfbänken;
• - Verifizierung von Schnittstellen zwischen den einzelnen Bausteinen, chipinternen Bussen der Bausteine und der Verknüpfungslogik unter Ver­ wendung von durch einen Systemchip-Entwicklungs­ ingenieur entworfenen Simulationsprüfbänken und unter Einsatz eines anwenderprogrammierbaren Gate-Arrays (FPGA) bzw. Emulation der Verknüp­ fungslogik;
• - Verifizierung der Zeitsteuerung von Baustein zu Baustein und der für die Zeitsteuerung auf Sy­ stemchip-Ebene kritischen Pfade; sowie
• - Durchführung einer Gültigkeitsprüfung des ge­ samten Entwurfs unter Einsatz von Simulations­ prüfbänken eines vollständigen Systemchips und der Durchführung von Anwendungsdurchläufen.

2. Verfahren nach Anspruch 1, wobei die Verifizierungs­ schritte durchgeführt werden, nachdem eine Vielzahl von Verifizierungseinheiten den integrierten Silizi­ umschaltungen der einzelnen Bausteine zugeteilt wur­ den.

3. Verfahren nach Anspruch 1, wobei die Verifizierungs­ schritte durchgeführt werden, nachdem eine Vielzahl von Verifizierungseinheiten den integrierten Silizi­ umschaltungen der einzelnen Bausteine zugeteilt wur­ den, indem man Prüf-Pins der Verifizierungseinheiten entsprechend den Eingabe-/Ausgabepins der zu prüfen­ den integrierten Siliziumschaltungen konfiguriert hat.

4. Verfahren nach Anspruch 1, wobei die Verifizierungs­ schritte durchgeführt werden, nachdem eine Vielzahl von Verifizierungseinheiten den integrierten Silizi­ umschaltungen der einzelnen Bausteine zugeteilt wur­ den, wobei jede Verifizierungseinheit in Form eines ereignisgestützten Prüfgeräts ausgebildet ist, das ein Prüfmuster auf der Grundlage von ereignisge­ stützten Daten erzeugt, die das Prüfmuster in Form von Wertänderungen und deren zeitlicher Steuerung wiedergeben.

5. Verfahren nach Anspruch 4, wobei die Simulations- Prüfbank der einzelnen Bausteine ein ereignisge­ stütztes Datenformat aufweist, was die Fehlerkorrek­ tur in den Bausteinen des Systemchips mit Hilfe der durch eine ereignisgestützte Prüfvorrichtung gebil­ deten Verifizierungseinheit vereinfacht.

6. Verfahren zur Gültigkeitsprüfung bei Entwürfen für auf der Verwendung eingebetteter Bausteine basie­ rende Systemchips (SoCs), in die eine Vielzahl funk­ tionsspezifischer Bausteine integriert ist, enthal­ tend die folgenden Verfahrensschritte:

• - Erzeugen einer Vielzahl von integrierten Silizi­ umschaltungen, die in ihrer Schaltstruktur je­ weils einem zugehörigen, in einen Systemchip zu integrierenden Baustein entsprechen;
• - Vorsehen einer Vielzahl von Verifizierungsein­ heiten und Zuordnen der einzelnen Verifizie­ rungseinheiten zu den einzelnen integrierten Si­ liziumschaltungen der Bausteine;
• - Verbinden der Bausteine durch einen Verbindungs­ bus, welcher ein Modell für einen chipinternen Bus darstellt, der im Systemchip zur Verbindung zwischen den Bausteinen dient; und
• - Verifizieren der in den Systemchip zu integrie­ renden Bausteine durch Zuführung von Prüfmustern zu den integrierten Siliziumschaltungen und Überwachung der Antwortausgangssignale der inte­ grierten Siliziumschaltungen;
• - wobei die Prüfmuster direkt durch Einsatz von durch einen Baustein-Zulieferer bereitgestellten Simulationsprüfbankdaten erzeugt werden.

7. Verfahren nach Anspruch 6, weiterhin enthaltend einen Verfahrensschritt, bei dem die Schnittstelle zwischen den Bausteinen und die Verknüpfungslogik, die in den Systemchip integriert werden sollen, ve­ rifiziert werden, indem die Schnittstellen und die Verknüpfungslogik mit Hilfe eines Emulators emuliert werden.

8. Verfahren nach Anspruch 6, weiterhin enthaltend einen Verfahrensschritt, bei dem die Schnittstelle zwischen den Bausteinen und die Verknüpfungslogik, die in den Systemchip integriert werden sollen, ve­ rifiziert werden, indem Funktionen der Schnittstelle und der Verknüpfungslogik mit Hilfe eines anwender­ programmierbaren Gate-Arrays (FPGA) ausgeführt wer­ den.

9. Verfahren nach Anspruch 6, weiterhin enthaltend einen Verfahrensschritt zur Verifizierung der jewei­ ligen Zeitsteuerung von Baustein zu Baustein sowie der für die Zeitsteuerung auf Systemchip-Ebene kri­ tischen Pfade durch Zuführung eines Testimpulses, welcher auf Daten einer Prüfbank auf Systemchip- Ebene basiert, zu den integrierten Siliziumschaltun­ gen der einzelnen Bausteine.

10. Verfahren nach Anspruch 6, weiterhin enthaltend einen Verfahrensschritt, bei dem eine Gültigkeits­ prüfung für den gesamten Entwurf unter Einsatz von Simulationsprüfbänken eines Gesamtsystemchips und der Durchführung von Anwendungsdurchläufen erfolgt.

11. Verfahren nach Anspruch 6, wobei die Verifizierungs­ schritte durchgeführt werden, nachdem eine Vielzahl von Verifizierungseinheiten den integrierten Silizi­ umschaltungen der einzelnen Bausteine zugeteilt wurde.

12. Verfahren nach Anspruch 6, wobei die Verifizierungs­ schritte durchgeführt werden, nachdem eine Vielzahl von Verifizierungseinheiten den integrierten Silizi­ umschaltungen der einzelnen Bausteine zugeteilt wur­ den, wobei jede Verifizierungseinheit in Form eines ereignisgestützten Prüfgeräts vorliegt, das ein Prüfmuster auf der Grundlage von ereignisgestützten Daten erzeugt, die das Prüfmuster in Form von Wer­ tänderungen und deren zeitlicher Steuerung wiederge­ ben.

13. Verfahren nach Anspruch 12, wobei die Simulations­ prüfbank der einzelnen Bausteine ein ereignisge­ stütztes Datenformat aufweist, was die Fehlerkorrek­ tur in den Bausteinen des Systemchips mit Hilfe der jeweils durch eine ereignisgestützte Prüfvorrichtung gebildeten Verifizierungseinheit erleichtert.

14. Verfahren nach Anspruch 6, wobei die Verifizierungs­ schritte durchgeführt werden, nachdem eine Vielzahl von Verifizierungseinheiten den integrierten Silizi­ umschaltungen der einzelnen Bausteine zugeteilt wurde, indem man Prüf-Pins der Verifizierungseinhei­ ten entsprechend den Eingabe-/Ausgabepins der zu prüfenden integrierten Siliziumschaltungen konfigu­ riert hat.

15. Vorrichtung zur Gültigkeitsprüfung bei Entwürfen für auf der Verwendung eingebetteter Bausteine basie­ rende Systemchips (SoCs), in die eine Vielzahl funk­ tionsspezifischer Bausteine integriert ist, wobei die Vorrichtung folgenden Bestandteile enthält:

- einen Systemhauptrechner, der als Benutzer­ schnittstelle und zur Steuerung der Gesamtopera­ tion einer Vorrichtung zur Entwurfsgültigkeist­ prüfung dient;

• - eine Vielzahl von Verifizierungseinheiten, die Prüfbankdaten vom Systemhauptrechner empfangen und unter Verwendung der Prüfbankdaten Prüfmu­ ster zum Prüfen einer Vielzahl von in einen Sy­ stemchip zu integrierenden funktionsspezifischen Bausteinen erzeugen, wobei jede Verifizierungs­ einheit einen Steuerrechner umfaßt, der die Prüfbankdaten vom Systemhauptrechner empfängt; und
• - einen Systembus, der als Schnittstelle den Sy­ stemhauptrechner mit der Vielzahl von Verifizie­ rungseinheiten verbindet;
• - wobei eine Vielzahl von integrierten Silizium­ schaltungen mit den Verifizierungseinheiten ver­ bunden ist und so von den Verifizierungseinhei­ ten das Prüfmuster empfängt und Antwortausgangs­ signale erzeugt, die durch die Verifizierungs­ einheiten und den Systemhauptrechner bewertet werden, und wobei die integrierten Silizium­ schaltungen in ihrem inneren Aufbau den in den Systemchip zu integrierenden funktionsspezifi­ schen Bausteinen identisch sind.

16. Vorrichtung nach Anspruch 15, wobei der Steuerrech­ ner jeder Verifizierungseinheit auf der Grundlage der Prüfbankdaten, die er vom Systemhauptrechner durch den Systembus empfängt, die Prüfmuster für die der jeweiligen Verifizierungseinheit zugeordnete in­ tegrierte Siliziumschaltung erzeugt und das Antwort­ ausgangssignal der integrierten Siliziumschaltung bewertet.

17. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit einer der integrierten Siliziumschal­ tungen zugeordnet ist.

18. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit einer der integrierten Siliziumschal­ tungen zugeordnet ist und Prüf-Pins der Verifizie­ rungseinheiten entsprechend den Eingabe-/Ausgabepins der zu prüfenden integrierten Siliziumschaltungen konfiguriert sind.

19. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit eine Gruppe von Prüf-Pins aufweist und die Pin-Anordnung der Verifizierungseinheit sich entsprechend der Pin-Anordnung der zu prüfenden in­ tegrierten Siliziumschaltung beliebig verändern läßt.

20. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit eine Gruppe von Prüf-Pins aufweist und die Pin-Anordnung der Verifizierungseinheit sich entsprechend der Pin-Anordnung der zu prüfenden in­ tegrierten Siliziumschaltung beliebig verändern läßt und wobei die Größe der Gruppe durch den System­ hauptrechner entsprechend der Anzahl der Eingabe- /Ausgabepins der der jeweiligen Verifizierungsein­ heit zugeordneten integrierten Siliziumschaltung be­ stimmt wird.

21. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit einen Steuerrechner umfaßt, der die Prüfbankdaten über den Systembus vom Systemhaupt­ rechner empfängt, die Prüfmuster für die der Verifi­ zierungseinheit zugeordnete integrierte Silizium­ schaltung erzeugt und das Antwortausgangssignal der integrierten Siliziumschaltung bewertet, wobei für jeden Prüf-Pin der Verifizierungseinheit ein Steuer­ rechner vorgesehen ist.

22. Vorrichtung nach Anspruch 15, wobei die Verifizie­ rungseinheit zur Verifizierung des entsprechenden funktionsspezifischen Hausteins die ihr zugeordnete integrierte Siliziumschaltung und zudem die Schnitt­ stelle zwischen den integrierten Siliziumschaltungen und die Verknüpfungslogik bewertet, die in den Sy­ stemchip integriert werden sollen, indem sie die Schnittstelle und die Verknüpfungslogik mit Hilfe eines Emulators emuliert.

23. Vorrichtung nach Anspruch 15, wobei die Verifizie­ rungseinheit zur Verifizierung des entsprechenden funktionsspezifischen Bausteins die ihr zugeordnete integrierte Siliziumschaltung und zudem die Schnitt­ stelle zwischen den integrierten Siliziumschaltungen und die Verknüpfungslogik bewertet, die in den Sy­ stemchip integriert werden sollen, indem sie Funk­ tionen der Schnittstelle und der Verknüpfungslogik mit Hilfe eines anwenderprogrammierbaren Gate-Arrays (FPGA) aus führt.

24. Vorrichtung nach Anspruch 15, wobei der Systemhaupt­ rechner und die Verifizierungseinheiten die jewei­ lige Zeitsteuerung von Baustein zu Baustein sowie die für die Zeitsteuerung auf Systemchip-Ebene kri­ tischen Pfade durch Zuführung eines Testimpulses ve­ rifizieren, der auf Prüfbankdaten auf Systemchip- Ebene basiert und den die einzelnen Bausteine reprä­ sentierenden integrierten Siliziumschaltungen zuge­ führt wird.

25. Vorrichtung nach Anspruch 15, wobei der Systemhaupt­ rechner und die Verifizierungseinheiten unter Ver­ wendung von Simulationsprüfbänken eines vollständi­ gen Systemchips und der Ausführung von Anwendungs­ durchläufen eine Gesamtentwurfsverifizierung durch­ führen.

26. Vorrichtung nach Anspruch 15, wobei der Systemhaupt­ rechner und die Verifizierungseinheiten unter Ver­ wendung von Simulationsprüfbänken eines vollständi­ gen Systemchips und der Ausführung von Anwendungs­ durchläufen eine Gesamtentwurfsverifizierung durch­ führen, wobei der Systemhauptrechner den Verifizie­ rungseinheiten die Berechnung einzelner Programmbe­ reiche der Systemchipsoftware-Anwendungen zuteilt, indem er die Berechnung in mehrere Unteraufgaben un­ terteilt und diese Unteraufgaben auf die vielen Ve­ rifizierungseinheiten verteilt.

27. Vorrichtung nach Anspruch 15, wobei der Systemhaupt­ rechner und die Verifizierungseinheiten unter Ver­ wendung von Simulationsprüfbänken eines vollständi­ gen Systemchips und unter Ausführung von Anwendungs­ durchläufen eine Gesamtentwurfsverifizierung durch­ führen, wobei der Systemhauptrechner den Verifizie­ rungseinheiten die Berechnung einzelner Programmbe­ reiche der Systemchipsoftware-Anwendungen zuteilt, indem er die Berechnungen in mehrere Unteraufgaben unterteilt und die Unteraufgaben auf die vielen Ve­ rifizierungseinheiten verteilt, und wobei der Haupt­ rechner die von den Verifizierungseinheiten kommen­ den Antwortsignale der integrierten Silizumschaltun­ gen zu einem zur Fehlerbestimmung dienenden Antwort­ signal auf Systemchip-Ebene kombiniert.

28. Vorrichtung nach Anspruch 15, weiterhin enthaltend ein Performance-Board, auf dem in den einzelnen Ve­ rifizierungseinheiten die entsprechenden integrier­ ten Siliziumschaltungen vorgesehen sind.

29. Vorrichtung nach Anspruch 15, weiterhin enthaltend ein Performance-Board, auf dem alle zu prüfenden in­ tegrierten Siliziumschaltungen sowie die zu prüfende Verknüpfungslogik vorgesehen sind.

30. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit in Form eines ereignisgestützten Prüf­ geräts ausgebildet ist, das das Prüfmuster auf der Grundlage von Ereignisdaten erzeugt, welche das Prüfmuster durch Wertänderungen und deren jeweilige Zeitsteuerung wiedergeben.

31. Vorrichtung nach Anspruch 30, wobei die Simulations­ prüfbank der einzelnen Bausteine ein ereignisge­ stütztes Datenformat aufweist, was die Fehlerkorrek­ tur in den Bausteinen des Systemchips durch die durch ein ereignisgestütztes Prüfgerät gebildete Ve­ rifizierungseinheit erleichtert.

32. Vorrichtung nach Anspruch 15, wobei jede Verifizie­ rungseinheit durch ein ereignisgestütztes Prüfgerät gebildet wird, das die folgenden Bestandteile ent­ hält:

• - einen Ereignisspeicher zur Speicherung von Zeit­ steuerungsdaten für jedes Ereignis, welche durch ein ganzzahliges Vielfaches eines Referenztak­ tintervalls (ganzzahliger Datenteil) und einen Bruchteil des Referenztaktintervalls (Bruch-Da­ tenteil) gebildet werden und einen Zeitunter­ schied zwischen einem gegenwärtigen Ereignis und einem festgelegten Referenzpunkt darstellen;
• - eine Adreßfolge-Steuereinheit, die Adreßdaten für den Zugriff auf den Ereignisspeicher er­ zeugt;
• - eine Ereignis-Zähllogik zur Erzeugung eines Er­ eignisstartsignals, das durch das Ergebnis einer Multiplikation des Referenztaktintervalls mit dem ganzzahligen Datenteil verzögert ist;
• - eine Ereignis-Erzeugungsschaltung, die zur Bil­ dung des Prüfmusters auf der Grundlage des Er­ eignisstartsignals von der Ereigniszähl-Logik und des Bruchdatenteils die einzelnen Ereignisse erzeugt; und
• - einen zur Verifizierungseinheit gehörenden Schreibdecodierer, der für die Zuordnung einer Verifizierungseinheit zu den Pins der integrier­ ten Siliziumschaltung eine Adresse der Verifi­ zierungseinheit ermittelt.

33. Vorrichtung zur Gültigkeitsprüfung bei Entwürfen für auf der Verwendung eingebetteter Bausteine basie­ rende Systemchips (SoCs), in die eine Vielzahl funk­ tionsspezifischer Bausteine integriert ist, wobei die Vorrichtung die folgenden Bestandteile enthält:

• - einen Systemhauptrechner, der als Benutzer­ schnittstelle und zur Steuerung der gesamten Operation einer Vorrichtung zur Entwurfsgültig­ keitsprüfung dient;
• - eine Vielzahl von Verifizierungseinheiten, die Prüfbankdaten vom Systemhauptrechner empfangen und unter Verwendung der Prüfbankdaten Prüfmu­ ster zum Prüfen einer Vielzahl von in einen Sy­ stemchip zu integrierenden funktionsspezifischen Bausteinen erzeugen; und
• - einen Systembus, der als Schnittstelle den Sy­ stemhauptrechner mit der Vielzahl von Verifizie­ rungseinheiten verbindet;
• - wobei eine Vielzahl von integrierten Silizium­ schaltungen mit den Verifizierungseinheiten ver­ bünden ist und so von den Verifizierungseinhei­ ten das Prüfmuster empfängt und Antwortausgangs­ signale erzeugt, die durch die Verifizierungs­ einheiten und den Systemhauptrechner bewertet werden, und wobei die integrierten Silizium­ schaltungen in ihrem inneren Aufbau den in den Systemchip zu integrierenden funktionsspezifi­ schen Bausteinen identisch sind;
• - und wobei der Systemhauptrechner alle folgenden Aufgaben durchführt: Erzeugung der den inte­ grierten Siliziumschaltungen zuzuführenden Prüf­ muster, Bewertung der Antwortausgangssignale der integrierten Siliziumschaltungen, Durchführung der Zeitsteuerung und der Bewertung der Schnitt­ stellen des Systemchips sowie Gültigkeitsprüfung des gesamten Systemchipentwurfs.