CN115639461A - 一种基于双处理器的超宽带芯片原型验证平台 - Google Patents
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Abstract
本申请提供一种基于双处理器的超宽带芯片原型验证平台，包括：处理系统和可编程逻辑控制器，处理系统和可编程逻辑控制器设置在FPGA上；处理系统包括第一ARM处理器和第二ARM处理器；可编程逻辑控制器和所述处理系统电性连接，可编程逻辑控制器包括模数转换器和数模转换器，可编程逻辑控制器还包括调制解调器、UWB基带和UWB控制器；第二ARM处理器通过AXI_LPD接口和可编程逻辑控制器的模数转换器以及数模转换器的接口电性连接。本申请提供的基于双处理器的超宽带芯片原型验证平台，由于在平台上集成了处理系统和可编程逻辑控制器，简化了超宽带芯片的硬件原型验证平台，提高了超宽带芯片的验证效率。
Description
技术领域
本申请实施例涉及超宽带技术领域，特别是涉及一种基于双处理器的超宽带芯片原型验证平台。
背景技术
随着万物互联时代的推进，超宽带UWB（Ultra Wide Band）技术愈发被重视了起来。超宽带技术的使用越来越广泛，其生态也越来越完备。在超宽带的产业链中，超宽带芯片更是重中之重。
超宽带芯片实现了从物理层到上层应用的所有软硬件功能。在超宽带芯片的前端设计中，为了验证所开发的超宽带软硬件功能以及和上层协议栈的交互是否正确，需要一个能够验证超宽带的平台，可以实现和其他超宽带设备通信，从而在开发的早期能发现设计的问题，缩短芯片面市的周期。
因此需要提供一种原型验证平台，能够解决上述问题，实现完整的通信功能，从而完成超宽带芯片的验证。
发明内容
本申请所要解决的技术问题是提供一种基于双处理器的超宽带芯片原型验证平台，简化了超宽带芯片的硬件原型验证平台，并提高了超宽带芯片验证效率。
本申请为解决上述技术问题而采用的技术方案是提供一种基于双处理器的超宽带芯片原型验证平台，包括：
处理系统和可编程逻辑控制器，所述处理系统和可编程逻辑控制器设置在FPGA上；
所述处理系统包括第一ARM处理器和第二ARM处理器；
所述可编程逻辑控制器和所述处理系统电性连接，所述可编程逻辑控制器包括模数转换器和数模转换器，所述可编程逻辑控制器还包括调制解调器、超宽带基带和超宽带控制器；
所述第二ARM处理器通过AXI_LPD接口和所述可编程逻辑控制器的所述模数转换器以及所述数模转换器的接口电性连接，所述电性连接为使用AXI_LITE总线；
将超宽带芯片的RTL代码移植到所述可编程逻辑控制器，通过所述模数转换器和数模转换器进行模拟信号的接收和发送，在所述FPGA上创建区组设计，在所述区组设计中添加所述处理系统并进行配置，对所述RTL代码进行IP封装并添加在所述区组设计中，之后创建顶层并生成bit文件；
将硬件配置文件导入到SDK中，开启ARM软件程序编写，完成后进行编译并生成可执行文件；
将所述bit文件和所述可执行文件通过JTAG口下载到所述FPGA，进行调试和验证。
优选地，所述处理系统还包括SPI接口，所述处理系统的SPI接口与超宽带芯片的SPI接口电性连接并进行数据传输。
优选地，所述处理系统还包括USB接口、CAN接口、IIC接口。
优选地，所述处理系统用于切换超宽带芯片的控制、上层协议栈的应用开发以及射频子卡操作模式。
优选地，所述第一ARM处理器用于所述处理系统内存数据的搬运，所述第二ARM处理器用于实时配置所述模数转换器和所述数模转换器并控制所述模数转换器和所述数模转换器的工作状态。
优选地，所述可编程逻辑控制器和射频子卡电性连接，所述射频子卡包括接收电路和发射电路，所述接收电路、所述发射电路分别和第一天线、第二天线连接。
优选地，所述发射电路包括低通滤波器、可变增益放大器、功率放大器以及本地振荡器；
所述接收电路通过所述第一天线将信号接收下来，经过低噪放把所述信号放大，所述放大后的信号经过数字步进衰减器和第一级放大器进入匹配滤波器；
所述接收电路还包括混频器，其用于在本地振荡器的控制下将射频信号搬移到零中频，同时输出两路IQ信号，每路IQ信号中包含两个正交的零中频信号。
优选地，所述接收电路包括低噪声放大器、数字步进衰减器、第二级放大器和本地振荡器；所述本地振荡器包括两个信号输入来源，分别是压控晶振和外接时钟输入，所述压控晶振和所述外接时钟输入使用选择开关进行切换。
优选地，所述接收电路还包括可变增益放大器，其用于完成对射频信号功率的控制，使得射频信号满足幅度要求。
优选地，所述接收电路还包括混频器，其用于在所述本地振荡器的控制下将射频信号搬移到零中频。
本申请对比现有技术有如下的有益效果：本申请提供的基于双处理器的超宽带芯片原型验证平台，由于在平台上集成了处理系统和可编程逻辑控制器，省去了和外部MCU交互的设计，简化了超宽带芯片的硬件原型验证平台，提高了超宽带芯片的验证效率，缩短了超宽带芯片的开发时间。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在所附附图中，相同的附图标记表示相同的部件。
图1为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的结构示意图；
图2为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的射频子卡中发射电路的结构示意图；
图3为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的射频子卡中接收电路的结构示意图；
图4为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的射频子卡中。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面以具体的实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图1为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的结构示意图。现在参看图1，本申请实施例提供了一种基于双处理器的超宽带芯片原型验证平台，包括：处理系统11和可编程逻辑控制器12，所述处理系统11和可编程逻辑控制器12设置在FPGA上；所述处理系统11包括第一ARM处理器111和第二ARM处理器112；所述可编程逻辑控制器12和所述处理系统11电性连接，所述可编程逻辑控制器12包括模数转换器124和第一数模转换器125，所述可编程逻辑控制器12还包括调制解调器121、超宽带基带122和超宽带控制器123；其中，所述第二ARM处理器112通过AXI_LPD（Advanced ExtensibleInterface-Low Power Domain，低功耗的AXI接口）113和所述可编程逻辑控制器12的所述模数转换器124以及所述第一数模转换器125的接口电性连接，所述电性连接为使用AXI_LITE（Advanced Extensible Interface-Lite，简化AXI协议），所述AXI_LITE省略了标准AXI协议中的扩展信号。将超宽带芯片的RTL代码移植到所述可编程逻辑控制器，通过所述模数转换器和数模转换器进行模拟信号的接收和发送，在所述FPGA上创建区组设计，在所述区组设计中添加所述处理系统并进行配置，对所述RTL代码进行IP封装并添加在所述区组设计中，之后创建顶层并生成bit文件；将硬件配置文件导入到SDK中，开启ARM软件程序编写，完成后进行编译并生成可执行文件；将所述bit文件和所述可执行文件通过JTAG口下载到所述FPGA，进行调试和验证。
其中，模数转换器124支持最大采样速率4GSPS，带宽最大4GHz，第一数模转换器125支持最大采样速率6.5GSPS，带宽最大4GHz。
FPGA（Field Programmable Gate Array，现场可编程门阵列）是在PAL（Programming Array Logic，可编程阵列逻辑）、GAL（Generic Array Logic，通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
在具体实施中，根据超宽带芯片的RTL代码的内容，移植的时候会对应到FPGA内部的可编程逻辑控制器上。例如RTL中的RAM/ROM，在FPGA上会用Block Memmory资源代替，RTL的时钟在FPGA上会用Clk Management代替。在FPGA上还可以配置模数转换器和数模转换器，选择采样速率，参考时钟，数据格式等参数，匹配期望的信号配置。
在可编程逻辑控制器中将移植后的RTL代码与模数转换器和数模转换器连接，在处理系统中配置第一ARM处理器和第二ARM处理器，启用AXI_LPD接口和SPI接口。第一ARM处理器和第二ARM处理器核通过AXI_LPD接口，使用AXI_LITE总线连接模数转换器和数模转换器的接口，从而第一ARM处理器和第二ARM处理器能够实时配模数转换器和数模转换器，控制其工作状态。SPI接口与超宽带芯片的SPI接口相连，从而随时控制超宽带芯片的工作状态以及数据传输。
所述超宽带芯片的原型验证平台能够与其他超宽带设备进行交互，可以在开发的过程中实时发现设计中的问题，快速解决并进行迭代。在所述超宽带芯片的原型平台上能够验证的内容包括：超宽带协议、超宽带基带时序控制、超宽带收发通信、超宽带测距及测向、应用软件交互等。此外，由于FPGA和模数转换器、数模转换器灵活多变的配置，所述超宽带芯片的原型验证平台还适用于蓝牙、wifi等无线通信功能的验证，满足不同产品的原型验证需求。
在具体实施中，所述处理系统11还包括SPI（Serial Peripheral Interface，串行外设接口）接口114，所述处理系统11的SPI接口114与超宽带芯片的SPI接口（图中未示出）电性连接并进行数据传输。
所述处理系统11还包括USB接口115、CAN接口116、IIC接口117。USB（UniversalSerial Bus，通用串行总线）接口115、CAN（Controller Area Network，控制器局域网络）接口116、IIC（Inter-Integrated Circuit，集成电路总线）接口用于进行外部设备连接。
所述处理系统11用于切换超宽带芯片的控制、上层协议栈的应用开发以及射频子卡操作模式。
所述第一ARM处理器111用于所述处理系统内存数据的搬运，所述第二ARM处理器112用于实时配置所述模数转换器124和所述第一数模转换器125并控制所述模数转换器124和所述第一数模转换器125的工作状态。
在具体实施中，所述可编程逻辑控制器12和射频子卡13电性连接，所述射频子卡13包括接收电路131和发射电路132，所述接收电路131、所述发射电路132分别和第一天线133、第二天线134连接。
所述射频子卡13支持的工作频点为通道CH5（6489.6Mhz）和通道CH9（7987.2Mhz），带宽为500MHz。
图2为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的射频子卡中发射电路的结构示意图。现在参看图2，所述发射电路132包括低通滤波器22、可变增益放大器23、功率放大器24以及第一本地振荡器25。
发射电路132还包括第二数模转换器21，基带经过调制波形后，发送给第二数模转换器21转换成单路模拟信号，所述单路模拟信号经过低通滤波器22以及第一本地振荡器25混频后混到CH5或CH9频点，最后发射功率范围为-4dbm或者+16dbm，并通过天线输出。在该过程中使用1Ghz采样速率的数模转换器芯片，可变增益放大器23调整时间在0.5us以内，功率放大器24支持高低功率的切换，从而保证输出的功率符合要求。
图3为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的射频子卡中接收电路的结构示意图。现在参看图3，所述接收电路131通过第一天线133将信号接收下来，先经过低噪放（LNA, Low Noise Amplifier），把有效信号放大。之后所述放大后的信号经过数字步进衰减器（DSA, Digital Step Attenuator）、第一级放大器（AMP,Amplifier）进入匹配滤波器。
所述接收电路131还包括混频器（Mixer），其用于在本地振荡器（LO, LocalOscillator）的控制下将射频信号搬移到零中频，同时输出两路IQ信号，每路信号中包含两个正交的零中频信号。四个信号分别命名为IFIP、IFIM、IFQP、IFQM。
所述接收电路131还包括可变增益放大器（VGA, Variable Gain Amplifier），其用于完成对射频信号功率的控制，使得射频信号满足幅度要求。巴伦是一种将差分信号转单端信号或者单端信号转差分信号的器件，将获得的射频信号转为所需要的形式。
图4为本申请的一个实施例提供的基于双处理器的超宽带芯片原型验证平台的射频子卡中晶振控制部分的示意图。现在参看图4，第二本地振荡器41包括两个信号输入来源，一个输入来源是压控晶振（VCXO, Voltage Controlled Crystal Oscillator）42，另一个输入来源是外接时钟输入。为了对压控晶振的输出频点有一定范围的覆盖，采用AFC控制器43（Automatic Frequency Control，自动频率控制器）来控制数模转换器44，AFC控制器43和数模转换器44通过I2C总线连接，从而可以调整频点的范围。
在具体实施中，为了保证原型验证平台支持CH5个CH9两个工作频点：6489.6Mhz和7987.2Mhz，对应的基带工作速率是124.8Mhz或者249.6Mhz，所以选择参考时间源38.4Mhz作为参考时钟，考虑到时钟偏移，选择参考时钟源的可调整范围可以覆盖±1Mhz调整范围。如图4所示，输入38.4Mhz频率的参考时钟，支持外部时钟输入和压控晶振42时钟的切换，可以使用选择开关进行切换。
在具体实施中，在对原型验证平台进行扩展时，可以通过输入更多不同频率的参考时钟，从而获得更多的工作频点。这样可以在无需改变射频子卡的前提下，通过改变相应的参考时钟，实现支持更多不同频点的通道。
本申请的实施例提供的基于双处理器的超宽带芯片原型验证平台，由于在平台上集成了处理系统和可编程逻辑控制器，省去了和外部MCU交互的设计，简化了超宽带芯片的硬件原型验证平台，提高了超宽带芯片的验证效率，缩短了超宽带芯片的开发时间。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (10)
1.一种基于双处理器的超宽带芯片原型验证平台，其特征在于，包括：
处理系统和可编程逻辑控制器，所述处理系统和可编程逻辑控制器设置在FPGA上；
所述处理系统包括第一ARM处理器和第二ARM处理器；
所述可编程逻辑控制器和所述处理系统电性连接，所述可编程逻辑控制器包括模数转换器和数模转换器，所述可编程逻辑控制器还包括调制解调器、超宽带基带和超宽带控制器；
所述第二ARM处理器通过AXI_LPD接口和所述可编程逻辑控制器的所述模数转换器以及所述数模转换器的接口电性连接，所述电性连接为使用AXI_LITE总线；
将超宽带芯片的RTL代码移植到所述可编程逻辑控制器，通过所述模数转换器和数模转换器进行模拟信号的接收和发送，在所述FPGA上创建区组设计，在所述区组设计中添加所述处理系统并进行配置，对所述RTL代码进行IP封装并添加在所述区组设计中，之后创建顶层并生成bit文件；
将硬件配置文件导入到SDK中，开启ARM软件程序编写，完成后进行编译并生成可执行文件；
将所述bit文件和所述可执行文件通过JTAG口下载到所述FPGA，进行调试和验证。
2.根据权利要求1所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述处理系统还包括SPI接口，所述处理系统的SPI接口与超宽带芯片的SPI接口电性连接并进行数据传输。
3.根据权利要求1所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述处理系统还包括USB接口、CAN接口、IIC接口。
4.根据权利要求1所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述处理系统用于切换超宽带芯片的控制、上层协议栈的应用开发以及射频子卡操作模式。
5.根据权利要求1所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述第一ARM处理器用于所述处理系统内存数据的搬运，所述第二ARM处理器用于实时配置所述模数转换器和所述数模转换器并控制所述模数转换器和所述数模转换器的工作状态。
6.根据权利要求1所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述可编程逻辑控制器和射频子卡电性连接，所述射频子卡包括接收电路和发射电路，所述接收电路、所述发射电路分别和第一天线、第二天线连接。
7.根据权利要求6所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述发射电路包括低通滤波器、可变增益放大器、功率放大器以及本地振荡器；
所述接收电路通过所述第一天线将信号接收下来，经过低噪放把所述信号放大，所述放大后的信号经过数字步进衰减器和第一级放大器进入匹配滤波器；
所述接收电路还包括混频器，其用于在本地振荡器的控制下将射频信号搬移到零中频，同时输出两路IQ信号，每路IQ信号中包含两个正交的零中频信号。
8.根据权利要求6所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述接收电路包括低噪声放大器、数字步进衰减器、第二级放大器和本地振荡器；所述本地振荡器包括两个信号输入来源，分别是压控晶振和外接时钟输入，所述压控晶振和所述外接时钟输入使用选择开关进行切换。
9.根据权利要求8所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述接收电路还包括可变增益放大器，其用于完成对射频信号功率的控制，使得射频信号满足幅度要求。
10.根据权利要求8所述的基于双处理器的超宽带芯片原型验证平台，其特征在于，所述接收电路还包括混频器，其用于在所述本地振荡器的控制下将射频信号搬移到零中频。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230124 |
|
| RJ01 | Rejection of invention patent application after publication |