TW494325B

TW494325B - Method and apparatus for SoC design validation

Info

Publication number: TW494325B
Application number: TW089122468A
Authority: TW
Inventors: Rochit Rajsuman; Hiroaki Yamoto
Original assignee: Advantest Corp
Priority date: 1999-10-28
Filing date: 2000-10-25
Publication date: 2002-07-11
Also published as: DE10053207A1; US6678645B1; JP4804620B2; KR20010067370A; KR100491461B1; JP2001189387A

Description

經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（1 ) 發明領域本發明有關於一個有許多功能核心的系統單晶片（ System-〇n-a-ChiP )的設計完整性的檢驗方法和設備，尤其是系統單晶片設計驗證所用的方法及設備，其中，針對後述項目來評估設計驗證；每個核心的目標功能（intended · funcUon )、每個核心的時序、核心間的介面及系統單晶片的整體系統運作。發明背景最近五年來，特殊應用積體電路的技術趨勢’已從晶片組的設計哲學轉移到以內嵌核心設計爲基礎的系統單晶片設計理念。這類系統晶片是建構在使用某些已設計好的模組，其內涵複雜的功能’這些不同功能的模組就是一般所稱的核心（也有些人稱其爲智慧財產，簡稱1 P )。這些核心設計通常以下兩種方式提供，一種被寫成高階描述語言（例如Verilog/HDL )，一般稱爲軟一核心（soft-core )，另一種被做成電晶體階層的電路佈局（如G D S I I )，一^般稱爲硬一核心（hard-core )。一個系統晶片的組成可以結合幾個軟核和幾個硬核以組成系統功能，例如微處理機、大記憶體陣列、影音控制器、數據機、網際網路調諧器、2維和3維的圖形控制器、數位訊號處理功能、等等....... 許多時候’這些核心可能所來自不同的公司，然後整合在一 g而成爲一個系統單晶片。要使用一個外來的核心本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） ,------------4^^--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（2 ) 時，這個核心的提供者會提供這個核心的netlist及這個核心的模擬測試平台。那麼，這個核心被整合到系統單晶片時，我們期望可以直接套用這個核心的測試平台，而不去對作它任何修改。在目前，設計是用高階描述語言（例如Verilog/VHDL )描述成多數區塊及次區塊，再用behavioral/gate_Ievel Veril〇g/VHDL模擬器予以模擬。這樣的模擬目的是要在電路被做成半導體前檢查電路功能上的問題。在系統單晶片設計過程中，設計的驗證是最重要且困難的項目之一，因爲，如果沒有完整的功能驗證，那麼設計上的錯誤不是沒有被發現就是沒完全除去。以現今的工具和方法’系統單晶片設計驗證幾乎是不可能的，因爲模擬的速度太慢且整個系統太龐大。驗證意味著要找出不合所期望的單元’對系統設計來說，驗證是指要檢查出與規格不符的地方。在系統設計過程中，當從一個設計抽象層轉換到另一設計抽象層’驗證就是要檢查這樣的過程是否正確。其主要目的是找出經過電路實現設計後，在現實的限制下，系統是否如所預期的正常工作。系統單晶片意味由多個內嵌核心組成的單一硬體元件。因此，系統單晶片在設計上的功能驗證包括各個核心的驗證、各核心間的連線的正確性驗證以及整個組合後的系統操作驗證。在目前，伴隨系統單晶片規格書的發展’發展各個所需的行爲模型，才有辦法做出系統的模擬和測試平台。系本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ --------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 _B7 五、發明說明（3 ) 統的驗證是基於階層式設計而完成的。首先，底層的方塊通常是核心階層，這一層的檢查是單獨驗證每個單元的正確性。然後是每個核心連接的界面是否正確，重點在界面的訊號和資料的正確。接下來是讓整個組合後的晶片來執行應用程式或是對等的測試平台，這涉及軟硬體齊驗證的觀念和方法（參考文件 M. Keating and P. Bricaud，‘Reuse methodology manual” ， Kluwer Academic Press， 1998; J. S tcunstrub and W. Wolf, ” Hardware-software co-design”， Kluwer Academic Press，1997 )。軟體只能在被執行的時候驗證，因而須進行軟硬體齊驗證。通常硬體的雛型也會做成特殊應用的積體電路（A S I C )或是用場效規劃閘陣列（F P G A )來驗證整個系統的運作。功能的驗證圖1中表不了現今在不同抽象層級的核心設計及在不同抽象層級所用的驗證的方式。從抽象度最高到最低，分別是行爲模式的硬體描述語言層2 1，暫存器傳輸層（ R T L ) 2 3，邏輯閘階層2 5及電路實體層。在方塊 2 8裏是各抽象層所使用的驗證方法。基本的驗證測試中包括了以下五種類型： (1 ) 一致性測試，要確保和規格的一致性。 (2 )邊界測試，要測試各式複雜的狀況和邊界條件，例如在所允許的電壓、溫度、步驟的最大和最小値。 (3 )隨機測試，藉此以尋找深沈或不易突顯的錯誤本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 A7 --- B7 五、發明說明（4 ) 〇 (4 )實際程式碼測試，以實際要執行的應用程式來測S式而在此時更正功能的錯誤展現。 (請先閱讀背面之注意事項再填寫本頁) (5 )回歸測試，設計有任何改變時，執行先前的一組合適的測試，以驗證所做的修改不影響原本正確的部.分。而每個更正過的錯誤都需要一些額外的測驗。測試平台的發展要依所用的核心和所要的系統單晶片的來做。舉例而言，一個處理器的測試平台必須依它的指令集執行測試程式，又如一個匯流排的控制器（例如 P C I核心）可用匯流排模型及匯流排監督器來提供刺激因子並檢查模擬的結果。在這種用行爲模式測試平台的模擬方式中的最大問題是模擬速度非常緩慢。經濟部智慧財產局員工消費合作社印製在產生各式測試的狀況後，要檢查所對應的輸出是否正確。目前，這樣的檢驗都是靠人力以看波形的方式來進行，但設計有所更動時，這樣使用人力檢查的方式是不可行的。另一種方式是執行實際的應用程式，也就是軟硬體齊模擬的方式，但以今天的電腦計算能力而言，是非常沒有效率。再進一步看這樣的測試平台，只涵蓋一小部分應用軟體和核心間的互動，也就是說只有少部分的功能可以被測試。界面測試在系統單晶片設計中，各核心間的連接界面測試是必的。通常，這類界面包括位址和資料之類的規則架構，不本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公Μ ) 494325 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) 管是核心對核心的連接或是晶片中共共用的匯流排。這類介面還有某種型式的控制機構及訊號，例如要求/同意（ request/grant )協議及匯流排控制訊號。這種規則的界面架構是由一組有限數量的訊號和資料組合而成。界面測試要列出每一個界面的所有可能的互動，因此它是不可能的，因爲不可能產生所有測試狀況。如此，進行有限的驗證。接下來是要檢查每個核心是否能正確的接收所有可能的資料。這個測試也是不可能完成的，因此，只進行整體而言不完全的驗證，因爲在每次互動中的全部不同資料値太大。時序驗證時序的驗證要比功能驗證更難上許多。目前最常使用的靜態的時序分析。靜態時序分析主要是計依核心在電路合成所使用的半導體製程技術對電路作分析，靜態時序分析對電路的效能評估太過悲觀，主要是因爲有些無效路徑沒被合理的過濾掉。移除無效路徑只能用人力去做，這是另一個導致錯誤的原因。邏輯閘階層的模擬對這類問題提供一個合理的核對方式，但是不夠完整，因爲這種模擬不論是在建立激勵條件或是模擬本身都非常耗時。另一方面，電路閘的模擬須考量製程和操作環境的最差情況，但因爲對工程師而言數量多且太複雜，所以通常不執行這一環本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） & ----»----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（6 ) 完整的系統單晶片設計驗J登系統單晶片設計驗證’其主要目的是要以產品最終使用者使用的方式來驗證整個系統。此方法需要所有核心的全功能模型和爲數合理的系統應用程式，若是一個新系統，則可能無應用程式可用。驗證中最主要的問題是模擬速度。舉例說，即使在暫存器傳輸階層，系統裡的一個處理器開機的模擬就要好幾個小時。要縮短模擬的時間有兩個方法：（a )用較抽象階層的方式去模擬，或（b )用雛型機或硬體仿真來加速。對更高階抽象模型而言，R T L模型被用在功能核心，行爲描述模型或是指令集模型被用於記憶體及處理器，匯流排模型及匯流排監視器被用於產生及檢查各區塊間溝通的訊號轉變。對系統單晶片（例如媒體處理器）而言，產生一些應用程式在模擬環境中在它上面執行。這樣的方式能做的很有限，只能檢查設計的動作與否，或是一些簡單的錯誤，目前，是透過匯流排監視器或是次序檢查器以人力的方式來診查界面上的溝通情形。然而，這樣的模擬速度是非常慢的，估計每秒只能模擬1 0個系統週期，這對要執行一個大小合理的應用程式而言，實在是太慢了。硬體和軟體一起模擬時，有個專用的名稱叫co-si m u 1 a t i ο η 。硬體可以做成 C 程式語言的一個功能模組，整個系統可以和要執行的應用程式整合成一個C語言程式來執行。然而，這不能當成設計的驗證，因爲這和實際設計有很大的不同，寧可說這是行爲功能的驗證或可行性的評本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .----B----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494325 A7 ___B7 五、發明說明（7 ) 估。整個系統驗證都需要硬體描述語言，因爲它表示硬體元件的實施。齊模擬需要一或多個H D L模擬器與 C / C + +程式的溝通（需要編譯程式、載入程式、連結程式及其他從電腦作業系統而來的程式）。因此，齊模擬的額外的問題是在不同模擬器之間的溝通。硬體雛型所有設計團隊都企圖在第一次將設計變成半導體時就達成全部功能，但超過5 0 %的系統在第一次做成半導體時失散。這歸咎於缺乏系統的驗證或系統單晶片的系統層級設計驗證。爲確保在第一次就成功，應該模擬愈來愈多的實際應用。當模擬時間變成不合理地長，現在唯一實際的解決之道是做半導體雛型來驗證，但缺點是太昂貴，另一取代方案是用F P GA/L P GA和仿真器。對較小的設計，一個F P G Α (場效規劃閘陣列）或 L P G A (雷射規劃閛陣列）就可將雛形做出來。然而， F P GA/L P GA在電路閘數目和速度上比不上 A S I C，它們只適合在較小的核心設計和區塊設計，不適用於系統單晶片。幾顆F P G A用電路板連接起來就可以合成一個系統單晶片，如果有個錯誤要修改，則須更動晶片的區域關係，那麼這幾顆F P G A的連線關係也要跟著改變，這意味要一片新的電路板，這樣的更動和修改是昂貴而耗時的。仿真器的技術人員提供一個替代方案，它提供了可程 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 _____^_ 五、發明說明（8 ) 式化的連線關係，可以改進電路板設計的問題，並且提供了大量的電路閘和支援使用特殊記憶體、處理器的功能。若設計的電路可以整個放到仿真器裡，則它的速度是比模擬的方式快，但和實際的半導體電路速度比起來還是非常慢。另外，若有大量的測試資料載入主控電腦，則會降低仿真器的功效。這個方法還有一個缺點，就是目前所有商用仿真器的售價都超過一百萬美元。設計太大時（有幾百萬電路閘時），只能用半導體將雛型做出來，一版電路可以用來偵察幾個錯誤，整個流程下來可能會有2 - 3版的電路進晶圓廠製造。這樣整個設計發展所付出的成本實在是非常的高。如前述，目前的所有方法在系統單晶片設計驗證上都無法兼顧速度和成本。因此，對半導體工對來說，在系統單晶片設計上實在需要一套能兼顧速度快和成本低的方法和設備。發明槪論因此，本發明的目的是提供系統單晶片設計驗證方法及設備，它能藉核心功能、核心間的連接及整體系統表現以進行。本發明的另一個目的是提供能在系統單晶片設計驗證上能兼顧速度和成本的方法和設備。本發明更進一步要提供一個設計驗證的機制以引導系統單晶^設計的全盤功能驗證。本發明讓使用者能更容易 ,----,-----------------訂---------線# (請先閱讀背面之注意事項再填寫本頁) 494325 A7 B7______ 五、發明說明（9 ) 的在系統單晶片中偵測和除錯。 (請先閱讀背面之注意事項再填寫本頁) 本發明是針對目前內嵌核心設計之系統單晶片在設計驗證上的困難提出一個新的解決方法和設備。發明者叫此發明爲設計驗證站，因爲它是用以驗證系統單晶片的全盤功能。本發明的系統架構效率高和成本低，且和上述的驗證系統所使用的基礎有所不同。 . 從一個觀點來看，本發明是以內嵌核心爲基礎的系統單晶片（在其中有多個功能核心被整合）設計驗證方法。本發明是對於整合各式不同功能核心爲基礎的系統單晶片作驗證的方法，其驗證的步驟如下：驗證要整合到晶片裡的每個核心，用每個核心的一個半導體I C及核心提供者所給的測試平台；驗證在核心、晶片匯流排及連接邏輯電路間的界面，用系統單晶片設計者發展的測試平台及連接邏輯電路的F P G A /仿真器；驗證核心到核心間的時序和系統時序關鍵路徑；用整體系統單晶片的模擬測試平台及應用程式執行來進行整體設計驗證。經濟部智慧財產局員工消費合作社印製從另一個角度來看本發明，這是一個系統單晶片設計驗證設備。本設備有一個主系統電腦、多數驗證單元、一個系統匯流排。主系統電腦當作人機介面並控制驗證設備的整體運作。測試單元從主系統電腦接收測試平台資料，並用測試平台資料產生測試樣板，以測試將被整合在系統單晶片中的功能核心。在本發明的設備裡，每一個驗證測試單元連接許多矽積體電路，這些元件由驗證測試單元輸入測試資料，其相對應的輸出資料再由各驗證測試單元及本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 42-- 經濟部智慧財產局員工消費合作社印製 494325 A7 ------ --__B7 五、發明說明（10 ) 主電腦來評估。在這些矽積體電路所含的功能和系統單晶片中的每一個核心所含的相同。圖式簡述圖1顯不在功能核心設計及設計驗證中的各抽象層及其所對應的驗證方法。圖2是流程圖，顯示本發明的系統單晶片I C的整體觀念及設計驗證程序。圖3是方塊圖，顯示本發明的設計驗證的整體觀念’ 包括本發明的設計驗證站與電子設計自動化（E D A )環境的關係。圖4A是方塊圖，顯示圖3的電子設計自動化環境中的系統單晶片。圖4 B是方塊圖，顯示圖3的設計驗證台的基本配置〇圖5是方塊圖，顯示本發明的設計驗證站的配置的一個更詳細的實施例，在此設計驗證站中有多個驗證單元。圖6是方塊圖，顯示圖5的驗證單元（V U )的配置例，其形式是事件測試器。圖7是方塊圖，顯示待測系統單晶片中用以評估接合邏輯的驗證單元架構的範例。圖8是方塊圖’顯不用以s平估待測系統單晶片中接合邏輯的驗證單元架構的另一範例。圖9是方塊圖，顯示本發明的設計驗證站，其支援高本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------^ AW (請先閱讀背面之注意事項再填寫本頁) 494325 A7 B7 五、發明說明（11 ) 階應用程式語言。圖1 0是方塊圖，顯示本發明的設計驗證站與一片附有待測功能核心的電路板間的另一種架構關係。圖1 1是方塊圖，顯示本發明的設計驗證站的另一例 ’其中，多數驗證單元是由主系統電腦直接控制。主要元件對照表 4 1 4 3 4 5 4 9 5〇 5 3 5 4 5 5 5 8 5 9 經濟部智慧財產局員工消費合作社印製 6 4 6 6 6 6 1 - 6 6 6 7 電子設計自動化環境系統單晶片設計資料檔案系統單晶片設計驗證站測試資料檔案測試平台資料檔案事件檔案事件測試器設計資料主系統中央處理器測試平台資料匯流排驗證單元 w 驗證單元中央處理器本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 44 ----.----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 A7 B7 五、發明說明（12 7 1 - 6 7 6 8 6 9 7 1 7 2 7 5 7 6 7 7 7 8 8 3 8 5 8 7 8 8 9 0 9 2 6 8 4 經濟部智慧財產局員工消費合作社印製 9 5 控制處理器矽積體電路 W 矽積體電路電子端點匯流排仿真器同步單元仲裁單元測試平台檔案測試平台資料寫入解碼器內部匯流排錯誤記憶體位址循序器事件記憶體解壓縮單元時間計數器及變量邏輯事件產生器事件記憶體發明詳述本發明係系統單晶片設計驗證的全部流程表示在圖2 。確認的方法是含有4個步驟的系統化程序，以驗證個別的核心與其間的連接（有關於晶片匯流排和接合邏輯），私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------IT---------^· (請先閱讀背面之注意事項再填寫本頁) -4^· 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（13) 驗證時序及驗證系統單晶片完整的系統效能。更明確的說’在步驟S 3 1中，驗證的程序首先以石夕積體電路和核心的測試平台來驗證每個單獨的核心。然後，在下一步S 3 2中’驗證核心間的連線，其包括晶片匯流排的功能及接合邏輯（使用F P GA / emulation )。在下一個步驟S 3 3中’確認的方法是用驗證核心中的時序 (以核心與核心間溝通的模擬測試平台）及系統單晶片階層的關鍵路徑。在最後一個步驟S 3 4中，全面性的系統單晶片設計驗證是以全功能的模擬測試平台和執行應用軟體來測試。用圖3所示的設備來實施本發明的方法，圖3闡明這個新系統與電子設計自動化環境間關係的全部觀念。圖3 左上部表示一電子設計自動化環境，在此，用電腦輔助設計工具來設計矽積體電路，例如系統單晶片4 3。圖3的右下部，在設計驗證站5 0實施本發明的設計驗證。設計驗證站執行的設計驗證是基於在待測的系統單晶片4 3的設計環境中產生的測試資料及設計資料，以及真實矽積體電路（載有將被整合在系統單晶片中的各核心）。在這例子中，系統單晶片4 3包括功能核心A、B和 C，在圖4 A有更詳細的架構介紹。在電子設計自動化環境4 1中設計系統單晶片4 3後，可以得到一個設計資料檔案4 5和一個設計測試檔案5 3。透過各種資料轉換後，設計資料檔案會被轉成用以指派各種半導體電路閘的實體層資料。根據此實體層的資料，經過矽積體電路製造過本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -1 〇- --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（14) 程’就可以得到一個實際的系統單晶片4 9。本發明裡的設計驗證站不直接測完整的系統單晶片，卻是測多數砂積體電路，這些矽積體電路代表系統單晶片4 3的分開的各別核心，例如核心A、B和C。在測試平台5 4用測試資料5 3 (從系統單晶片的設計階段而來）執行邏輯模擬，就可以得到一個資料檔案 5 5，例如Venlog/VCD格式，此檔案顯示每個單獨核心以及系統卓晶片的完整的輸入-輸出關係。稍後會解釋 V C D資料檔5 5是一種事件基礎格式。設計驗證站5 0 會將V C D檔案5 5轉換成事件檔案5 8。設計驗證站 5 0包括多個事件測試器5 9 (圖4 B中的驗證單元6 6 )，其將引導圖2所述的程序進行測試。一個設計驗證站5 0的基本的架構範顯示在圖4 B的方塊圖中，其作爲軟體/硬體的齊發展/驗證。設計驗證站50包括多數驗證單干（VU) 66χ— 66n，這些單元根據待測元件的接腳重新配置。驗證單元（V U ) 6 6 i 一 6 6 n被分配至矽積體電路6 8 ^ - 6 8 n，其承載將被整合符評估的系統單晶片中的對應的核心A - N的功能和電路架構。主系統中央處理器6 2控制驗證程序中的所有操作° 主系統中央處理器6 2和驗證單元（V U ) 6 6 i — 6 6 n 透過匯流排6 4連接。在開始驗證程序之前，先提供主系統中央處理器6 2設計資料6 1和測試平台資料6 3 (在核心A ^ N設計階段取得）。 _______----- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494325 A7 B7 五、發明說明（15) 更詳細的設計驗證站5 0如圖5所示，其中以多數設計驗證站D V S i - D V S 6爲例。此例顯示一個使用核心 A - E和接合邏輯一起進行設計驗證的系統單晶片。此例中，設計驗證站D V S i是被配置來測試匯流排主控制器核心（核心A )，設計驗證站D V S 2是被配置來測試處理器核心（core B )，設計驗證站D V S 3和D V S 4則是被配置來測試特殊功能核心（core C and D )，設計驗證站 D V S 5是被配置來測試記憶體核心（core E )。同樣的’ 設計驗證站D V S 6是被配置來測試系統單晶片中的接合邏輯。本發明中，上述標爲A - E的核心因設計驗證的目前被規劃到各別的砂積體電路6 8 1 - 6 8 5。如圖4 A和圖5所示，此系統包括一個以匯流排爲基礎的架構。系統匯流排6 4是一個工業界標準的匯流排，如V Μ E、V X I或P C I匯流排，可用來傳輸主系統中央處理器6 2到驗證單元（V U s ) 6 6 ! _ 6 6 5的每個接腳的資料。本系統的每個接腳都可由使用者自行配置，換言之，使用者可以根據核心A - E的矽積體電路6 8 ! -6 8 5的輸出/入對測試驗證單元分類測試接腳。矽積體電路6 8 ! — 6 8 5被焊在電子端點（pin electronics )，和元件承載板（在電子端點後的）6 9 i - 6 9 5上，再透過匯流排7 1互連。如圖5所示，每個接腳群（被指派的驗證單元）還包括一個控制用的中央處理器6 7，不但用以控制資料流程、給予亨個核心模擬資料、反應的比較、安排每個方塊/ ^- ----.----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16) 核心的工作，而且也用以監督每個核心和系統單晶片的狀態。這些控制處理器6 7 i - 6 7 6彼此互連，也透過系統匯流排和主系統中央處理器連接。在當成接合邏輯的設計驗證站DVS6中，是藉由同步單元7 5及仲裁單元7 6進行接合邏輯到系統中央處理器6 2和設計驗證站D V S i -D V S 6的控制處理器6 7 χ - 6 7 5間的資料傳輸。在驗證程序之前，系統中央處理器6 2安置各別的測試平台資料7 8並將測試平台資料分配給設計驗證站 D V S i — D V S n。主系統中央處理器6 2控制設計驗證的所有程序，包括使用者界面、各核心齊驗證的應用程式及多重分配控制給設計驗證單元。在每設計驗證站D V S 中，驗證單元（V U ) 6 6使和核心的矽積體電路6 6相同的測試樣板（從測試平台所產生）。每個驗證單元（ V U )都將配置成一個事件測試器，在後面對此作解釋。所有的事件（測試樣板）都透過圖5中的電子端點 6 9傳給D U T。電子端點6 9實體上把測試腳連接到所指定元件的矽積體電路6 8 ( D U T )的接腳連。基本而言，電子端點6 9包括與驗證單元（V U ) 6 6及待測矽積體電路6 8間的界面電路。舉例說，每界面電路由一或更多的驅動器和比較器（未表示於圖中）及一塊性能電路板（performance board )組成。驅動器是把測試樣板送給 D U T的輸入端，比較器則把D U T反應的輸出和期望値比較。性能電路板被用來機械連接待測D U T。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — II ί — — — — — — — ·1111111 ·11111111 I νί I I I ri (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（17 ) 獨立核心驗證本發明中，爲了驗證各別核心A - E ，採用個別核心的矽積體電路6 8^- 6 8s。這樣的矽積體電路6 8通常由核心提供者或其合作製造公司提供。整個系統重新配置成一個驗證單元對應一個核心，如圖4 A和圖5所示。爲了驗證，每個核心的測試平台與其輸出輸入資訊都載入主系統中央處理器6 2中。主系統中央處理器6 2重新配置系統接腳而使每個核心對應到一個驗證單元（V U ) 6 6並指派一個控制處理器6 7。値得被提出的是，爲強化系統效能，實現本觀念可用一個處理器對一個接腳的方式取代一個處理器對應個驗證單元（V U ) 6 6。這樣的實現方式，可以自然而直接加強系統的效果，如圖4 A和圖5，不在此贅述。根據核心的輸出入，配置驗證單元（V U ) 6 6的接腳數是2N，其値介於6 4 - 2 5 6。這些接腳基本上是事件測試器的通道，並允許驅動/比較的操作。如圖4 B和圖5所示，系統允許對些接腳重新配置並且對應到成各別的核心。如此，在本質上，這整個系統可以配置到多個驗證單元（V U ) 6 6裡頭，每個單元對應一個核心，如圖 5所示。如此一來，對每個單獨的核心，所指定的驗證單元爲其專屬的事件爲主驗證系統。事件爲主驗證系統已見於美國專利申請案No · 09/406，300 、、事件爲主 Semiconductor Test System 〃，稍後會簡單說明。核心的事件爲主模擬向量（作爲功能性和結構性檢查）不但本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 494325 A7 _B7__ 五、發明說明（18 ) 可用於該核心（矽積體電路6 8 ) ’且驗證單元（V U ) 6 6可以觀察其反應並拿它跟模擬資料比較。爲了核心的功能及時序驗證，主系統中央處理器6 2 把測試平台模擬資料傳遞到相關的驗證單元（V U ) 6 6 的控制處理器6 7。此資料是核心設計模擬的測試平台。它內含的訊號値和時序訊息以指認訊號値從0到1或從1 ’到0的時刻，也就是事件爲主的測試樣板。如此，就不須再作資料轉換，且本資料可直接用於核心矽積體電路6 8 〇因爲本資料爲設計模擬的資料，一個無暇疵的核心，如模擬所預期地運作。這種反應是由驗證單元（V U ) 6 6中的控制處理器6 7來觀察和比較。任何在模擬中出現的差錯都可由主系統中央處理器6 2分辨出來。這樣可以知道在任何驗證單元（V U ) 6 6上的核心矽積體電路中出現的任何缺陷。這步驟可以在系統單晶片階層驗證前確定每個驗證單元（V U ) 6 6上的矽積體電路都是沒有缺陷的核心。必須注意’與目前其他驗證系統相比，本發明讓使用者較可以容易地對核心的缺陷除錯。這是因爲本驗證環境和原本設計模擬的環境（E D A環境）相同，使用事件爲主的資料。驗證單元（事件測試器）如占述’本發明的驗證單元6 6是配置成事件測試器 -- ----.----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7_____ 五、發明說明（19 ) 。參考圖6 ，簡單的解釋事件測試器。再詳細的內容在本發明的受讓人擁有的美國專利申請案

No . 0 9/ 4 0 6，3 0 0 '、事件爲主 Semiconductor

Test System 〃。在事件測試器中，測試樣板是記錄訊號由 1到0或0到1變化時相對某一參考點的時間的參數。在傳統的事件爲主的測試資料，測試樣板是由每個週期的時序資料、波形資料和向量資料組合而成。既然目前設計自動化工具可以在執行邏輯模擬時產生事件爲主的測試資料，事件爲主的驗證系統也可以直接用這些模擬來測矽積體電路。在圖6的例子中，驗證單元（V U ) 6 6包括連接到匯流排6 4的寫入解碼器8 3、連接到接腳單元匯流排的控制處理器6 7、一個內部匯流排8 5、一個位址循序器 8 8、一個錯誤記憶體、一個事件記憶體9 0、一個解壓縮單元9 2、一個時序計數器及變量邏輯9 3及一個事件產生器9 4。驗證單元（VU) 6 6透過一個電子端點提供測試樣板給內含核心功能的矽積體電路6 8。驗證單元寫入解碼器8 3是來分辨每個驗證單元6 6 ，如此主系統中央處理器6 2就可以送出分類的位址到系統匯流排6 4的方式來配置驗證單元6 6。事件測試器中的內部匯流排是用以連接大部分的功能區塊如位址循序漸進器8 8、錯誤記憶體8 7、解壓單元9 2、時序計數器及變量邏輯9 3和事件產生器9 4。如上述，控制處理器6 7根據從主系統中央處理器本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） *---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 22 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（2ί)) 6 2來的測試平台資料提供指令給在驗證單元6 6中的其他方塊。錯誤記億體8 7根據位址循序器8 8產生的位址資訊來貯存測試結果’例如從比較器（沒有畫出）而來的核心矽積體電路6 8的錯誤資訊。這些於在錯誤記憶體 8 7的資訊用於核心和單晶片的錯誤分析位址循序器8 8產生位址給事件記憶體9 0。事件記憶體記錄每個事件的時序資訊。例如，事件記憶體9 0以兩種不同方式記錄事件資料，一是參考時脈週期的整數倍的時序資料，另一是時脈週期的部分的時序資料。存放在事件記憶體9 9的時序資料是用壓縮的方式來降低所需的記憶體容量。解壓縮單元9 2從事件記憶體 9 0收到一筆壓縮資料後解壓縮成時序資料，解壓縮的資料送到時序計數器和比例邏輯9 3。時序計數器和比例邏輯9 3可以從事件記憶體9 0中的時序資料產生現在的事件。全部的時序資料可由目前時序資料和前一筆時序資料加總而得。時序計數器和比例邏輯9 3還正比於比例參數而修改時序資料。時序資料的比例調整作業是用比例參數乘時序資料（時間差或絕對時間 )。事件產生器9 4依據從時序計數器和比例邏輯9 3而來的整體時序資料而產生實際時間的時序資料。事件產生益產生的事件訊號（測試樣板）則送往端點6 9。界面晶片內匯流排和接合玀輯的驗證系碑單晶片大部分是由已設計好的核心組成，然而核本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •----.----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（21 ) 心整合者會設計一些邏輯來執行一些非常特殊功能並連接各個不同的核心。這些邏輯通稱爲接合邏輯。在過去，接合邏輯是訂做設計的，然而，最近內嵌F P GA被提出用來實現這類邏輯。如上述，現今的技術，一個極度不完整的驗證是因這類邏輯。在所提出的方法，這類邏輯的驗證的完成是靠專屬的子系統成將接合邏輯當成是一個子系統，如被出在圖5的設計驗證站D V S 6用來接合邏輯的驗證。其基本方法如下 (1 )用連接各個矽積體電路6 8的匯流排7 1 ，如圖5所示，來塑造系統晶片的晶片匯流排。這是一個用來連接各種核心A - E的系統匯流排，其塑造晶片內匯流排的行爲模式。這把在系統單晶片階層（從一核心到另一核心）流的指令和資料對照到設計驗證站流的指令和資料（從一驗證單元到另一驗證單元）。由此，此匯流排記錄每個系統單晶片的晶片匯流排的要求/同意協定及個核心的界面的所有傳輸資料。 (2 )用一個F P G A來實現在某特定子系統的接合邏輯。另一取代方法是仿真在某特定子系統的接合邏輯。這兩種方法分別表示在圖7和圖8。圖7所示爲仿真器子系統。此方法中，可用市面上任一種仿真器部。圖7中，被載入仿真器7 2的可合成電路的接合邏輯R T L及在接合邏輯的測試平台檔案7 7中的測試平芦資料。採用商用仿真器的同步單元和仲裁單元以本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ϋ ϋ ϋ ϋ ϋ βϋ «^1 ^1 ^1 ϋ ϋ ·1_— ^1 n n βϋ 一« ϋ ϋ ·ϋ i ϋ I ϋ - S ί ϋ 1_1 tt (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（22 ) 連接其他驗證單元6 6 °控制處理器6 7執行與主系統中央處理器6 2間的同步和溝通工作。圖8顯示F P GA的方法。這個方法將接合邏輯實施於一 FPGA73 ，並把此一 FPGA73當成一個智慧財產或核心。若接合邏輯在系統單晶片是以內嵌的 FPGA來實施，則F PGA7 3是內嵌式FPGA的獨立複製品。此F P G A 7 3被視爲獨立的智慧財產’並被指派到特定的驗證單元。若以訂做設計把接合邏輯實施在系統單晶片中’則接合邏輯的RTL被實施於獨立FPGA (用於特定驗證單元）。在這個情況下，大部分的情形F P G A的速度會比系統單晶片中訂做的接合邏輯慢。因此，此特定單元需要一個額外的同步單元7 5和匯流排仲裁單元7 6。除緩慢的操作速度外，此驗證單元和其他驗證單元是一樣的’其操作也類似其他驗證單元。時序的驗證一旦各別核心、界面和接合邏輯的功能被驗證過’在系統單晶片階層的關鍵性路徑檢查時序驗證。値得一提的是，完成圖2的步驟3 1和3 2後，系統單晶片所有各別的部分都可在本發明的設計驗證站得到。每個核心的功能和驗證過接合邏輯時序的各別核心也已經被驗證。因此’ 可在此完整的系統，執行系統單晶片的模擬測試平台和全部應用程式，發生任何錯誤時，即可斷定錯誤存在於核心本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） „ --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（23) 的整合。在本發明的方法中’執行少單晶片階層模擬向量（測試平台）’以驗證核心到核心間時序的正確及系統單晶片階層的關鍵路徑時序的正確。爲此目的，系統單晶片階層的模擬測試平台被載入主處理器。在系統單晶片設計期..間 ’這類模擬測試平台是被發展來操練設計時序關鍵路徑。這些測試平台以資料事件格式存在，在目前的技術，通常可用的是從Verilog/VHDL模擬器而來的VCD ( Value Change dump )格式。 '測試資料中的向量操練系統單晶片中連接系統單晶片的不同部分的各種時序關鍵路徑。如所述，本發明的設計驗證站有系統單晶片的所有組件，吾人期望時.序驗證能執行並與模擬產生相同的結果。從模擬結果而來的任何偏差都視爲錯誤’在本發明的事件爲主環境進行除錯是容易的，此環境相當於設計模擬的環境。系統單晶片的驗證或全盤件的設計驗證爲使系統單晶片像一個系統般進行完整的功能驗證，設計模擬時發展的系統單晶片階層的功能向量在設計驗證站上被執行。這些向量以事件格式存在。很多時候，這些向量是執行系統單晶片設計的應用軟體（Vedlog/VHDL RTL model or behavioral model )產生。這些向量在同時或不同的時間操練系統單晶片的各個部分，所以系統單晶片的整體行爲是由這些反應組合決定。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^----------------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 B7 五、發明說明（24) 當應用程式是採較高階的程式語言，如C/C + +或是二進制的格式，就需要一個A P I (應用程式界面）和一個P L I (程式語言界面）’把這些程式載入主系統中央處理器6 2，來和外部的程式進行溝通，如圖9所示。要達成這個目的，主系統中央處理器6 2有一個帶多重匯流排協定的多重配發控制（如圖5和9中的mulU-BP 所示）。它在應用任務（軟體應用程式）上執行'' fork 〃操作，將其分成數個子任務，並予以排程及分配到各別核心對應的驗證單元6 6。必須說明，在應用軟體上執行此 '' fork 〃操作，此應用軟體以高階語言寫成，例如 Verilog/VHDL或甚至C / C + +。如此，系統編譯器可在應用任務上執行fork 〃，在多個驗證單元6 6組成的分散式計算環境中執行。在此'' fork 〃操作後，這些 ''次任務〃經由系統匯流排6 4被分散到各別的驗證單元6 6。控制處理器6 7、仲裁單元7 6和同步單元7 5容許溝通和無誤的資料傳遞，從主系統中央處理器6 2到驗證單元6 6的控制處理器 6 7。這個由控制處理器6 7、仲裁單元7 6和同步單元 7 5構成的架構被示於圖9。基於次任務的分配，控制處理器6 7把事件爲主向量供給各別核心並從那裏收集反應。再次，用匯流排控制處理器、匯流排仲裁單元及同步單元，以傳遞無誤的資料。主系統中央處理器6 2執行聯結動作，以合倂各種反應，並組成系統單晶片層的反應。此反應和模擬反應比較，以本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 494325 A7 __ B7 五、發明說明（25) 決定系統單晶片是否正確運作。若這是應用程式的執行’ 則反應就是應用程式的期望結果。以視訊應用爲例’其輸出就是顯示一格一格的畫面。任何與模擬資料或期望的應用軟體輸出的不符，由控制處理器分辨出來，且設計工程師可以輕易的除錯，因爲此環境是事件爲主和原本的設計環境的相同。電路板的配看本發明的設計驗證站需要一塊電路板，藉此連接矽積體電路核心6 8和接合邏輯F P G A。在圖5 - 9的例子，提供一個元件承載板或電路板6 9給一個核心。圖1 〇的方塊圖所示爲此電路板的另一種架構範例。在此例’電路板9 0包括所有的待測核心和接合電路。連接器9 5被設在驗證單元6 6和核心6 8之間而予以連接。電路板9 0和傳統習慣的測試機很相似，是一塊多層印刷電路板。電路板9 0和測試機之間主要的差異是測試機只搭載一種D U T，本發明設計驗證站中的電路板9 0 卻搭載所有核心和接合邏輯F P G A的矽積體電路6 8 ° 圖1 1表示本發明的設計驗證站的另一例’其中多數的驗證單元是直接由主電腦所控制。在此例中’不像之前的幾個例子，設計驗證站不包括控制處理器’却由主系統電腦6 2透過匯流排6 4直接控制。如此’所有的任務（例如同步、核心的反應評估、時序的評估和完整的系統單晶片評估）都由主系統電腦6 2完成。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ,----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 494325 A7 ____ B7 _ 五、發明說明（26 ) 雖然只有較佳實施例特別在此被提出和說明，可發覺本發明可能依上述所教及於後面所訴求的範圍內有許多的修改和變異’並不違反本發明的精神和觀點。 --------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 0^

Claims

494325 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍 1 · 一種內嵌核心組成的系統單晶片之設計驗證方法，多數功能核心被整合在系統單晶片中’此方法包括以下步驟：驗證將整合到系統單晶片的個別核心’此步驟是用核心提供者所提供的每個核心的矽積體電路及模擬測試平台驗證在這些核心、晶片匯流排、接合邏輯之間的界面，此步驟是用系統整合工程師發展的模擬測試平台及接合邏輯的F P GA/仿真器；驗證核心到核心的時序及系統單晶片階層的關鍵路徑 ;及執行整體的設計驗證，此步驟用整體系統單晶片的模擬測試平台和執行應用程式。 2 ·如申請專利範圍第1項所述之設計驗證方法，其中，這些驗證步驟在指派多數驗證單元到各核心的矽積體電路後進行。 3 ·如申請專利範圍第1項所述之設計驗證方法，其中，這些驗證步驟在指派多數驗證單元到各核心的矽積體電路後進行，其中，驗證單元的測試接腳的配置是參考待測矽積體電路的輸入輸出接腳。 4 ·如申請專利範圍第1項所述之設計驗證方法，其中’這些驗證步驟在指派多數驗證單元到各核心的矽積體電路後進行，其中，驗證單元配置爲事件測試器以產生測試樣板」其測試樣板是事件爲主的資料，其描述資料變化本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

494325 經濟部智慧財4局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍的値和變化的時序。 5 .如申請專利範圍第4項所述之設計驗證方法’其中，各核心所用的測試平台資料是事件爲主的格式’透過驗證單元中事件測試機，可以容易對系統單晶片中核心的錯誤進行除錯。 6 . —種內嵌核心組成的系統單晶片之設計驗證方法，多數功能核心被整合在系統單晶片中，此方法包括以下步驟：產生多數矽積體電路，其電路架構與對系統單晶片欲整合的核心相同；提供多數驗證單元，並指定每一驗證單元給核心之每一矽積體電路；用互連匯流排連接諸核心，該互連匯流排模造一被設計在系統單晶片中之一晶片型匯流排，用以連結於各核心間；驗證整合到系統單晶片的諸核心，藉由對矽積體電路施以測試樣板，並監督矽積體電路反應的輸出；其中，測試樣板是直接由核心提供者的模擬測試平台資料所產生。 7 ·如申請專利範圍第6項所述之設計驗證方法，還包括核心與接合邏輯間的界面的驗證步驟，其中，以仿真器來§平估核心與接合邏輯間的界面。 8 ·如申請專利範圍第6項所述之設計驗證方法，還包括核與接合邏輯間的界面的驗證步驟，其中，使用場本紙張尺度適用V國國家標準（CNS ) A4規格（210X297公釐)~" (請先閱讀背面之注意事項再填寫本頁}

經濟部智慧財4局員工消費合作社印製 494325 Λ8 B8 C8 D8 六、申請專利範圍效閘陣列（F P G A )來實現界面的功能和接合邏輯。 9 ·如申請專利範圍第6項所述之設計驗證方法，還包括核心間的時序驗證及系統單晶片階層關鍵路徑的驗證，其藉由提供依系統單晶片層測試平台資料產生的激勵給各別核心的矽積體電路。 1 0 ·如申請專利範圍第6項所述之設計驗證方法，還包括一步驟：執行完整系統的驗證，藉由用完整的測試平台及執行應用程式來驗證。 1 1 ·如申請專利範圍第6項所述之設計驗證方法，其中，驗證步驟是在將各別核心的矽積體電路指定到驗證單元後實施。 1 2 ·如申請專利範圍第6項所述之設計驗證方法，其中，驗證步驟是在將各別核心的矽積體電路指定到驗證單元後實施，其中，每個驗證單元被配置成事件爲主測試器，其產生的測試樣板是根據事件資料而得，用値變化和其時序描述測試樣板。 1 3 ·如申請專利範圍第1 2項所述之設計驗證方法，其中，各核心的模擬測試平台以事件爲主格式存在，因此藉驗證單元使系統單晶片的核心錯誤除錯容易進行，此驗證單元爲事件爲主測試器。 1 4 ·如申請專利範圍第6項所述之設計驗證方法，其中，驗證步驟是在將各別核心的矽積體電路指定到驗證單元後實施，其中，驗證單元的測試接腳的配置是參考待測矽積f電路的輸入輸出接腳。本^紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）~~ (請先閱讀背而之注意事項再填寫本頁)

494325 Αδ Β8 C8 _ * D8___ 六、申請專利範圍 1 5 · —種內嵌核心的系統單晶片之設計驗證設備系統單晶片中整合有多數功能核心，該設計驗證設備包括：一台主系統電腦，用以連接使用者及控制設計驗證設備的所有操作；多數驗證單元，從主電腦接收測試平台資料，並以此測試平台資料產生測試樣板，用來測試將整合到系統單晶片的功能核心，其中，每一驗證單元均包括一控制電腦，用以接收主系統電腦來的測試平台資料；一個系統匯流排，用以連接主系統電腦和各驗證單元其中，多數矽積體電路被連接到驗證單元，以接收由驗證單元來的測試樣板並產生反應輸出，供驗證單元和主系統電腦評估，其中，矽積體電路搭載的內部架構和整合到系統單晶片中的功能核心是相同的。 1 6 .如申請專利範圍第1 5項所述之設計驗證設備，其中，每個驗證單元中的控制電腦根據從主電腦來的測試資料產生測試樣板給位於驗證單元的矽積體電路，並評估矽積體電路的反應輸出。 1 7 .如申請專利範圍第1 5項所述之設計驗證設備，其中，每一個驗證單元被指定一個矽積體電路。 1 8 如申請專利範圍第1 5項所述之設計驗證設備，其中，每一個驗證單元被指定一個矽積體電路，其中，驗證單元的測試接腳是參考待測試矽積體電路的輸入輸出接腳來配置。本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） (請先閱讀背而之注意事項再填寫本頁) 、1T 線經濟部智慧財4.局員工消費合作社印製 -33- 494325 A8 B8 C8 D8 六、申請專利範圍 1 9 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，每一個驗證單元有一群的測試接腳，驗證單元的 (請先閱讀背而之注意事項再填寫本頁) 接腳配置根據待測的矽積體電路自由地作改變° 2 0 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，每一個驗證單元有一群的測試接腳，驗證單元的接腳配置根據待測的矽積體電路自由地作改變，其中，群的大小由主系統電腦依據指定到驗證單元的矽積體電路的輸入輸出接腳來決定。 2 1 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，每一個驗證單元透過系統匯流排接收從主電腦來的測試資料，然後產生測試樣板給矽積體電路’其中’控制電腦被提供測給試樣板的每個測試接腳。 2 2 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，驗證單元評估被指定的矽積體電路，以驗證對應的功能核心，且驗證單元透過用仿真器模擬界面和接合邏輯而進一步評估將整合到系統單晶片的核心和接合邏輯間的界面。經濟部智慧財4局員工消費合作社印製 2 3 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，驗證單元評估被被指定的矽積體電路，以驗證對應的功能核心，且驗證單、元透過用場效閘陣列實施界面和接合邏輯的功能而進一步評估將整合到系統單晶片的核心和接合邏輯間的界面。 2 4 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，主系統電腦和驗證單元驗證核心到核心的時序和 -34- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇x 297公釐） 494325 A8 B8 C8 D8 六、申請專利範圍系統單晶片階層的關鍵路徑，其藉由提供依系統單晶片層測試平台資料產生的激勵給代表各別核心的矽積體電路。 2 5 ·如申請專利範圍第1 5項所述之設計驗證設備 ’其中’主電腦和各驗證單元檢查整體的設計驗證時’是以模擬測試平台及執行應用程式的方式進行。 2 6 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，主電腦和各驗證單元檢查整體的設計驗證時，是以模擬測試平台及執行應用程式的方式進行，其中，主系統電腦將應用程式分割成多個小的工作並分配到驗證單元，其將運算分割成多個次任務並將其以分配的方式指派到多數驗證單元。 2 7 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，主電腦和各驗證單元檢查整體的設計驗證時，是以模擬測試平台及執行應用程式的方式進行，其中，主系統電腦將應用程式分割成多個小的工作並分配到驗證單元，其將運算分割成多個次任務並將其以分配的方式指派到多數驗證單元，其中，主電腦把驗證單元來的矽積體電路的反應組合成單晶片系統的反應，藉以決定任何錯誤/失敗。 2 8 .如申請專利範、圍第1 5項所述之設計驗證設備，還包括一片電路板在每個驗證單元中，電路板搭載對應的矽積體電路。 2 9 .如申請專利範圍第1 5項所述之設計驗證設備，還包括一片電路板，搭載所有的待測的矽積體電路和接本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背而之注意事項再填寫本頁) 言經濟部智慧財4局員工消費合作社印製 -35- 494325 A8 B8 C8 D8 六、申請專利範圍合邏輯。 3 0 ·如申請專利範圍第1 5項所述之設計驗證設備 (請先閱讀背面之注意事項再填寫本頁) ，其中，每一個驗證單元是配置成一個事件爲主測試器，其產生的測試樣板是描述資料値變化和變化時序。 3 1 ·如申請專利範圍第3 0項所述之設計驗證設備，其中，各核心的測試平台以事件爲主格式存在，藉此.，有助於用驗證單元（是事件爲主測試器）對系統單晶片除錯。 3 2 ·如申請專利範圍第1 5項所述之設計驗證設備，其中，每個測試單元被配置成事件爲主測試器，包括：一個貯存時序資料的事件記憶體，記錄參考時間週期整數倍，和參考時間週期的分數，此時間資料是目前事件和預定參考點間的時間差距；一個位址循序器，產生用以存取事件記憶體之位址資料；一個事件計數邏輯，用來產生事件起始訊號’其爲乘以資料的整數部分之參考時間週期所延遲；經濟部智慧財4局員工消費合作社印製一個事件產生單元，以產生每個事件，其根據自事件計數邏輯之事件起始訊號和資料的分數部分，來規劃測試樣板；及，一個驗證單元寫入解碼器，用以偵測驗證單元的位址，以指定驗證單元到矽積體電路的接腳。 3 3 · —種內嵌核心的系統單晶片之設計驗證設備’ 該系統晶片予以整合以多數功能核心，該設計驗證設備包 -36 - 本紙張尺度適用中國國家標準（CNS > A4規格（210X29?公釐） 494325 A8 B8 C8 D8 六、申請專利範圍括：一台主電腦，做爲至使用者之介面並控制所有的驗證設備和操作；多數驗證單元，用以接收從主電腦傳送來的測試平台資料並使用該資料以產生測試樣板，用以測試予以整合入系統單晶片中的多數功能核心；一系統匯流排，用以連接主電腦和多數驗證單元；其中，多數矽積體電路連到驗證單元，從驗證單元接收測試樣板，並產生反應輸出，給驗證單元及主電腦評估其結果，其中，矽積體電路搭載的內部架構和系統單晶片欲整合的功能核心相同；及其中，主系統電腦執行產生供應矽積體電路的測試樣板的所有的任務，評估矽積體電路反應輸出，進行系統單晶片的時序和界面的評估，及完整的系統單晶片設計驗證 (請先閱讀背而之注意事項再填寫本頁) 、1Τ 線經濟部智慧財是局員工消費合作社印製 •37- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）