CN100507588C - 一种JTAG Bridge的接口时序设计方法及其实现装置 - Google Patents

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Abstract

本发明是一种JTAG Bridge的接口时序设计方法及其实现装置，该接口时序设计方法包括：(1)当JTAG Bridge被eTBC选中时，设置TCK_L信号的输出与TCK_B信号反相；(2)当JTAG Bridge的LSP进入UNPARK状态时，设置TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出；(3)当JTAG Bridge的LSP进入PARK状态时，设置TMS_L信号保持常1或者常0状态。该接口时序设计方法的实现装置包括：反相器，其位于JTAG Bridge中传输TCK_B信号与TCK_L信号的电路中，使TCK_L信号的输出与TCK_B信号反相；D触发器，其位于JTAG Bridge中传输TMS_B信号与TMS_L信号的电路中，使TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出。本发明的设计方法简单，成本低；实施本发明，能够使系统级JTAG总线的稳定性得到有效保证。

Description

一种JTAG Bridge的接口时序设计方法及其实现装置
技术领域
本发明涉及电路板的测试领域，尤其是涉及一种JTAG Bridge的接口时序设计方法及其实现装置。
背景技术
JTAG(Joint Test Action Group，联合测试行动小组)制定了IEEE1149.1协议，其物理上被称为JTAG总线，包含了TCK、TMS、TDI、TDO、/TRST等信号。其中，TCK信号是测试时钟信号；TMS信号是测试模式选择信号；TDI信号是测试数据输入信号；TDO信号是测试数据输出信号；/TRST信号测试复位信号。
各个信号之间的时序关系由IEEE1149.1协议所规定，其中最重要有：在TCK信号下降沿的时刻，允许TMS、TDI、TDO信号上的数据变化；在TCK信号上升沿的时刻，TMS、TDI、TDO信号上的数据将保持不变，以便于用TCK信号的上升沿对TMS、TDI、TDO信号进行采样。
系统级JTAG总线是建立在成熟的单板级JTAG总线基础上的，是对单板级JTAG总线应用范围和功能的补充和延伸。
图1是系统级JTAG总线示意图，如图1所示，在整个系统级JTAG总线中，必须要有一个(或多个)单板上放置JTAG eTBC(嵌入式测试控制器)作为主控模块，还要有一个(或多个)单板上放置JTAG Bridge(桥片)作为从模块，系统中所有单板的JTAG总线通过背板JTAG总线连接起来。
图2是系统级JTAG总线结构框图，如图2所示，在系统级JTAG总线中除了包含每个单板内的TCK_Ln、TMS_Ln、TDI_Ln、TDO_Ln、/TRST_Ln等信号(如图中标示)，还包含背板上的TCK_B、TMS_B、TDI_B、TDO_B、/TRST_B等信号(如图中标示)，同时还必须包含两个重要的部件：JTAGeTBC和JTAG Bridge(如图中标示)。且上述的各个JTAG信号之间的时序关系仍然满足IEEE1149.1协议要求。
对于系统级JTAG总线中重要的JTAG Bridge部件，其外围接口如图3所示，观察发现，JTAG信号被分为两组，一组是和JTAG eTBC接口的主JTAG信号(用_B后缀表示)，另一组是和单板上BS(边界扫描)器件接口的本地JTAG信号(用_Ln后缀表示)。
为了能够实现系统级JTAG总线的板间互连测试，JTAG Bridge必须具备UNPARK/PARK(运行/暂停)功能，具体如下：
当JTAG Bridge的LSP(本地扫描断开)进入UNPARK(运行)状态时，单板上BS器件的JTAG状态机必须和Bridge的JTAG状态机保持一致，也就是说：TMS_L信号必须跟随TMS_B信号变化而变化，一般称为“TMS_L和TMS_B进行挂接”；
当JTAG Bridge的LSP进入PARK(暂停)状态时，单板上BS器件的JTAG状态机必须和Bridge的JTAG状态机脱离，保持在一个稳态，也就是说：TMS_L信号必须保持常1或者常0，一般称为“TMS_L和TMS_B进行断开”。
为了能够实现JTAG Bridge的UNPARK/PARK功能，必须对Bridge的主JTAG信号和本地JTAG信号等接口进行时序设计。
现有技术中，JTAG Bridge的接口时序设计方法如下：
1、当JTAG Bridge被eTBC选中，即JTAG Bridge工作时，其TCK_L信号的输出与TCK_B信号同相；
2、当JTAG Bridge的LSP进入UNPARK状态时，其TMS_L信号＝TMS_B信号；
3、当JTAG Bridge的LSP进入PARK状态时，其TMS_L信号＝1 or 0。
现有技术的缺点是：
JTAG Bridge的LSP的UNPARK/PARK状态转换时刻，是发生在TCK_B信号的上升沿，也就是TCK_L信号的上升沿，这时，TMS_L信号和TMS_B信号将根据需要进行挂接/断开。
因此，在TCK_L信号的上升沿，TMS_L信号在和TMS_B信号进行挂接/断开的时刻，TMS_L信号上的数据将可能发生变化，于是这违反了上述由IEEE1149.1协议所规定的各个信号之间的时序关系。这种违反IEEE1149.1协议规定的操作，将有可能在JTAG Bridge的LSP的UNPARK/PARK状态转换时刻，造成单板上BS器件的JTAG状态机的状态被误转移到未知状态，从而无法保证系统级JTAG总线的稳定性。
发明内容
针对以上现有技术的不足，本发明的目的在于，提供一种接口时序设计方法及其实现装置，能够使JTAG Bridge的TMS_L信号上的数据变化总是发生在TCK_L信号的下降沿，而在TCK_L信号上升沿的时刻，TMS_L信号上的数据将保持不变。
为实现本目的，本发明提供了一种JTAG Bridge的接口时序设计方法，包括：
(1)当JTAG Bridge被eTBC选中时，设置TCK_L信号的输出与TCK_B信号反相；
(2)当JTAG Bridge的LSP进入UNPARK状态时，设置TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出；
(3)当JTAG Bri dge的LSP进入PARK状态时，设置TMS_L信号保持常1或者常0状态。
(1)所述的设置TCK_L信号的输出与TCK_B信号反相是通过在JTAGBridge的TCK_B信号与TCK_L信号的电路中，增加一个反相器实现的。
(2)所述的设置TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出是通过在JTAG Bridge的TMS_B信号与TMS_L信号的电路中，增加一个D触发器，并用TCK_B信号对TMS_B信号进行锁存输出实现的。
一种JTAG Bridge的接口时序设计方法的实现装置，应用于JTAGBridge的主JTAG信号和本地JTAG信号之间的电路中，增加：
反相器，其位于JTAG Bridge中传输TCK_B信号与TCK_L信号的电路中，使TCK_L信号的输出与TCK_B信号反相；
D触发器，其位于JTAG Bridge中传输TMS_B信号与TMS_L信号的电路中，使TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出。
本发明带来的有益效果：
本发明的设计方法简单，成本低：
本发明不需要用额外的时钟、计数器、分频器等软硬件资源，直接采用一个反相器和一个D触发器对JTAG Bridge的接口时序重新设计，设计方法简单，成本低。
系统级JTAG总线的稳定性得到有效保证：
本发明使JTAG Bridge的TMS_L信号上的数据变化总是发生在TCK_L信号的下降沿，而在TCK_L信号上升沿的时刻，TMS_L信号上的数据将保持不变。
本发明满足了由IEEE1149.1协议所规定的各个信号之间的时序关系，在JTAG Bridge的LSP的UNPARK/PARK状态转换时刻，保证单板上BS器件的JTAG状态机的状态被正确的转移到预知状态，从而保证了系统级JTAG总线的稳定性。
附图说明
图1是系统级JTAG总线示意图；
图2是系统级JTAG总线结构框图；
图3是JTAG Bridge外围接口示意图；
图4是本发明的TCK_L信号和TCK_B信号接口时序的实现图；
图5是本发明的TMS_L信号、TMS_B信号和TCK_B信号接口时序的实现图；
图6是实施本发明的JTAG Bridge的外围接口信号时序图一；
图7是实施本发明的JTAG Bridge的外围接口信号时序图二。
具体实施方式
为实现本发明的目的，使JTAG Bridge的TMS_L信号上的数据变化总是发生在TCK_L信号的下降沿，而在TCK_L信号上升沿的时刻，TMS_L信号上的数据保持不变。本发明中，JTAG Bridge的接口时序设计方法如下：
1、当JTAG Bridge被eTBC选中，即JTAG Bridge工作时，设置TCK_L信号的输出与TCK_B信号反相；
2、当JTAG Bridge的LSP进入UNPARK状态时，设置TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出；
3、当JTAG Bridge的LSP进入PARK状态时，设置TMS_L信号保持1or0状态。
下面结合附图，针对上述JTAG Bridge接口时序设计方法，其实现装置及所在电路如下所述：
A、为实现当JTAG Bridge被eTBC选中时，设置TCK_L信号的输出与TCK_B信号反相，在JTAG Bridge的TCK_B信号与TCK_L信号的电路中，即各个单板的JTAG Bridge中传输TCK_B信号与TCK_L信号的电路中，增加一个反相器，如图4所示，TCK_B信号经过反相器输出，通过多路复用器，输出TCK_L信号，则此时TCK_L信号与TCK_B信号反相。
其中，反相器是一种门电路，其输出信号的波形总是与输入信号的波形相位相反。
B、为实现当JTAG Bridge的LSP进入UNPARK状态时，设置TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出，在JTAG Bridge的TMS_B信号与TMS_L信号的电路中，即集成于各个单板的JTAG Bridge中传输TMS_B信号与TMS_L信号的电路中，增加一个D触发器，并用TCK_B信号对TMS_B信号进行锁存输出，如图5所示，TMS_B信号通过D触发器输出，用TCK_B信号对其进行锁存处理，处理后的信号通过多路复用器，输出TMS_L信号。
C、实现上述A、B，即可实现当JTAG Bridge的LSP进入PARK状态时，其TMS_L信号保持1 or 0状态。
下面结合具体实施例对本发明做进一步说明：
图6是实施本发明的JTAG Bridge的外围接口信号时序图一，如图6所示：
假设TCK_B信号的时序图如图中上部所示，当JTAG Bridge被eTBC选中时，TCK_L信号与TCK_B信号反相，其时序图如图中下部所示。
图7是实施本发明的JTAG Bridge的外围接口信号时序图二，如图7所示：
TCK_B信号的时序图如图中上部所示，当JTAG Bridge的LSP进入UNPARK状态时，TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出，此时TMS_B信号和TMS_L信号的时序图如图中下部所示。
本发明中，由于TCK_L信号的输出与TCK_B信号反相，所有TCK_B信号的上升沿，就是TCK_L信号的下降沿；TCK_B信号的下降沿也就是TCK_L信号的上升沿。
当在TCK_B信号的上升沿(TCK_L信号的下降沿)，JTAG Bridge的LSP的UNPARK/PARK状态转换时刻，TMS_L信号上的数据可以发生变化；而在TCK_B信号的下降沿(TCK_L信号的上升沿)，TMS_L信号上的数据保持不变，为常1或者常0。
本发明带来的有益效果：
本发明的设计方法简单，成本低：
本发明不需要用额外的时钟、计数器、分频器等软硬件资源，直接采用一个反相器和一个D触发器对JTAG Bridge的接口时序重新设计，设计方法简单，成本低。
系统级JTAG总线的稳定性得到有效保证：
本发明使JTAG Bridge的TMS_L信号上的数据变化总是发生在TCK_L信号的下降沿，而在TCK_L信号上升沿的时刻，TMS_L信号上的数据将保持不变。
本发明满足了由IEEE1149.1协议所规定的各个信号之间的时序关系，在JTAG Bridge的LSP的UNPARK/PARK状态转换时刻，保证单板上BS器件的JTAG状态机的状态被正确的转移到预知状态，从而保证了系统级JTAG总线的稳定性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (4)

1.一种联合测试行动小组桥片JTAG Bridge的接口时序设计方法，其特征在于：包括：
(1)当JTAG Bridge被嵌入式测试控制器eTBC选中时，设置本地JTAG信号的测试时钟TCK_L信号的输出与主JTAG信号的测试时钟TCK_B信号反相；
(2)当JTAG Bridge的本地扫描断开LSP进入运行UNPARK状态时，设置本地JTAG信号的测试模式选择TMS_L信号比主JTAG信号的测试模式选择TMS_B信号延迟半个TCK_B时钟周期输出；
(3)当JTAG Bridge的LSP进入暂停PARK状态时，设置TMS_L信号保持常1或者常0状态。
2.如权利要求1所述的接口时序设计方法，其特征在于：(1)所述的设置TCK_L信号的输出与TCK_B信号反相是通过在JTAG Bridge的TCK_B信号与TCK_L信号的电路中，增加一个反相器实现的。
3.如权利要求1所述的接口时序设计方法，其特征在于：(2)所述的设置TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出是通过在JTAG Bridge的TMS_B信号与TMS_L信号的电路中，增加一个D触发器，并用TCK_B信号对TMS_B信号进行锁存输出实现的。
4.一种JTAG Bridge的接口时序设计方法的实现装置，应用于JTAGBridge的主JTAG信号和本地JTAG信号之间的电路中，其特征在于：增加：
反相器，其位于JTAG Bridge中传输TCK_B信号与TCK_L信号的电路中，使TCK_L信号的输出与TCK_B信号反相；
D触发器，其位于JTAG Bridge中传输TMS_B信号与TMS_L信号的电路中，使TMS_L信号比TMS_B信号延迟半个TCK_B时钟周期输出。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004046741A1 (en) * 2002-11-21 2004-06-03 Patria Advanced Solutions Oy Jtag testing arrangement
CN1529414A (zh) * 2003-10-09 2004-09-15 智慧第一公司 集成电路时序调试装置及方法
US6834356B1 (en) * 2000-02-15 2004-12-21 International Business Machines Corporation Functional clock generation controlled by JTAG extensions
US6886121B2 (en) * 2000-01-18 2005-04-26 Cadence Design Systems, Inc. Hierarchical test circuit structure for chips with multiple circuit blocks
US20050102575A1 (en) * 2003-11-05 2005-05-12 Larson Lee A. Apparatus and method for using variable end state delay to optimize JTAG transactions
EP1544630A1 (en) * 2003-12-17 2005-06-22 STMicroelectronics Limited TAP time division multiplexing
US20050166109A1 (en) * 2003-12-30 2005-07-28 Stmicroelectronics Pvt. Ltd. Enhanced JTAG interface
US20050218920A1 (en) * 2004-03-15 2005-10-06 Swoboda Gary L Apparatus and method for providing system and test clock signals to an integrated circuit on a single pin
US20050242835A1 (en) * 2004-04-30 2005-11-03 Xilinx, Inc. Reconfiguration port for dynamic reconfiguration-controller
US7039839B2 (en) * 2002-12-23 2006-05-02 Intel Corporation Method and apparatus for enhanced parallel port JTAG interface

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6886121B2 (en) * 2000-01-18 2005-04-26 Cadence Design Systems, Inc. Hierarchical test circuit structure for chips with multiple circuit blocks
US6834356B1 (en) * 2000-02-15 2004-12-21 International Business Machines Corporation Functional clock generation controlled by JTAG extensions
WO2004046741A1 (en) * 2002-11-21 2004-06-03 Patria Advanced Solutions Oy Jtag testing arrangement
US7039839B2 (en) * 2002-12-23 2006-05-02 Intel Corporation Method and apparatus for enhanced parallel port JTAG interface
CN1529414A (zh) * 2003-10-09 2004-09-15 智慧第一公司 集成电路时序调试装置及方法
US20050102575A1 (en) * 2003-11-05 2005-05-12 Larson Lee A. Apparatus and method for using variable end state delay to optimize JTAG transactions
EP1544630A1 (en) * 2003-12-17 2005-06-22 STMicroelectronics Limited TAP time division multiplexing
US20050166109A1 (en) * 2003-12-30 2005-07-28 Stmicroelectronics Pvt. Ltd. Enhanced JTAG interface
US20050218920A1 (en) * 2004-03-15 2005-10-06 Swoboda Gary L Apparatus and method for providing system and test clock signals to an integrated circuit on a single pin
US20050242835A1 (en) * 2004-04-30 2005-11-03 Xilinx, Inc. Reconfiguration port for dynamic reconfiguration-controller

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
支持JTAG协议的芯片测试时钟的解决方案. 赵冰茹，陈小铁，沈绪榜.微电子学与计算机，第2期. 2001
支持JTAG协议的芯片测试时钟的解决方案. 赵冰茹，陈小铁，沈绪榜.微电子学与计算机，第2期. 2001 *

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