JPS62147551A - デ−タメモリ制御回路 - Google Patents
デ−タメモリ制御回路Info
- Publication number
- JPS62147551A JPS62147551A JP60290171A JP29017185A JPS62147551A JP S62147551 A JPS62147551 A JP S62147551A JP 60290171 A JP60290171 A JP 60290171A JP 29017185 A JP29017185 A JP 29017185A JP S62147551 A JPS62147551 A JP S62147551A
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- JP
- Japan
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- data
- memory
- circuit
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- error
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータメモリを必要とする装置のデータメモリ
制御回路に関し、特にデータメモリに異常を発生した場
合に中央処理装置の動作を保証するデータメモリ制御回
路に関する。
制御回路に関し、特にデータメモリに異常を発生した場
合に中央処理装置の動作を保証するデータメモリ制御回
路に関する。
従来使用されているこの種のデータメモリ制御回路は、
中央処理装置からのデータ書込み時、書込みデータから
正常性確認データを生成し、データとともに書込み、デ
ータ読出し時に該正常性確認データを用いて読出したデ
ータの正常性を確認し、訂正可能な誤り検出時にはデー
タを訂正して訂正後のデータを中央処理装置に送出する
回路構成となっていた。
中央処理装置からのデータ書込み時、書込みデータから
正常性確認データを生成し、データとともに書込み、デ
ータ読出し時に該正常性確認データを用いて読出したデ
ータの正常性を確認し、訂正可能な誤り検出時にはデー
タを訂正して訂正後のデータを中央処理装置に送出する
回路構成となっていた。
上述した従来のデータメモリ制御回路は、読出しデータ
に訂正可能な誤シを検出した場合、該読出しデータを訂
正して中央処理装置に送出するのみのため、中央処理装
置には訂正されたデータを送出できるが、誤りの検出さ
れたデータメモリの内容は訂正されないため、該データ
メモリには誤りデータが収容され続けるという欠点があ
る他。
に訂正可能な誤シを検出した場合、該読出しデータを訂
正して中央処理装置に送出するのみのため、中央処理装
置には訂正されたデータを送出できるが、誤りの検出さ
れたデータメモリの内容は訂正されないため、該データ
メモリには誤りデータが収容され続けるという欠点があ
る他。
訂正不可能な誤フを検出しても中央処理装置が誤シデー
タの収容されているデータを訂正または。
タの収容されているデータを訂正または。
該データメモリ番地を閉塞することができないため、中
央処理装置の動作の正常性が維持できなくなる可能性が
あるという欠点がある。
央処理装置の動作の正常性が維持できなくなる可能性が
あるという欠点がある。
本発明は信頼性が高く障害検出が容易なデータメモリ制
御回路を提供するものである。
御回路を提供するものである。
本発明のデータメモリ制御回路は中央処理装置と、デー
タ誤シ検出及び該誤りデータ訂正機能を持つメモリ回路
とを備えた装置において、訂正可能な誤りが発生した場
合に該データ゛を訂正し中央処理装置へ送出するととも
にデータメモリに該訂正データを書込む手段と、訂正不
可能力誤りが検出された場合に訂正不可能な誤りが検出
されたことを中央処理装置に通知する手段と、該訂正不
可能な誤りが検出されたメモリ番地を蓄積する手段と、
中央処理装置からの命令により該メモリ番地を閉塞する
手段とを有することを特徴とするものである。
タ誤シ検出及び該誤りデータ訂正機能を持つメモリ回路
とを備えた装置において、訂正可能な誤りが発生した場
合に該データ゛を訂正し中央処理装置へ送出するととも
にデータメモリに該訂正データを書込む手段と、訂正不
可能力誤りが検出された場合に訂正不可能な誤りが検出
されたことを中央処理装置に通知する手段と、該訂正不
可能な誤りが検出されたメモリ番地を蓄積する手段と、
中央処理装置からの命令により該メモリ番地を閉塞する
手段とを有することを特徴とするものである。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明のデータメモリ制御回路の一実施例を示
すブロック図である。
すブロック図である。
第１図において、データメモリ制御回路は、中央処理装
置１２からの書込みデータを受信し、データの正常性を
保証するための正常性確認データ生成及びデータメモリ
から読出したデータの正常性を確認する正常性確認回路
１と、訂正不可能な誤りを検出した場合にそのメモリ番
地を蓄積するメモリ番地蓄積回路２と、訂正データ書込
み及び訂正不可能な誤ｐが発生したメモリ番地を閉塞す
るデータメモリ閉塞回路３と、データ及び正常性確認デ
ータを蓄積するメモリ回路４とから構成される。
置１２からの書込みデータを受信し、データの正常性を
保証するための正常性確認データ生成及びデータメモリ
から読出したデータの正常性を確認する正常性確認回路
１と、訂正不可能な誤りを検出した場合にそのメモリ番
地を蓄積するメモリ番地蓄積回路２と、訂正データ書込
み及び訂正不可能な誤ｐが発生したメモリ番地を閉塞す
るデータメモリ閉塞回路３と、データ及び正常性確認デ
ータを蓄積するメモリ回路４とから構成される。
また、５は中央処理装置から送られてくるメモリ番地を
受信するためのメモリ番地受信・ぐノファ、６はメモリ
書込み時及び訂正可能な誤りが発生時メモリ書込み信号
を発生させるための７リツプ７０ツノ、７は訂正不可能
な誤シ検出時メモリ書込みを禁止するための７リノプフ
ロノゾである。
受信するためのメモリ番地受信・ぐノファ、６はメモリ
書込み時及び訂正可能な誤りが発生時メモリ書込み信号
を発生させるための７リツプ７０ツノ、７は訂正不可能
な誤シ検出時メモリ書込みを禁止するための７リノプフ
ロノゾである。
８は中央処理装置からの命令により訂正不可能な誤りが
発生したメモリ番地を閉塞するためのフリップ７０ツブ
、９は訂正可能な誤りが発生したことを示すコが出力さ
れるタイミングに７リツプ７０ツノ６．７の打抜き・ぐ
ルスを送出するためのタイミング回路、１０はフリップ
フロップ６．７の出力が確定したタイミング時にフリッ
ｆ７０ッゾ１１０打抜き・ぞルスを送出するためのタイ
ミング回路、１１はメモリ回路に書込み信号を送出する
フリップフロップである。
発生したメモリ番地を閉塞するためのフリップ７０ツブ
、９は訂正可能な誤りが発生したことを示すコが出力さ
れるタイミングに７リツプ７０ツノ６．７の打抜き・ぐ
ルスを送出するためのタイミング回路、１０はフリップ
フロップ６．７の出力が確定したタイミング時にフリッ
ｆ７０ッゾ１１０打抜き・ぞルスを送出するためのタイ
ミング回路、１１はメモリ回路に書込み信号を送出する
フリップフロップである。
以下に上位データ８ビツト（上位・マイト）、下位８ビ
ツト（下位バイト）の計１６ビノト（１ワード）のデー
タ線を有するメモリ回路の動作を例にして説明する。
ツト（下位バイト）の計１６ビノト（１ワード）のデー
タ線を有するメモリ回路の動作を例にして説明する。
データ書込み時に正常性確認データを生成し。
データ読出し時に該正常性確認データを用いてデータの
正常性を確認する方法は既に周知のため、ここでは省略
する。
正常性を確認する方法は既に周知のため、ここでは省略
する。
メモリ回路４よりデータを読出した時（データ及び正常
性確認データを同時に読出す）、正常性確認回路１にて
訂正可能な誤シを検出した場合には、正常性確認回路１
にて正常性確認データを用いて該読出しデータを訂正し
て訂正後のデータをデータバス■に、正常性確認データ
を正常性確認データバス■に出力するとともに正常性確
認回路ｌの面端子ｔ−’Ｌ”レベルにする。面の信号が
出力されるタイミング時に打抜き・ぐルスをリード■よ
シ入力することによりフリップ７０ツグ６のＱＯ出力が
ＩｔＨｎとなシ、フリッグ７０ツブ６の出力が確定した
タイミング時に打抜きノヤルスをリード■より入力する
ことにより、フリップフロップ１１が設定されｍ出力が
゛°Ｌ＃レベルとなり、訂正後のデータがメモリ回路４
に書込まれる。
性確認データを同時に読出す）、正常性確認回路１にて
訂正可能な誤シを検出した場合には、正常性確認回路１
にて正常性確認データを用いて該読出しデータを訂正し
て訂正後のデータをデータバス■に、正常性確認データ
を正常性確認データバス■に出力するとともに正常性確
認回路ｌの面端子ｔ−’Ｌ”レベルにする。面の信号が
出力されるタイミング時に打抜き・ぐルスをリード■よ
シ入力することによりフリップ７０ツグ６のＱＯ出力が
ＩｔＨｎとなシ、フリッグ７０ツブ６の出力が確定した
タイミング時に打抜きノヤルスをリード■より入力する
ことにより、フリップフロップ１１が設定されｍ出力が
゛°Ｌ＃レベルとなり、訂正後のデータがメモリ回路４
に書込まれる。
正常性確認回路１にてメモリ回路４から読出したデータ
に訂正不可能な誤りを検出した場合には正常性確認回路
１のＵＣＥ端子を°′Ｈ″レベルとしアクセスしたメモ
リ番地をメモリ番地蓄積回路２に蓄積し、訂正不可能な
誤りが発生したことを中央処理装置１２に通知する（リ
ード■）。
に訂正不可能な誤りを検出した場合には正常性確認回路
１のＵＣＥ端子を°′Ｈ″レベルとしアクセスしたメモ
リ番地をメモリ番地蓄積回路２に蓄積し、訂正不可能な
誤りが発生したことを中央処理装置１２に通知する（リ
ード■）。
メモリ回路４にデータを書込む場合、バイト／ワードア
クセスにかかわらず、第一にアクセスするメモリ番地か
らデータと正常性確認データを読出し上記読出し動作と
同様な処理を行うが、訂正不可能な誤シを検出した場合
には、中央処理装置１２で制御されるフリップフロッグ
８の状態をチェックしＱ３出力が′”Ｈ”レベルならフ
リップフロッグ７の°耐の出力が゛Ｌ″レベルとなり書
込み信号を禁止し、メモリへの書込みを行わず、Ｑ３の
出力が″Ｌ″レベルならフリップ７０ツゾ７の可の出力
は無条件にＨ”となり書込み動作を実行しメモリにデー
タを書込む。無条件にメモリに書込むモードはメモリの
初期設定時等のデータが確定していない場合、もしくは
訂正不可能な誤りを検出し閉塞したメモリ番地を初期化
する場合等に用いる。
クセスにかかわらず、第一にアクセスするメモリ番地か
らデータと正常性確認データを読出し上記読出し動作と
同様な処理を行うが、訂正不可能な誤シを検出した場合
には、中央処理装置１２で制御されるフリップフロッグ
８の状態をチェックしＱ３出力が′”Ｈ”レベルならフ
リップフロッグ７の°耐の出力が゛Ｌ″レベルとなり書
込み信号を禁止し、メモリへの書込みを行わず、Ｑ３の
出力が″Ｌ″レベルならフリップ７０ツゾ７の可の出力
は無条件にＨ”となり書込み動作を実行しメモリにデー
タを書込む。無条件にメモリに書込むモードはメモリの
初期設定時等のデータが確定していない場合、もしくは
訂正不可能な誤りを検出し閉塞したメモリ番地を初期化
する場合等に用いる。
また通常知られている正確性確認データはデータ１６ビ
ツトに対して６ビツト、データ８ビツトに対して５ビツ
ト必要であるが１本具体例の様にバイト／ツー１両アク
セス可能なシステムにおいて訂正不可能な誤りを検出し
た場合にメモリ書込み禁止機能がない場合には、データ
１６ピノトに対して正常性確認データ８ビツトの構成に
すると・ぐイトアクセス時において誤ったデータに対し
て新たに正常性確認データを生成してしまうため誤りが
潜在化してしまう可能性がある。そのためデータ８ビツ
ト・正常性確認データ５ビツトの構成を上位・下位バイ
ト用に２回路準備する必要があるが、本方式の様に訂正
不可能な誤シ検出時メモリ閉塞機能を有することにより
データ１６ビノト・正常性確認データ６ピントの構成に
おいても誤りが潜在化することがなくかつ回路量も縮小
できる。
ツトに対して６ビツト、データ８ビツトに対して５ビツ
ト必要であるが１本具体例の様にバイト／ツー１両アク
セス可能なシステムにおいて訂正不可能な誤りを検出し
た場合にメモリ書込み禁止機能がない場合には、データ
１６ピノトに対して正常性確認データ８ビツトの構成に
すると・ぐイトアクセス時において誤ったデータに対し
て新たに正常性確認データを生成してしまうため誤りが
潜在化してしまう可能性がある。そのためデータ８ビツ
ト・正常性確認データ５ビツトの構成を上位・下位バイ
ト用に２回路準備する必要があるが、本方式の様に訂正
不可能な誤シ検出時メモリ閉塞機能を有することにより
データ１６ビノト・正常性確認データ６ピントの構成に
おいても誤りが潜在化することがなくかつ回路量も縮小
できる。
訂正不可能な誤りが発生したメモリ番地を蓄積すること
によりメモリ回路の障害箇所の検出が容易になる。
によりメモリ回路の障害箇所の検出が容易になる。
以上説明したように本発明はメモリ回路内で発生した誤
シを検出し誤りを訂正する機能を有するメモリ回路にお
いて、メモリの読出し・書込み動作のどちらの場合でも
、訂正可能な誤りを検出した場合には訂正後のデータを
再書込みするため。
シを検出し誤りを訂正する機能を有するメモリ回路にお
いて、メモリの読出し・書込み動作のどちらの場合でも
、訂正可能な誤りを検出した場合には訂正後のデータを
再書込みするため。
データメモリの信頼性をより一層向上させることができ
ると共に、訂正不可能な誤シ検出時、該メモリ番地を蓄
積すると共に中央処理装置からの命令により該メモリ番
地を閉塞することにより、よシ効率的な回路構成で信頼
性が高く障害検出が容易なデータメモリ制御回路を提供
することができる効果がある。
ると共に、訂正不可能な誤シ検出時、該メモリ番地を蓄
積すると共に中央処理装置からの命令により該メモリ番
地を閉塞することにより、よシ効率的な回路構成で信頼
性が高く障害検出が容易なデータメモリ制御回路を提供
することができる効果がある。
第１図は本発明のデータメモリ制御回路のブロック図で
ある。 １：データの正常性確認データの生成及びデータの正常
性を確認するだめの正常性確認回路、２：訂正不可能な
誤りが検出されたメモリ番地を蓄積するメモリ番地蓄積
回路、３：データメモリ閉塞回路、４：メモリ回路、５
：中央処理装置から送られてくるメモリ番地を受信する
ためのメモリ番地受信バッファ、６：メモリ書込み時及
び訂正可能な誤りが発生時メモリ書込み信号を発生させ
るためのフリップ７０ツブ、７二訂正不可能な誤り検出
時メモリ書込みを禁止するための７リツプフロノゾ、８
：中央処理装置からの命令により訂正不可能な誤りが発
生したメモリ番地を閉塞するためのフリノグフロノプ、
９：訂正可能な誤りが発生したことを示す而が出力され
るタイミングに７リツプフロノプ６．７の打抜きパルス
を送出するためのタイミング回路、１０：フリソグフロ
ノ７°６．７の出力が確定したタイミング時にフリップ
フロッグ１１の打抜き・やルスを送出するためのタイミ
ング回路、１１：メモリ回路に書込み信号を送出するフ
リップフロッグ。 特許出願人 日本電気株式会社 ２．−スー 代 理 人 弁理士 菅野 中゛、・＼、・、
ト ゾ
ある。 １：データの正常性確認データの生成及びデータの正常
性を確認するだめの正常性確認回路、２：訂正不可能な
誤りが検出されたメモリ番地を蓄積するメモリ番地蓄積
回路、３：データメモリ閉塞回路、４：メモリ回路、５
：中央処理装置から送られてくるメモリ番地を受信する
ためのメモリ番地受信バッファ、６：メモリ書込み時及
び訂正可能な誤りが発生時メモリ書込み信号を発生させ
るためのフリップ７０ツブ、７二訂正不可能な誤り検出
時メモリ書込みを禁止するための７リツプフロノゾ、８
：中央処理装置からの命令により訂正不可能な誤りが発
生したメモリ番地を閉塞するためのフリノグフロノプ、
９：訂正可能な誤りが発生したことを示す而が出力され
るタイミングに７リツプフロノプ６．７の打抜きパルス
を送出するためのタイミング回路、１０：フリソグフロ
ノ７°６．７の出力が確定したタイミング時にフリップ
フロッグ１１の打抜き・やルスを送出するためのタイミ
ング回路、１１：メモリ回路に書込み信号を送出するフ
リップフロッグ。 特許出願人 日本電気株式会社 ２．−スー 代 理 人 弁理士 菅野 中゛、・＼、・、
ト ゾ
Claims (1)
- （１）中央処理装置と、データ誤り検出及び該誤りデー
タ訂正機能を持つメモリ回路とを備えた装置において、
訂正可能な誤りが発生した場合に該データを訂正し中央
処理装置へ送出するとともにデータメモリに該訂正デー
タを書込む手段と、訂正不可能な誤りが検出された場合
に訂正不可能な誤りが検出されたことを中央処理装置に
通知する手段と、該訂正不可能な誤りが検出されたメモ
リ番地を蓄積する手段と、中央処理装置からの命令によ
り該メモリ番地を閉塞する手段とを有することを特徴と
するデータメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290171A JPS62147551A (ja) | 1985-12-23 | 1985-12-23 | デ−タメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290171A JPS62147551A (ja) | 1985-12-23 | 1985-12-23 | デ−タメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147551A true JPS62147551A (ja) | 1987-07-01 |
Family
ID=17752667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290171A Pending JPS62147551A (ja) | 1985-12-23 | 1985-12-23 | デ−タメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147551A (ja) |
-
1985
- 1985-12-23 JP JP60290171A patent/JPS62147551A/ja active Pending
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