JPH04182757A - 制御記憶回路のアドレス供給方式 - Google Patents
制御記憶回路のアドレス供給方式Info
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- JPH04182757A JPH04182757A JP2311819A JP31181990A JPH04182757A JP H04182757 A JPH04182757 A JP H04182757A JP 2311819 A JP2311819 A JP 2311819A JP 31181990 A JP31181990 A JP 31181990A JP H04182757 A JPH04182757 A JP H04182757A
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- Japan
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- address signal
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- 238000001514 detection method Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は制御記憶回路のアドレス供給方式に関する。
従来の制御記憶回路は、制御記憶回路のいずれかのアド
レスのデータビット記憶機能が故障してビット誤りが生
じ誤り検出が行われた場合は、当然記憶素子を良品と交
換する必要があった。また、誤り検出訂正符号発生回路
が付加されている制御記憶回路の場合においては、１ビ
ット故障の場合は出力の誤り訂正は可能であるが、２ビ
ット以上の故障の場合は訂正不可能であり、記憶素子を
交換する必要があった。
レスのデータビット記憶機能が故障してビット誤りが生
じ誤り検出が行われた場合は、当然記憶素子を良品と交
換する必要があった。また、誤り検出訂正符号発生回路
が付加されている制御記憶回路の場合においては、１ビ
ット故障の場合は出力の誤り訂正は可能であるが、２ビ
ット以上の故障の場合は訂正不可能であり、記憶素子を
交換する必要があった。
上述した従来の制御記憶回路は、誤り検出訂正符号発生
回路が付加されていない制御記憶回路の場合においては
、いずれかのアドレスのデータのビット記憶機能が故障
した場合は、記憶素子を交換しなければならず、また、
誤り検出訂正符号発生回路が付加されている制御記憶回
路の場合においては、２ビット以上の故障の場合は記憶
素子を交換しなければならず、装置の稼働率が悪くなる
という問題点があった。
回路が付加されていない制御記憶回路の場合においては
、いずれかのアドレスのデータのビット記憶機能が故障
した場合は、記憶素子を交換しなければならず、また、
誤り検出訂正符号発生回路が付加されている制御記憶回
路の場合においては、２ビット以上の故障の場合は記憶
素子を交換しなければならず、装置の稼働率が悪くなる
という問題点があった。
本発明の目的は、制御記憶回路に故障が生じたときに、
できるだけ記憶素子を交換することなく、故障に対処す
ることができ、装置の稼働率を向上することができる制
御記憶回路のアドレス供給方式を提供することにある。
できるだけ記憶素子を交換することなく、故障に対処す
ることができ、装置の稼働率を向上することができる制
御記憶回路のアドレス供給方式を提供することにある。
本発明の制御記憶回路のアドレス供給方式は、（Ａ＞書
き換え可能な記憶素子を使用した制御記憶回路、 （Ｂ）前記制御記憶回路からの出力信号の符号のビット
誤りを検出してビット誤り検出信号を出力し、且つ、１
ビットの誤りのときには前記ビット誤りを訂正して出力
する誤り検出訂正符号発生回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第１のアドレス信
号を前記第２のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有している。
き換え可能な記憶素子を使用した制御記憶回路、 （Ｂ）前記制御記憶回路からの出力信号の符号のビット
誤りを検出してビット誤り検出信号を出力し、且つ、１
ビットの誤りのときには前記ビット誤りを訂正して出力
する誤り検出訂正符号発生回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第１のアドレス信
号を前記第２のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有している。
また、本発明の制御記憶回路のアドレス供給方式は、
（Ａ）書き換え可能な記憶素子を使用した制御記憶回路
、 （Ｂ）前記制御記憶回路からの出力符号の誤りを検出し
て誤り検出信号を出力し、且つ、１ビットの誤りのとき
には前記ビット誤りを訂正して出力する誤り検出訂正符
号発生回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第１のアドレス信
号を前記第２のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有し、通常時は前記アドレス制御回路は前記第１のア
ドレス信号を前記制御記憶回路に出力し、前記制御記憶
回路は入力された前記第１のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力し、前記誤
り検出訂正符号発生回路から出力された前記ビット誤り
検出信号を受信したときは、前記第１のアドレス信号を
前記第２のアドレス信号に切り替えて前記制御記憶回路
に出力し、前記制御記憶回路は入力された前記第２のア
ドレス信号によりアクセスされたアドレスのデータを読
み出して出方し、このとき前記誤り検出訂正符号発生回
路から再度前記誤り検出信号が出力されなければ、その
まま前記アドレス制御回路は前記第２のアドレス信号を
前記制御記憶回路に出力して動作を行い、前記制御記憶
回路が入力された前記第２のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出方したとき、
前記誤り検出訂正符号発生回路から再度前記ビット誤り
検出信号が出方されたならば、前記制御記憶回路へのア
ドレス供給を停止するように構成されている。
、 （Ｂ）前記制御記憶回路からの出力符号の誤りを検出し
て誤り検出信号を出力し、且つ、１ビットの誤りのとき
には前記ビット誤りを訂正して出力する誤り検出訂正符
号発生回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第１のアドレス信
号を前記第２のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有し、通常時は前記アドレス制御回路は前記第１のア
ドレス信号を前記制御記憶回路に出力し、前記制御記憶
回路は入力された前記第１のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力し、前記誤
り検出訂正符号発生回路から出力された前記ビット誤り
検出信号を受信したときは、前記第１のアドレス信号を
前記第２のアドレス信号に切り替えて前記制御記憶回路
に出力し、前記制御記憶回路は入力された前記第２のア
ドレス信号によりアクセスされたアドレスのデータを読
み出して出方し、このとき前記誤り検出訂正符号発生回
路から再度前記誤り検出信号が出力されなければ、その
まま前記アドレス制御回路は前記第２のアドレス信号を
前記制御記憶回路に出力して動作を行い、前記制御記憶
回路が入力された前記第２のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出方したとき、
前記誤り検出訂正符号発生回路から再度前記ビット誤り
検出信号が出方されたならば、前記制御記憶回路へのア
ドレス供給を停止するように構成されている。
また、本発明の制御記憶回路のアドレス供給方式は、
（Ａ）書き換え可能な記憶素子を使用した制御記憶回路
、 （Ｂ）前記制御記憶回路からの出力信号の符号のビット
誤りを検出して前記ビット誤り検出信号を出力する誤り
検出回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出回路から前記ビット誤り検出信
号を受信したとき、前記第１のアドレス信号を前記第２
のアドレス信号に切り替えて前記制御記憶回路に出力す
るアドレス制御回路、 を有している。
、 （Ｂ）前記制御記憶回路からの出力信号の符号のビット
誤りを検出して前記ビット誤り検出信号を出力する誤り
検出回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出回路から前記ビット誤り検出信
号を受信したとき、前記第１のアドレス信号を前記第２
のアドレス信号に切り替えて前記制御記憶回路に出力す
るアドレス制御回路、 を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す制御記憶回路のアドレス供給方式は、書き
換え可能な記憶素子を使用した制御記憶回路（以下、Ｃ
８回路と称する）１、制御記憶回路１からの出力信号の
符号のビット誤りを検出してビット誤り検出信号１０８
を出力し、且つ、１ビットの誤りのときには誤りを訂正
して出力する誤り検出訂正符号発生回路（以下、ＥＣＣ
回路と称する）３、制御記憶回路１に供給するアドレス
信号〈第１のアドレス信号）１０１とアドレス信号１０
１の符号と論理値を反転させた関係にある符号を有する
アドレス信号（第２のアドレス信号）１０２とを入力し
、通常時はアドレス信号１０１をＣＳ回路１に出力し、
ＥＣＣ回路３からビット誤り検出信号１０８を受信した
とき、第１のアドレス信号を第２のアドレス信号に切り
替えて制御記憶回路１に出力するアドレス制御回路２か
ら構成されている。
換え可能な記憶素子を使用した制御記憶回路（以下、Ｃ
８回路と称する）１、制御記憶回路１からの出力信号の
符号のビット誤りを検出してビット誤り検出信号１０８
を出力し、且つ、１ビットの誤りのときには誤りを訂正
して出力する誤り検出訂正符号発生回路（以下、ＥＣＣ
回路と称する）３、制御記憶回路１に供給するアドレス
信号〈第１のアドレス信号）１０１とアドレス信号１０
１の符号と論理値を反転させた関係にある符号を有する
アドレス信号（第２のアドレス信号）１０２とを入力し
、通常時はアドレス信号１０１をＣＳ回路１に出力し、
ＥＣＣ回路３からビット誤り検出信号１０８を受信した
とき、第１のアドレス信号を第２のアドレス信号に切り
替えて制御記憶回路１に出力するアドレス制御回路２か
ら構成されている。
次に、動作を説明する。
正常な通常の動作時では、制御記憶回路１にファームウ
ェアなどのような制御命令を示すデータであるＣ８書込
データ信号１００を、ＣＳ回路１に書き込むために、下
記のように動作させる。
ェアなどのような制御命令を示すデータであるＣ８書込
データ信号１００を、ＣＳ回路１に書き込むために、下
記のように動作させる。
まず、アドレス制御回路２は、通常は、入力されるアド
レス信号１０１．およびアドレス信号１０１の符号と論
理値を反転させた関係にある符号を有するアドレス信号
１０２のうち、アドレス信号１０１を選択してＣ８回路
１にアドレス制御回路２の出力信号であるＣＳアドレス
信号１０５として送出する。Ｃ８回路１は受信したＣＳ
アドレス信号１０５により指定されたアドレスにアクセ
スし、外部から与えられた書き込みタイミングのための
ＣＳ書込信号１０３により、Ｃ８書込データ信号１００
を書き込む。
レス信号１０１．およびアドレス信号１０１の符号と論
理値を反転させた関係にある符号を有するアドレス信号
１０２のうち、アドレス信号１０１を選択してＣ８回路
１にアドレス制御回路２の出力信号であるＣＳアドレス
信号１０５として送出する。Ｃ８回路１は受信したＣＳ
アドレス信号１０５により指定されたアドレスにアクセ
スし、外部から与えられた書き込みタイミングのための
ＣＳ書込信号１０３により、Ｃ８書込データ信号１００
を書き込む。
次に、このようにして書き込まれたＣ８書込データ信号
１００を読み出すときは、読み出されたＣＳ回路１の出
力信号であるＣＳ読出データ信号１０６がＥＣＣ回路３
に入力され、ＥＣＣ回路３の出力信号であるＥＣＣ回路
出力信号１０７として出力される。
１００を読み出すときは、読み出されたＣＳ回路１の出
力信号であるＣＳ読出データ信号１０６がＥＣＣ回路３
に入力され、ＥＣＣ回路３の出力信号であるＥＣＣ回路
出力信号１０７として出力される。
このとき、Ｃ８回路１のいずれかの１ビットが故障して
１ビットのビット誤りが生じたときには、Ｃ８読出デー
タ信号１０６に含まれるビット誤りは、ＥＣＣ回路３に
より自動的に修正され、ＥＣＣ回路出力信号１０７とし
て次段の論理回路に送出される。このときは、ＣＳアド
レス信号１０５としてはアドレス信号１０１が供給され
る。
１ビットのビット誤りが生じたときには、Ｃ８読出デー
タ信号１０６に含まれるビット誤りは、ＥＣＣ回路３に
より自動的に修正され、ＥＣＣ回路出力信号１０７とし
て次段の論理回路に送出される。このときは、ＣＳアド
レス信号１０５としてはアドレス信号１０１が供給され
る。
しかし、Ｃ８回路１に２ビット以上の故障が発生した場
合には、ＣＳ読出データ信号１０６に対しＥＣＣ回路３
によりビット誤り検出が行われ、ビット誤り検出信号１
０８が、ＥＣＣ回路３からアドレス制御回路２に送出さ
れる。アドレス制御回路２は、ビット誤り検出信号１０
８を受信すると、ＣＳアドレス信号１０５としてＣ８回
路１に送出されていたアドレス信号１０１をアドレス信
号１０２に切り替える。
合には、ＣＳ読出データ信号１０６に対しＥＣＣ回路３
によりビット誤り検出が行われ、ビット誤り検出信号１
０８が、ＥＣＣ回路３からアドレス制御回路２に送出さ
れる。アドレス制御回路２は、ビット誤り検出信号１０
８を受信すると、ＣＳアドレス信号１０５としてＣ８回
路１に送出されていたアドレス信号１０１をアドレス信
号１０２に切り替える。
そして、発生した故障に対する処置として、Ｃ８回路１
には、Ｃ８書込データ信号を再度書き込むための書き込
み動作が行われるが、この場合はアドレス信号としてア
ドレス信号１０２を使用することにより、アドレスの先
頭の番地、例えばｒｏｏｏｏＪと最後の番地、例えばｒ
ｌｌｌｌ。
には、Ｃ８書込データ信号を再度書き込むための書き込
み動作が行われるが、この場合はアドレス信号としてア
ドレス信号１０２を使用することにより、アドレスの先
頭の番地、例えばｒｏｏｏｏＪと最後の番地、例えばｒ
ｌｌｌｌ。
がそれまでと入れ代り、それまでのアドレスの先頭の番
地ｒ００００Ｊがアドレスの最後の番地’１１１１Ｊと
なり、それまでのアドレスの最後の番地ｒｌｌｌｌＪが
アドレスの先頭の番地「００００」となる。すなわち、
それまでお同じＣ８書込データ信号を再度書き込むが、
簀き込まれるアドレス番地の順が、それまでの順と逆に
なって書き込まれる。
地ｒ００００Ｊがアドレスの最後の番地’１１１１Ｊと
なり、それまでのアドレスの最後の番地ｒｌｌｌｌＪが
アドレスの先頭の番地「００００」となる。すなわち、
それまでお同じＣ８書込データ信号を再度書き込むが、
簀き込まれるアドレス番地の順が、それまでの順と逆に
なって書き込まれる。
第２図は、その例を示している。いま、アドレス信号１
０１供給時の「００００」番地の１番目と２番目のビッ
トに、常に「１」が読み出されてしまうという故障（こ
こでは「ｌ」故障という）を発生したとする。そして、
第１図に示すように、アドレス信号１０１供給時のｒｏ
ｏｏｏ、番地の内容がｒｏｌｌ、１１０Ｊで、ｒｌ １
１１Ｊ番地の内容がｒｌｌｏｏｏＩＪであるものとする
。
０１供給時の「００００」番地の１番目と２番目のビッ
トに、常に「１」が読み出されてしまうという故障（こ
こでは「ｌ」故障という）を発生したとする。そして、
第１図に示すように、アドレス信号１０１供給時のｒｏ
ｏｏｏ、番地の内容がｒｏｌｌ、１１０Ｊで、ｒｌ １
１１Ｊ番地の内容がｒｌｌｏｏｏＩＪであるものとする
。
このときに、アドレス信号１０２がＣＳアドレス信号１
０５として供給されると、ｒｏｏｏｏＪ番地（アドレス
信号１０１時の’１１１１Ｊ番地）にｒｏｏｌ １１０
Ｊの内容が書き込まれ、「１１１１」番地（アドレス信
号１０１時の「００００」番地）にｒｌｌｏｏｏｌ」の
内容が書き込まれる。
０５として供給されると、ｒｏｏｏｏＪ番地（アドレス
信号１０１時の’１１１１Ｊ番地）にｒｏｏｌ １１０
Ｊの内容が書き込まれ、「１１１１」番地（アドレス信
号１０１時の「００００」番地）にｒｌｌｏｏｏｌ」の
内容が書き込まれる。
しかし、アドレス信号１０１供給時のｒｏｏ。
Ｏ」番地（アドレス信号１０２供給時の「１１１１」番
地）の１番目と２番目のビットに、常に「１」が読み出
されてしまうという「１」故障が発生しているが、アド
レス信号１０２供給時のｒｏｏ００Ｊ番地（アドレス信
号１０１供給時の「１１１１」番地は１番目と２番目の
ビットは正常で「０」を読み出すことができる）に書き
込まれるデータはｒｏｏｌｌｌｏ」であり、また、アド
レス信号１０２供給時の「１１１１」番地（アドレス信
号１０１供給時のｒｏｏｏｏＪ番地は１番目と２番目の
ビットが故障で常に「１」が読み出される）に書き込ま
れるデータはｒｌｌｏｏ。
地）の１番目と２番目のビットに、常に「１」が読み出
されてしまうという「１」故障が発生しているが、アド
レス信号１０２供給時のｒｏｏ００Ｊ番地（アドレス信
号１０１供給時の「１１１１」番地は１番目と２番目の
ビットは正常で「０」を読み出すことができる）に書き
込まれるデータはｒｏｏｌｌｌｏ」であり、また、アド
レス信号１０２供給時の「１１１１」番地（アドレス信
号１０１供給時のｒｏｏｏｏＪ番地は１番目と２番目の
ビットが故障で常に「１」が読み出される）に書き込ま
れるデータはｒｌｌｏｏ。
１」であるため、故障ビットをそのままの状態にしてお
いても別に問題はない。
いても別に問題はない。
このように、本発明は、制御記憶回路に供給する２種類
のアドレス信号を制御信号により切り替えることができ
るアドレス制御回路を有することにより、制御記憶回路
に故障が生じたとき、故障の発生部位によっては、必ず
しも記憶素子を交換する必要はなく故障に対処すること
ができ、装置の稼働率を向上することができる。
のアドレス信号を制御信号により切り替えることができ
るアドレス制御回路を有することにより、制御記憶回路
に故障が生じたとき、故障の発生部位によっては、必ず
しも記憶素子を交換する必要はなく故障に対処すること
ができ、装置の稼働率を向上することができる。
なお、上記の説明では、誤り検出訂正符号発生回路３が
付加されている制御記憶回路の場合について、２ビット
の故障が発生した場合を例にあげて説明したが、誤り検
出訂正符号発生回路３の代りに、単にビット誤りを検出
するだけの誤り検出回路を設けても、１ビットのビット
誤りが生じとき、上記のような動作により、故障の発生
部位によっては、必ずしも記憶素子を交換する必要はな
く故障に対処することができ、装置の稼働率を向上する
ことができる。
付加されている制御記憶回路の場合について、２ビット
の故障が発生した場合を例にあげて説明したが、誤り検
出訂正符号発生回路３の代りに、単にビット誤りを検出
するだけの誤り検出回路を設けても、１ビットのビット
誤りが生じとき、上記のような動作により、故障の発生
部位によっては、必ずしも記憶素子を交換する必要はな
く故障に対処することができ、装置の稼働率を向上する
ことができる。
また、上記の説明では、常に「１」が読み出されてしま
うという「１」故障が発生している場合について説明し
たが、常に「０」が読み出されてしまうという「０」故
障が発生している場合についても、同様な動作により装
置の稼働率を向上することができる。
うという「１」故障が発生している場合について説明し
たが、常に「０」が読み出されてしまうという「０」故
障が発生している場合についても、同様な動作により装
置の稼働率を向上することができる。
以上説明したように、本発明は、制御記憶回路に供給す
る２種類のアドレス信号を制御信号により切り替えるこ
とができるアドレス制御回路を有することにより、制御
記憶回路にビット誤りを生じる故障が発生したとき、故
障の発生部位によっては、必ずしも記憶素子を交換する
必要はなく故障に対処することができ、装置の稼働率を
向上することができるという効果を有する。
る２種類のアドレス信号を制御信号により切り替えるこ
とができるアドレス制御回路を有することにより、制御
記憶回路にビット誤りを生じる故障が発生したとき、故
障の発生部位によっては、必ずしも記憶素子を交換する
必要はなく故障に対処することができ、装置の稼働率を
向上することができるという効果を有する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の制御記憶回路のアドレス供給方式の動作を示す説明
図である。 １・・・・・・制御記憶回路、２・・・・・・アドレス
制御回路、３・・−・・・誤り検出訂正符号発生回路。 代理人 弁理士 内 原 音 Ｌｆ−Ｊ
図の制御記憶回路のアドレス供給方式の動作を示す説明
図である。 １・・・・・・制御記憶回路、２・・・・・・アドレス
制御回路、３・・−・・・誤り検出訂正符号発生回路。 代理人 弁理士 内 原 音 Ｌｆ−Ｊ
Claims (1)
- 【特許請求の範囲】 １、（Ａ）書き換え可能な記憶素子を使用した制御記憶
回路、 （Ｂ）前記制御記憶回路からの出力信号の符号のビット
誤りを検出してビット誤り検出信号を出力し、且つ、１
ビットの誤りのときには前記ビット誤りを訂正して出力
する誤り検出訂正符号発生回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第１のアドレス信
号を前記第２のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有したことを特徴とする制御記憶回路のアドレス供給
方式。 ２、（Ａ）書き換え可能な記憶素子を使用した制御記憶
回路、 （Ｂ）前記制御記憶回路からの出力符号の誤りを検出し
て誤り検出信号を出力し、且つ、１ビットの誤りのとき
には前記ビット誤りを訂正して出力する誤り検出訂正符
号発生回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出訂正符号発生回路から前記ビッ
ト誤り検出信号を受信したとき、前記第１のアドレス信
号を前記第２のアドレス信号に切り替えて前記制御記憶
回路に出力するアドレス制御回路、 を有し、通常時は前記アドレス制御回路は前記第１のア
ドレス信号を前記制御記憶回路に出力し、前記制御記憶
回路は入力された前記第１のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力し、前記誤
り検出訂正符号発生回路から出力された前記ビット誤り
検出信号を受信したときは、前記第１のアドレス信号を
前記第２のアドレス信号に切り替えて前記制御記憶回路
に出力し、前記制御記憶回路は入力された前記第２のア
ドレス信号によりアクセスされたアドレスのデータを読
み出して出力し、このとき前記誤り検出訂正符号発生回
路から再度前記誤り検出信号が出力されなければ、その
まま前記アドレス制御回路は前記第２のアドレス信号を
前記制御記憶回路に出力して動作を行い、前記制御記憶
回路が入力された前記第２のアドレス信号によりアクセ
スされたアドレスのデータを読み出して出力したとき、
前記誤り検出訂正符号発生回路から再度前記ビット誤り
検出信号が出力されたならば、前記制御記憶回路へのア
ドレス供給を停止することを特徴とする制御記憶回路の
アドレス供給方式。 ３、（Ａ）書き換え可能な記憶素子を使用した制御記憶
回路、 （Ｂ）前記制御記憶回路からの出力信号の符号のビット
誤りを検出して前記ビット誤り検出信号を出力する誤り
検出回路、 を有する制御記憶回路のアドレス供給方式において、 （Ｃ）前記制御記憶回路に供給する第１のアドレス信号
と前記第１のアドレス信号の符号と論理値を反転させた
関係にある符号を有する第２のアドレス信号とを入力し
、通常時は前記第１のアドレス信号を前記制御記憶回路
に出力し、前記誤り検出回路から前記ビット誤り検出信
号を受信したとき、前記第１のアドレス信号を前記第２
のアドレス信号に切り替えて前記制御記憶回路に出力す
るアドレス制御回路、 を有したことを特徴とする制御記憶回路のアドレス供給
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311819A JPH04182757A (ja) | 1990-11-16 | 1990-11-16 | 制御記憶回路のアドレス供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311819A JPH04182757A (ja) | 1990-11-16 | 1990-11-16 | 制御記憶回路のアドレス供給方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04182757A true JPH04182757A (ja) | 1992-06-30 |
Family
ID=18021788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311819A Pending JPH04182757A (ja) | 1990-11-16 | 1990-11-16 | 制御記憶回路のアドレス供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04182757A (ja) |
-
1990
- 1990-11-16 JP JP2311819A patent/JPH04182757A/ja active Pending
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