JPS58223848A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS58223848A JPS58223848A JP57106768A JP10676882A JPS58223848A JP S58223848 A JPS58223848 A JP S58223848A JP 57106768 A JP57106768 A JP 57106768A JP 10676882 A JP10676882 A JP 10676882A JP S58223848 A JPS58223848 A JP S58223848A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- instruction
- output
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3632—Software debugging of specific synchronisation aspects
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリに記憶されたプログラムのテス
トを短時間に実施できるデバッグ回路を有するマイク四
プ四セッサに関するものである。□コンピュータを利用
するためＫはソフトウェアすなわちプログラムの作成が
不可欠である。エレク）０ニクスの進歩した現在におい
ても、グログ２人聞発は自動化が困難であシ、開発に極
めて時間のかかる作業となっている。
トを短時間に実施できるデバッグ回路を有するマイク四
プ四セッサに関するものである。□コンピュータを利用
するためＫはソフトウェアすなわちプログラムの作成が
不可欠である。エレク）０ニクスの進歩した現在におい
ても、グログ２人聞発は自動化が困難であシ、開発に極
めて時間のかかる作業となっている。
半導体ＩＣ化されたマイクルコンピュータ用のソフトウ
ェア開発においても事情は同じであシ、特にプログラム
のデバッグに非常に多くの時間が消費されるので、ハー
ドウェア特にマイクロコンピュータ（マイク四グｐセッ
サを含む）＃！品の設計開発時間が長期化していた。
ェア開発においても事情は同じであシ、特にプログラム
のデバッグに非常に多くの時間が消費されるので、ハー
ドウェア特にマイクロコンピュータ（マイク四グｐセッ
サを含む）＃！品の設計開発時間が長期化していた。
マイクロコンビ二−タ用に開発したグログラムを効率よ
くデバッグするためには、１つの命令を実行した後で、
ｃｐｕ内部のレジスタ（メモリ、フラグ類などを含む）
の内容を外部に出力し確認する必要がある。しかも次の
命令ステップの実行を正確に行うために、デバッグ中に
内部レジスタ、ゾ四グラムカウンタ、インストラクショ
ンレジスタ表どのＣＰＵ内部の状態が変化しないように
し力ければならない。
くデバッグするためには、１つの命令を実行した後で、
ｃｐｕ内部のレジスタ（メモリ、フラグ類などを含む）
の内容を外部に出力し確認する必要がある。しかも次の
命令ステップの実行を正確に行うために、デバッグ中に
内部レジスタ、ゾ四グラムカウンタ、インストラクショ
ンレジスタ表どのＣＰＵ内部の状態が変化しないように
し力ければならない。
ｉイクローンビエータ用ｆ四グラムのデ／臂ツダには多
くの手段があるが、代表的な例として、命令の１ステツ
プ毎にハードウェアの実際の動作状態を追跡チェックし
ていくシングルステング法カおる。これは、一つの命令
を実行する毎にＣＰＵ（マイクロブ四セッサ）の動作を
停止して、 ＣＰＵ内部のメモリ、アキュムレータ、各
種レジスタなどの内部状態をＣＰＵ外部に出力表示して
、開発したプログラムが正しく動作するかを目視によル
確認するものである。
くの手段があるが、代表的な例として、命令の１ステツ
プ毎にハードウェアの実際の動作状態を追跡チェックし
ていくシングルステング法カおる。これは、一つの命令
を実行する毎にＣＰＵ（マイクロブ四セッサ）の動作を
停止して、 ＣＰＵ内部のメモリ、アキュムレータ、各
種レジスタなどの内部状態をＣＰＵ外部に出力表示して
、開発したプログラムが正しく動作するかを目視によル
確認するものである。
しかし、上記のデバッグ法では、マイクロブ四セツサテ
ッグ外から一部のレジスタの内容しか確認できないとい
う欠点を有していた。ｉイクログｐセッサに全ての内部
レジスタと接続されている専用の入出力端子を設ければ
良いが、実際に社、標準化されたパッケージのピン数や
チップサイズの制限によシ実施不可能であった。
ッグ外から一部のレジスタの内容しか確認できないとい
う欠点を有していた。ｉイクログｐセッサに全ての内部
レジスタと接続されている専用の入出力端子を設ければ
良いが、実際に社、標準化されたパッケージのピン数や
チップサイズの制限によシ実施不可能であった。
本発明の目的は、プログラムのテストを短時間に行うこ
とができるデバッグ回路を有するマイク１１ ロプ
ロセツサを提供するものである。
とができるデバッグ回路を有するマイク１１ ロプ
ロセツサを提供するものである。
本発明の他の目的は、ノー−ドウエアの大幅カ増加なし
にグルグラムデバッグを容易に実施できる本発明の更に
他の目的は、デバッグ中に内部回路の状態を変化させる
ことのないＶイクロプロセッサを提供することにある。
にグルグラムデバッグを容易に実施できる本発明の更に
他の目的は、デバッグ中に内部回路の状態を変化させる
ことのないＶイクロプロセッサを提供することにある。
以下詳細に説明する。
第１図は本発明による実施例であｐ、一般ＫＭＯ８）ラ
ンジスタで作製されたマイク四ノ四セッサ１と、グログ
ラムが内置されている読出し専用メモリ（ＲＯＭ）２＆
ＣＪ：Ｊ７４ビットのマイク−コンピュータが構成され
ている。
ンジスタで作製されたマイク四ノ四セッサ１と、グログ
ラムが内置されている読出し専用メモリ（ＲＯＭ）２＆
ＣＪ：Ｊ７４ビットのマイク−コンピュータが構成され
ている。
マイクｏｆロセツサｌはプログラムカウンタ（ＰＣ）３
、インストラクションレジスタ（ＩＲ）４、インストラ
クションデコーダ（ＩＮＳＴ ＤＥＣ）５、内部タイ
ミング信号発生回路６、内部データメモリ（ＲＡＭ）７
、アキュムレータ（ＡＣＣ）８、内部レジスタ（ＲＥＧ
）９、出力？−ト１０，１１．１２、データバス１３、
ＡＮＤ回路１４．１５．１６を有している。さらに、マ
イクロブ四セッサｌは、ｆｆ−）回路１７．１Ｂ、１９
、同期回路（Ｓ Ｃ）２０゜ダート回路２１からなるデ
バッグ回路を含んでいる。
、インストラクションレジスタ（ＩＲ）４、インストラ
クションデコーダ（ＩＮＳＴ ＤＥＣ）５、内部タイ
ミング信号発生回路６、内部データメモリ（ＲＡＭ）７
、アキュムレータ（ＡＣＣ）８、内部レジスタ（ＲＥＧ
）９、出力？−ト１０，１１．１２、データバス１３、
ＡＮＤ回路１４．１５．１６を有している。さらに、マ
イクロブ四セッサｌは、ｆｆ−）回路１７．１Ｂ、１９
、同期回路（Ｓ Ｃ）２０゜ダート回路２１からなるデ
バッグ回路を含んでいる。
プログラムカウンタ３の出力はアドレス信号出力端子２
２を介してＲＯＭ（読出し専用メ咄り）２のアドレス入
力部に接続され、カウンタ３の出力コード信号によ！Ｄ
ＲＯＭ２内に書込まれている命令番地が指定される。レ
ジスタ４はリセット端子付きのインストックジョンレジ
スタであシ、その入力部紘インストラクション入力端子
２３を介してＲＯＭ２のインストラクション出力部に接
続され、ＲＯＭ２よシ出力された命令コード信号を一時
保持する。インストラクションデコーダ５はその信号入
力部がインストラクションレジスタ４の出力部に接続さ
れ、レジスタ４の命令を解読した後、各ｒ−）回路へ制
御信号〜、脇。、喝。
２を介してＲＯＭ（読出し専用メ咄り）２のアドレス入
力部に接続され、カウンタ３の出力コード信号によ！Ｄ
ＲＯＭ２内に書込まれている命令番地が指定される。レ
ジスタ４はリセット端子付きのインストックジョンレジ
スタであシ、その入力部紘インストラクション入力端子
２３を介してＲＯＭ２のインストラクション出力部に接
続され、ＲＯＭ２よシ出力された命令コード信号を一時
保持する。インストラクションデコーダ５はその信号入
力部がインストラクションレジスタ４の出力部に接続さ
れ、レジスタ４の命令を解読した後、各ｒ−）回路へ制
御信号〜、脇。、喝。
Ｐ Ｃ＋ １ （ＰＣ＋１はインクリメント信号であシ
１以下そのようにいうンを出力する。内部タ１ミング信
号発生ｄ路６線基準りロック信号入力端子２４に入力さ
れたフレック信号ＣＬＫによシマイクロ７”ｏセッサｌ
の各内部回路に種々のタイミング信号（たとえばタイミ
ング信号Ｔｏｌ ｅ Ｔｏｍ ｅ Ｔｏｓ ＋ Ｔｅａ
）を供給する。データバス１３の各ピッ）線ａｆ−タ
パス出力端子２５に接続され、さらに出方ｙ−）１０，
１１．１２の各出方部に個別ＩＣ接続される。ＲＡＭ（
内部データメモリ）７の出力部は出カグート１０を介し
て選択的にデータノ童ス１３に接続される。アキュムレ
ータ８および内部レジスタ９の各出力部線出力？−）１
１および１２を介して選択的にデータバス１３に接続さ
れる。２人力ＡＮＤ回路１４＃１５，１６は各々、内部
タイミング信号発生回路６のタイミング信号Ｔ６１ ｅ
Ｔｏｌ ＊Ｔｏｓ ＩＦ−同期したインストックジョ
ンレジスタ５からの制御信号報、脇ω４ｈＧにょ）、タ
イミング信号−ａ ＢＡＯＯ、ＦＩＲＩＧを出力する制
御ｆ−）回路である。
１以下そのようにいうンを出力する。内部タ１ミング信
号発生ｄ路６線基準りロック信号入力端子２４に入力さ
れたフレック信号ＣＬＫによシマイクロ７”ｏセッサｌ
の各内部回路に種々のタイミング信号（たとえばタイミ
ング信号Ｔｏｌ ｅ Ｔｏｍ ｅ Ｔｏｓ ＋ Ｔｅａ
）を供給する。データバス１３の各ピッ）線ａｆ−タ
パス出力端子２５に接続され、さらに出方ｙ−）１０，
１１．１２の各出方部に個別ＩＣ接続される。ＲＡＭ（
内部データメモリ）７の出力部は出カグート１０を介し
て選択的にデータノ童ス１３に接続される。アキュムレ
ータ８および内部レジスタ９の各出力部線出力？−）１
１および１２を介して選択的にデータバス１３に接続さ
れる。２人力ＡＮＤ回路１４＃１５，１６は各々、内部
タイミング信号発生回路６のタイミング信号Ｔ６１ ｅ
Ｔｏｌ ＊Ｔｏｓ ＩＦ−同期したインストックジョ
ンレジスタ５からの制御信号報、脇ω４ｈＧにょ）、タ
イミング信号−ａ ＢＡＯＯ、ＦＩＲＩＧを出力する制
御ｆ−）回路である。
同期回路２０社その信号入力部が信号端子２６に接続さ
れる一方、傭号出カ部がインストラクションレジスタ４
のリセット端子に接続されておシ、内部タイさング信号
発生回路６のタイミング信号に同期した制御信号ＳＤを
出力する。、前記信号端子２１２、ＲＯＭ２内に蓄積さ
れているグ四グラムをテストするためのデバッグ信号が
入力される。
れる一方、傭号出カ部がインストラクションレジスタ４
のリセット端子に接続されておシ、内部タイさング信号
発生回路６のタイミング信号に同期した制御信号ＳＤを
出力する。、前記信号端子２１２、ＲＯＭ２内に蓄積さ
れているグ四グラムをテストするためのデバッグ信号が
入力される。
２人カダート回路２１紘その入力部がインストラクショ
ンデコーダ５のインクリメント信号出力端子および同期
回路２０の信号出力部に接続される一方、出力部がｆｌ
：１グラムカウンタ３に接続されておシ、同期回路２０
０制御信号ｓＤが入力されるとプログラムカウンタ３へ
のインクリメント信号ＰＣ＋、１の入力を禁止する。？
−）回路１７は２人力ＡＮＤ回路２７と２人力ＯＲ回路
２８から構成される。ＡＮＤ回路２７０２人力部は各々
、内部タイ建ング信号発生回路６のタイミング信号霜を
出力する出力部および同期回路２０の制御信号ＳＤを出
力する出力部に接続される。ＯＲ回路２８の２人力部は
ＡＮＤ回路１４．２７の出力部に各々接続され、出力部
は出力ダート１００制御端子に接続される。ダート回路
１８はＡＮＤ回路２９とＯＲ回路３０から構成される。
ンデコーダ５のインクリメント信号出力端子および同期
回路２０の信号出力部に接続される一方、出力部がｆｌ
：１グラムカウンタ３に接続されておシ、同期回路２０
０制御信号ｓＤが入力されるとプログラムカウンタ３へ
のインクリメント信号ＰＣ＋、１の入力を禁止する。？
−）回路１７は２人力ＡＮＤ回路２７と２人力ＯＲ回路
２８から構成される。ＡＮＤ回路２７０２人力部は各々
、内部タイ建ング信号発生回路６のタイミング信号霜を
出力する出力部および同期回路２０の制御信号ＳＤを出
力する出力部に接続される。ＯＲ回路２８の２人力部は
ＡＮＤ回路１４．２７の出力部に各々接続され、出力部
は出力ダート１００制御端子に接続される。ダート回路
１８はＡＮＤ回路２９とＯＲ回路３０から構成される。
ＡＮＤ回路２９（１，の２人力部は内部タイミング信号
発□生回路６のタイミング信号Ｔｏｍを出力する出力部
と同期回路２０の゛出力部に接続される。ＯＲ回路３０
の２人力部はＡＮＤ回路１５．２９の出力部に各々接続
され、出力部は出力ダート１１の制御端子に接続される
。
発□生回路６のタイミング信号Ｔｏｍを出力する出力部
と同期回路２０の゛出力部に接続される。ＯＲ回路３０
の２人力部はＡＮＤ回路１５．２９の出力部に各々接続
され、出力部は出力ダート１１の制御端子に接続される
。
？−）回路１９はＡＮＤ回路３１とＯＲ回路３２から構
成される。ＡＮＤ回路３１の２人力部は内部タイミング
信号発生回路６のタイミング信号Ｔ’ｏｓを出力する出
力部と同期回路２０の出力部に接続される。ＯＲ回路３
２０２人力部ｔｉＡＮＤ回路１６゜３１０出力部に各々
接続され、出力部捻出力ダート１２０制御端子に接続さ
れる。
成される。ＡＮＤ回路３１の２人力部は内部タイミング
信号発生回路６のタイミング信号Ｔ’ｏｓを出力する出
力部と同期回路２０の出力部に接続される。ＯＲ回路３
２０２人力部ｔｉＡＮＤ回路１６゜３１０出力部に各々
接続され、出力部捻出力ダート１２０制御端子に接続さ
れる。
次に、第１図実施例の動作を第２図のタイミング図を参
照して説明する。
照して説明する。
第２図に示されるように、基準りｐツク信号ＣＬＫが基
準クロック信号入力端子２４に入力され、内部タイミン
グ信号発生回路６の出力端子はそれぞれ各マシンサイク
ルのタイ建ンダステートＴ、〜Ｔ４にタイミング信号Ｔ
ｏ、〜Ｔ６４を出力する。
準クロック信号入力端子２４に入力され、内部タイミン
グ信号発生回路６の出力端子はそれぞれ各マシンサイク
ルのタイ建ンダステートＴ、〜Ｔ４にタイミング信号Ｔ
ｏ、〜Ｔ６４を出力する。
いま、信号端子２６のデバッグ信号ＳＩＮが論理′″０
”であると、外部ＲＯＭ２から出力される命令に従って
マイクロコンピュータとしての通常の動作を行う。すな
わち、第２図の！シンサイクルＭ１．タイミングステー
）Ｔ、＆Ｃおいて、外部ＲＯＭ２の命令コードがインス
トラクションレジスタ４ ｔｃ ？ツチされ、かつイン
ストラクションデコーダ５で解読されて、所定の内部回
路が選択され、その出力デ・−夕がデータノ々ス１３に
出力される。たとえば、インストラクションデコーダ５
の制御信号ビラが論理“１＃（第２図への点線で示す波
形）になると、ＯＲ回路２８出力のタイミング信号ＥＭ
が論理１１”になり出力ｅ−） １０を開放し、ＲＡＭ
７のデータがデータバス１３に読み出される。
”であると、外部ＲＯＭ２から出力される命令に従って
マイクロコンピュータとしての通常の動作を行う。すな
わち、第２図の！シンサイクルＭ１．タイミングステー
）Ｔ、＆Ｃおいて、外部ＲＯＭ２の命令コードがインス
トラクションレジスタ４ ｔｃ ？ツチされ、かつイン
ストラクションデコーダ５で解読されて、所定の内部回
路が選択され、その出力デ・−夕がデータノ々ス１３に
出力される。たとえば、インストラクションデコーダ５
の制御信号ビラが論理“１＃（第２図への点線で示す波
形）になると、ＯＲ回路２８出力のタイミング信号ＥＭ
が論理１１”になり出力ｅ−） １０を開放し、ＲＡＭ
７のデータがデータバス１３に読み出される。
同様にインストラクションデコーダ５０制御信号’ＡＯ
Ｏｔたは均よ。が論理１１”になると、アキュムレータ
８ｔたは内部レジスタ９が選択され、その内容が選択的
にデータバス１３に出力される。
Ｏｔたは均よ。が論理１１”になると、アキュムレータ
８ｔたは内部レジスタ９が選択され、その内容が選択的
にデータバス１３に出力される。
ステートＴ４で祉インストラクションデコーダ５がイン
クリメント信号ＰＣ＋１を出力するため、グログ２ムカ
ウンタ３はインクリメントされ、次の命令がＲＯＭ ２
よ〕出力される。
クリメント信号ＰＣ＋１を出力するため、グログ２ムカ
ウンタ３はインクリメントされ、次の命令がＲＯＭ ２
よ〕出力される。
次に、第２図のように、マシンサイクルＭ２に信号端子
２６にデバッグ信号５ＩＮ（論理１１＃）が入力された
とすると、ＲＯＭ２に内蔵されたプログラムをテストす
るそ−ドに切換えられる。端子２６にデバッグ信号が入
力されている間、同期回路２００制御信号ＳＤは論理″
′１＃となｐ％ＡＮＤ回路２７，２９．３１が内部タイ
ミング信号発生回路６から出力される各タイミング信号
に同期してＯＲ回路２８，３０．３２の出力端子を順次
論理１１”にする。したがって、出力ダート１０゜１１
．１２は順次開状態となシ、ＲＡＭ７ 、アキニムレー
メ８．内部レジスタ９の内容が順次デー ゛タパス
１３に読出されるため、これら内部回路の動作状態をデ
ータバス出力端子２５で確認できる。
２６にデバッグ信号５ＩＮ（論理１１＃）が入力された
とすると、ＲＯＭ２に内蔵されたプログラムをテストす
るそ−ドに切換えられる。端子２６にデバッグ信号が入
力されている間、同期回路２００制御信号ＳＤは論理″
′１＃となｐ％ＡＮＤ回路２７，２９．３１が内部タイ
ミング信号発生回路６から出力される各タイミング信号
に同期してＯＲ回路２８，３０．３２の出力端子を順次
論理１１”にする。したがって、出力ダート１０゜１１
．１２は順次開状態となシ、ＲＡＭ７ 、アキニムレー
メ８．内部レジスタ９の内容が順次デー ゛タパス
１３に読出されるため、これら内部回路の動作状態をデ
ータバス出力端子２５で確認できる。
一方、同期回路２００制御信号ｓＤはインストラクショ
ンレジスタ４をリセット状態にするので、ＲＯＭ２から
出力された命令にかかわらず非動作命令（ＮＯＰ命令）
を実行する。この命令は“何もしない”命令であ夛、プ
ロセッサ内部拡変化し危い。
ンレジスタ４をリセット状態にするので、ＲＯＭ２から
出力された命令にかかわらず非動作命令（ＮＯＰ命令）
を実行する。この命令は“何もしない”命令であ夛、プ
ロセッサ内部拡変化し危い。
また、同期回路２００制御信号ｓＤとインストラクショ
ンデコーダ５のインクリメント信号ＰＣ＋１によシダー
ト回路２１からプログラムカウンタ３のインクリメント
動作を禁止する信号が出力されるので、プログラムカウ
ンタ３はその内容を保持する。
ンデコーダ５のインクリメント信号ＰＣ＋１によシダー
ト回路２１からプログラムカウンタ３のインクリメント
動作を禁止する信号が出力されるので、プログラムカウ
ンタ３はその内容を保持する。
したがって、マイクロプロセッサの内部状態を書き替え
ることなく、メモリ華内部レジスタ類の内容を順次デー
タバス出力端子２５に読出すことができる。
ることなく、メモリ華内部レジスタ類の内容を順次デー
タバス出力端子２５に読出すことができる。
次の命令を実行するには信号端子２６に入力しているデ
バッグ信号を取ル除けばよい。これｋよシ同期回路２０
０制御信号ＳＤがなくなるのでＲＯＭ２からの命令がイ
ンストラクションレジスタ４にラッチされ、かつインス
トラクションデコーダ５のインクリメント信号ＰＣ＋Ｉ
Ｋよシブログラムカウンタ３がインクリメント可能とな
る。これによルマイクロコンピュータとしての通常の動
作が再２ 開され、連続したプログラムが実行され
る。
バッグ信号を取ル除けばよい。これｋよシ同期回路２０
０制御信号ＳＤがなくなるのでＲＯＭ２からの命令がイ
ンストラクションレジスタ４にラッチされ、かつインス
トラクションデコーダ５のインクリメント信号ＰＣ＋Ｉ
Ｋよシブログラムカウンタ３がインクリメント可能とな
る。これによルマイクロコンピュータとしての通常の動
作が再２ 開され、連続したプログラムが実行され
る。
ｉ′１
以上説明したように、本発明によるマイクロプロセッサ
は内部にデバッグ回路を持っているので、命令を実行す
る毎にマイクロノ日セッサの内部回路の出力をデータバ
ス出力端子に出力（読出し）することができ、効率のよ
いグ日グラムデバッグが可能となる。
は内部にデバッグ回路を持っているので、命令を実行す
る毎にマイクロノ日セッサの内部回路の出力をデータバ
ス出力端子に出力（読出し）することができ、効率のよ
いグ日グラムデバッグが可能となる。
本発明はデバッグ期間中内部回路の内容を破壊しないの
で、１命令のデバッグ終了後直に次の命令をデバッグで
きる。
で、１命令のデバッグ終了後直に次の命令をデバッグで
きる。
また、本発明は、内部回路の各出力を順次データバスに
出力できるので、デバッグ専用の出力端子を必要としな
い利点を有している。
出力できるので、デバッグ専用の出力端子を必要としな
い利点を有している。
なお、本発明の実施例ではマイクロプロセッサの例で示
したが、１チツプマイクロコンピユータにも適用可能で
ある。
したが、１チツプマイクロコンピユータにも適用可能で
ある。
以上のように、本発明によジノログ２ムデバツグを短時
間に行えるので、マイクロプロセッサま＆ｔｉマイクロ
コンピュータの開発期間の短縮、コストダウンおよびマ
イクロコンピュータを利用した各種の応用機器・の・、
Ｐ品設計に大きな効果を提供するものである。
間に行えるので、マイクロプロセッサま＆ｔｉマイクロ
コンピュータの開発期間の短縮、コストダウンおよびマ
イクロコンピュータを利用した各種の応用機器・の・、
Ｐ品設計に大きな効果を提供するものである。
第１図は本発明のマイクロブーセッサの実施例を示す回
路図、第２図は第１図の動作を示すタイミング図である
。 １・・・マイクロプロセッサ、２・・・読出し専用メモ
リ（ＲＯＭ）、３・・・プログラムカウンタ、４・・・
インストラクションレジスタ、５・・・インストラクシ
ョンデー−ダ、６・・・内部タイ電ング信号発生回路、
７・・・内部データメモリ（ＲＡＭ）、８・・・アキュ
ムレータ、９・・・内部レジスタ、１０．１１．１２・
・・出力ダート、１３・・・データバス、１４，１５．
１６・・・ＡＮＤ回路、１７．１８，１９．２１・・・
ダート回路、２０・・・同期回路。 手続補正書 昭和１蒐牌４月２０日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特 許 願第１０６７６８ 号２、発明
の名称 マイク１１七ツサ ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、゛代理人 ５、補正命令の日付 昭和 年 月 日（自発
）（１）図面第１図に別紙朱書で示す１うに符号ｒｌＪ
管加える。
路図、第２図は第１図の動作を示すタイミング図である
。 １・・・マイクロプロセッサ、２・・・読出し専用メモ
リ（ＲＯＭ）、３・・・プログラムカウンタ、４・・・
インストラクションレジスタ、５・・・インストラクシ
ョンデー−ダ、６・・・内部タイ電ング信号発生回路、
７・・・内部データメモリ（ＲＡＭ）、８・・・アキュ
ムレータ、９・・・内部レジスタ、１０．１１．１２・
・・出力ダート、１３・・・データバス、１４，１５．
１６・・・ＡＮＤ回路、１７．１８，１９．２１・・・
ダート回路、２０・・・同期回路。 手続補正書 昭和１蒐牌４月２０日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特 許 願第１０６７６８ 号２、発明
の名称 マイク１１七ツサ ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、゛代理人 ５、補正命令の日付 昭和 年 月 日（自発
）（１）図面第１図に別紙朱書で示す１うに符号ｒｌＪ
管加える。
Claims (1)
- 半導体メモリに蓄積されたグログラムをテストするため
のデバッグ信号によシ、内部タイオング信号に同期した
制御信号を発生する同期回路と、前記制御信号によシ内
部プｐグラムカウンタのインクリメント動作を禁止する
第１の？−）回路と、前記制御信号にニジリセットされ
るインストラクションレジスタと、前記制御信号によル
内部レジスタの蓄積ｒ−夕をｒ−タパスに出力させる第
２のｒ−ト回路とを具備してなるマイクｏ ｆ ａセッ
サ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106768A JPS58223848A (ja) | 1982-06-23 | 1982-06-23 | マイクロプロセツサ |
| US06/506,195 US4636945A (en) | 1982-06-23 | 1983-06-20 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106768A JPS58223848A (ja) | 1982-06-23 | 1982-06-23 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223848A true JPS58223848A (ja) | 1983-12-26 |
| JPS6360424B2 JPS6360424B2 (ja) | 1988-11-24 |
Family
ID=14442080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106768A Granted JPS58223848A (ja) | 1982-06-23 | 1982-06-23 | マイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4636945A (ja) |
| JP (1) | JPS58223848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209852A (ja) * | 1984-04-03 | 1985-10-22 | Sanyo Electric Co Ltd | マイクロコンピユ−タの評価用チツプ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151695A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US5522082A (en) * | 1986-01-23 | 1996-05-28 | Texas Instruments Incorporated | Graphics display processor, a graphics display system and a method of processing graphics data with control signals connected to a central processing unit and graphics circuits |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| JPH0193837A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | デバッグ用マイクロプロセッサ |
| US5084814A (en) * | 1987-10-30 | 1992-01-28 | Motorola, Inc. | Data processor with development support features |
| JPH01232447A (ja) * | 1988-03-11 | 1989-09-18 | Mitsubishi Electric Corp | シングル・チップ・マイクロコンピュータ |
| US5047926A (en) * | 1989-03-15 | 1991-09-10 | Acer Incorporated | Development and debug tool for microcomputers |
| DE69127992T2 (de) * | 1990-04-20 | 1998-06-04 | Hitachi Ltd | Mikroprozessor zur Buszykluseinfügung zwecks Informationslieferung für eine Emulation |
| US5754827A (en) * | 1995-10-13 | 1998-05-19 | Mentor Graphics Corporation | Method and apparatus for performing fully visible tracing of an emulation |
| US8108198B2 (en) * | 2006-02-21 | 2012-01-31 | Mentor Graphics Corporation | Memory tracing in an emulation environment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4482953A (en) * | 1980-05-30 | 1984-11-13 | Fairchild Camera & Instrument Corporation | Computer with console addressable PLA storing control microcode and microinstructions for self-test of internal registers and ALU |
-
1982
- 1982-06-23 JP JP57106768A patent/JPS58223848A/ja active Granted
-
1983
- 1983-06-20 US US06/506,195 patent/US4636945A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209852A (ja) * | 1984-04-03 | 1985-10-22 | Sanyo Electric Co Ltd | マイクロコンピユ−タの評価用チツプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360424B2 (ja) | 1988-11-24 |
| US4636945A (en) | 1987-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6223144B1 (en) | Method and apparatus for evaluating software programs for semiconductor circuits | |
| US5357626A (en) | Processing system for providing an in circuit emulator with processor internal state | |
| US5751942A (en) | Trace event detection during trace enable transitions | |
| KR970011212B1 (ko) | 데이타 프로세서 | |
| US6668339B1 (en) | Microprocessor having a debug interruption function | |
| US5157780A (en) | Master-slave checking system | |
| US4447876A (en) | Emulator control sequencer | |
| JPS58223848A (ja) | マイクロプロセツサ | |
| US4349872A (en) | Interrupt control system | |
| US5574894A (en) | Integrated circuit data processor which provides external sensibility of internal signals during reset | |
| EP1782204A2 (en) | Emulation and debug interfaces for testing an integrated circuit with an asynchronous microcontroller | |
| US5247625A (en) | System for checking undefined addressing prescribed for each instruction of variable length using tag information to determine addressing field decoded in present or preceding cycle | |
| US5404499A (en) | Semi-automatic program execution error detection | |
| JPS594051B2 (ja) | ワンチツプ・マイクロプロセツサのテスト処理方式 | |
| JPS62197831A (ja) | デ−タ処理装置 | |
| KR930007015B1 (ko) | 3단계 파이프 라인을 사용한 마이크로 프로세서에서 데이타의 상관성 충돌방지회로 | |
| Krummel et al. | Advances in microcomputer development systems | |
| JP2808985B2 (ja) | 情報処理装置及びデバッグ装置 | |
| JP2755318B2 (ja) | トレース回路 | |
| KR0150161B1 (ko) | 마이콤 내부레지스터 및 램의 데이터를 디스플레이하기 위한 장치 | |
| JPH0261731A (ja) | マイクロプロセッサ | |
| JPS6235947A (ja) | 制御装置 | |
| JPS6428747A (en) | Microprocessor | |
| JPH0357033A (ja) | リアルタイムトレーサ | |
| JPS61165171A (ja) | マイクロコンピユ−タ |