JP3636658B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より詳細には、２つのバンクが独立に動作する同時実行動作機能（以下、ＤＵＡＬ機能と呼ぶ）を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
現在、不揮発性の半導体記憶装置としては、フラッシュメモリが採用されており、バンク構造を有するＤＵＡＬ機能搭載品が主流になっている（例えば、特開平１１−８６５７６号公報）。ＤＵＡＬ機能搭載品は、２つのバンクを有し、一方のバンクで書込み又は消去を行い、他方のバンクで読出しを同時に行う。
【０００３】
図８は、従来の不揮発性の半導体記憶装置（以下、フラッシュメモリと呼ぶ）のブロック図である。半導体記憶装置は、アドレスが入力されるアドレスインターフェイス部１５、コマンドに基づいて制御を行う動作制御部１６、４つのブロックから成るメモリ部１４、及び、データが入出力されるデータインターフェイス部１７で構成される。
【０００４】
メモリ部１４の切替え回路２１、デコーダ２３、メモリセル群２４、及び、メモリ制御回路２７は、第１ブロックを構成する。同様に各切替え回路、各デコーダ、各メモリセル群、及び、各メモリ制御回路の組合せによって、第２〜４ブロックが形成される。メモリ部１４は、第１及び第２ブロックがバンクＡとして割り当てられ、第３及び第４ブロックがバンクＢとして割り当てられる。
【０００５】
データインターフェイス部１７のコマンド監視回路１０は、入力端子４３〜４５の各レベルが所定の状態になると、コマンド許可信号１２０を入出力制御回路８に入力する。入出力制御回路８は、コマンド許可信号１２０が入力されると、ＩＯバッファ９を経由して、ＩＯ端子４２から入力したＩＯデータ１１９を動作コマンド１１８として動作制御部１６の内部制御回路３に入力する。
【０００６】
動作制御部１６の内部制御回路３は、動作コマンド１１８の内容が書込み又は消去であれば、書込み活性化信号１０４を入力し書込み電源発生回路４を活性化し、又は、消去活性化信号１０７を入力し消去電源発生回路７を活性化して、オートプログラムを実行する。その後、内部制御回路３は、読出し活性化信号１０６を入力し読出し電源発生回路６を活性化する。
【０００７】
メモリ部１４の切替え回路２１、２２、３１、及び、３２には、活性化された電源が入力される。切替え回路２１及び２２には、動作制御部１６の内部制御回路３からバンクＡ電源信号１１２が入力され、切替え回路３１及び３２には、内部制御回路３からバンクＢ電源信号１１３が入力される。
【０００８】
ユーザは、書込みコマンドをＩＯ端子４２に入力し、バンクＡ内の例えば第１ブロック内の領域を示す書込みアドレスをＡＤ端子４１に入力して、ＩＯ端子４２に書込みデータを入力する。その後、バンクＢ内の例えば第３ブロック内の領域を示す読出しアドレスをＡＤ端子４１に入力する。
【０００９】
アドレスインターフェイス部１５のＡＤバッファ１は、書込みアドレスをラッチし、入力アドレス１０１としてバンクデコーダ２に入力する。バンクデコーダ２は、書込みアドレスに基づいて、バンクＡ選択信号１０２をＡＤバッファ１、動作制御部１６の内部制御回路３、及び、データインターフェイス部１７の入出力制御回路８に入力する。
【００１０】
ＡＤバッファ１は、バンクＡ選択信号１０２が入力されると、オートプログラムが終了するまで、書込みアドレスをバンクＡアドレス１１４としてメモリ部１４のデコーダ２３及び２６に入力する。デコーダ２３は、書込みアドレスに基づいて、メモリ部１４のメモリセル群２４内の指定領域を選択する。
【００１１】
データインターフェイス部１７の入出力制御回路８は、書込みデータをラッチし、バンクＡデータ１１６として、書込みオートプログラムが終了するまでメモリ制御回路２７及び２８に入力する。メモリ制御回路２７は、書込みデータをメモリセル群２４内の指定領域に書き込む。
【００１２】
ＡＤバッファ１は、書込みアドレスをラッチしているので無条件に、第３ブロック内の領域を示す読出しアドレスを入力アドレス１０１としてバンクデコーダ２に入力する。バンクデコーダ２は、バンクＢ選択信号１０３をＡＤバッファ１、動作制御部１６の内部制御回路３、及び、データインターフェイス部１７の入出力制御回路１０に入力する。ＡＤバッファ１は、読出しアドレスをバンクＢアドレス１１５としてメモリ部１４のデコーダ３３及び３６に入力する。
【００１３】
メモリ部１４のデコーダ３３は、読出しアドレスに基づくメモリセル群３４内の領域を指定する。メモリ制御回路３７は、センスアンプを用いてレベル判定し、指定されたメモリセル群３４内の領域を読み出す。メモリ制御回路３７は、読出しデータをバンクＢデータ１１７として、データインターフェイス部１７の入出力制御回路８に入力する。
【００１４】
入出力制御回路８は、書込みデータをラッチしているので、無条件にバンクＢデータ１１７をＩＯデータ１１９として、ＩＯバッファ９を経由しＩＯ端子４２から出力する。
【００１５】
半導体記憶装置は、バンクＡに対する書込み動作、及び、バンクＢに対する読出し動作を同時に実行し、ＤＵＡＬ機能を実現する。
【００１６】
【発明が解決しようとする課題】
上記従来のフラッシュメモリでは、バンクＡ及びＢを構成するブロック数が常に固定された状態のまま、ＤＵＡＬ機能が実現される。
【００１７】
ところで、フラッシュメモリは、使用用途等に応じて、必要とする各バンクのメモリ容量が異なる。バンクＡに対して第１ブロック内の領域を示す書込みアドレスを指定しても、第２ブロックがバンクＡとして固定的に割り当てられているので、バンクＢに対する読出しアドレスは、第３及び第４ブロック内の領域しか指定できない。
【００１８】
ユーザは、ＤＵＡＬ動作を行う各バンクの読出し動作が行われるメモリ容量、又は、書込み動作が行われるメモリ容量の一方が必要とするメモリ容量より小さい場合には容量の大きなフラッシュメモリを使用しなければならない。
【００１９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、ユーザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが可能な半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、順次に配列された３以上のブロックから成るメモリ領域がブロック単位に２つのバンクに切り分けられ、順次に入力する第１アドレス及び第２アドレスに基づいて、双方のバンクが独立に動作するＤＵＡＬ機能を有する半導体記憶装置において、前記第１アドレスに基づいて、バンクの切分け位置を決定するブロックデコーダを備えることを特徴とする。
【００２１】
本発明の半導体記憶装置は、ブロックデコーダが、最初に入力される第１アドレスに基づいて、バンクの切分け位置を決定することにより、引き続き第１アドレスが指定するブロック以外のブロックを指定する第２アドレスを入力することによって、ＤＵＡＬ機能が有効に働く。この場合、第２アドレスとして広い範囲のブロックの指定が可能となる。
【００２２】
本発明の半導体記憶装置では、前記ブロックデコーダは、前記第２アドレスが最も広いアドレス空間を指定できるようにバンクの切分け位置を決定することが好ましい。この場合、ユーザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが可能になる。
【００２３】
また、本発明の半導体記憶装置は、順次に配列された３以上のブロックからなるメモリ領域がブロック単位に第１及び第２のバンクに切り分けられ、順次に入力する第１アドレスおよび第２アドレスに基づいて、双方のバンクが独立に動作するＤＵＡＬ機能を有する半導体記憶装置において、
アドレスバッファから出力された前記第１及び第２アドレスが入力され、前記第１アドレスを前記第１のバンクに選択的に供給し、前記第２アドレスを前記第２のバンクに選択的に供給するスイッチを有することを特徴とする。
【００２４】
本発明の半導体記憶装置は、第１アドレスを前記第１のバンクに選択的に供給し、前記第２アドレスを前記第２のバンクに選択的に供給するスイッチを有するので、ユーザの使用用途等に応じたバンクの切分けが可能になる。
【００２５】
書込みアドレス又は消去アドレスが示す照合データと書込みデータ又は消去データとを照合し、該照合の結果が一致すると前記書込み又は消去が動作しないことも本発明の好ましい態様である。この場合、メモリに対する不必要な書込み又は消去の動作が抑えられるので、メモリの劣化を防ぐ効果がある。
【００２６】
本発明の半導体記憶装置では、前記第１アドレスに基づいて書込み又は消去を行い、前記第２アドレスに基づいて読出しを行うこと、又は、前記メモリ領域は、フラッシュメモリで構成されることもできる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態例に基づいて、本発明の半導体記憶装置について図面を参照して説明する。図１は、本発明の第１実施形態例のフラッシュメモリのブロック図である。説明を容易にするため、４ブロックから成る２バンク構成のメモリについて説明する。
【００２８】
フラッシュメモリは、アドレスインターフェイス部１５、動作制御部１６、メモリ部１３、データインターフェイス部１７、及び、ブロックデコーダ１１で構成される。アドレスインターフェイス部１５は、ＡＤバッファ１及びバンクデコーダ２で構成され、ＡＤ端子４１を有する。動作制御部１６は、内部制御回路３、書込み電源発生回路４、照合電源発生回路５、読出し電源発生回路６、及び、消去電源発生回路７で構成される。
【００２９】
メモリ部１３は、４つの切替え回路、４つのデコーダ、４つのメモリセル群、４つのメモリ制御回路、及び、１２個のスイッチで構成される。各メモリセル群は、フラッシュメモリセルで構成される。
【００３０】
切替え回路２１、デコーダ２３、メモリセル群２４、及び、メモリ制御回路２７は、第１ブロックを構成する。同様に各切替え回路、各デコーダ、各メモリセル群、及び、各メモリ制御回路の組合せによって、第２〜４ブロックが形成される。
【００３１】
図２は、図１のスイッチ２０１〜２１２の内の１つを示す回路図である。各スイッチ２０１〜２１２は、ｐチャンネル型トランジスタＱp1、ｎチャンネル型トランジスタＱn1、及び、インバータＩV1を有するトランスファーゲートとして構成される。
【００３２】
各スイッチのａ端子とｂ端子との間は、ｃ端子がＨレベルであればオンし、ｃ端子がＬレベルであればオフする。
【００３３】
スイッチ２０１、２０３、２０７、及び、２０９は、順次に接続されており、その１つがオフすると、その位置でバンクＡ電源信号１１２とバンクＢ電源信号１１３とが切り分けられる。スイッチ２０２、２０４、２０８、及び、２１０は、順次に接続されており、その１つがオフすると、その位置でバンクＡアドレス１１４とバンクＢアドレス１１５とが切り分けられる。スイッチ２０５、２０６、２１１、及び、２１２は、順次に接続されており、その１つがオフすると、その位置でバンクＡデータ１１６とバンクＢデータ１１７とが切り分けられる。
【００３４】
切替え回路２１及び２２の選択入力は、スイッチ２０１及び２０３のａ端子に夫々接続される。切替え回路３１及び３２の選択入力は、スイッチ２０７及び２０９のｂ端子に夫々接続される。
【００３５】
デコーダ２３及び２６のアドレス入力は、スイッチ２０２及び２０４のａ端子に夫々接続される。デコーダ３３及び３６のアドレス入力は、スイッチ２０８及び２１０のｂ端子に夫々接続される。
【００３６】
メモリ制御回路２７及び２８のデータ入出力は、スイッチ２０５及び２０６のａ端子に夫々接続される。メモリ制御回路３７及び３８のデータ入出力は、スイッチ２１１及び２１２のｂ端子に夫々接続される。
【００３７】
データインターフェイス部１７は、入出力制御回路８、ＩＯバッファ９、及び、コマンド監視回路１０で構成され、ＩＯ端子４２、ＣＥ端子４３、ＷＥ端子４４、及び、ＯＥ端子４４を有する。
【００３８】
ＡＤバッファ１は、特定の領域を指定するアドレスがＡＤ端子４１から入力され、入力されたアドレスを入力アドレス１０１としてバンクデコーダ２及びブロッデコーダ１１に入力する。ＡＤバッファ１は、書込み動作又は消去動作の開始直後に、入力されたアドレスを書込みアドレス又は消去アドレスとしてラッチする機能を有する。
【００３９】
ブロックデコーダ１１は、入力アドレス１０１として最初に入力される第１アドレスに基づいてバンクの切分けを行う。メモリ部１３は、バンクの切分け位置から、左側のブロック群がバンクＡとして割り当てられ、右側のブロック群がバンクＢとして割り当てられる。
【００４０】
ブロックデコーダ１１は、第１アドレスが示す領域がどのブロックであるのかを調べ、指定されたブロックが含まれる一方のバンクのブロック数がなるべく小さくなるようにバンクの切分け位置を決定する。この場合、他方のバンクのブロック数がなるべく大きくなるので、次に入力される第２アドレスが最も広いアドレス空間を指定できる。
【００４１】
ブロックデコーダ１１は、バンクの切分け位置を示す切分け位置信号１２８をバンクデコーダ２に入力する。ブロックデコーダ１１は、オンさせる各スイッチのｃ端子にＨレベルの信号を入力し、オフさせる各スイッチのｃ端子にＬレベルの信号を入力して、スイッチ２０１〜２１２を制御する。ブロックデコーダ１１は、バンクの切分け位置に対応するスイッチをオフする。
【００４２】
バンクデコーダ２は、切分け位置信号１２８に基づいて、入力アドレス１０１により指定された領域がバンクＡ又はバンクＢの何れであるのか判断する。バンクＡであればバンクＡ選択信号１０２を発生し、バンクＢであればバンクＢ選択信号１０３を発生し、バンクＡ選択信号１０２又はバンクＢ選択信号１０３をＡＤバッファ１、内部制御回路３、及び、入出力制御回路８に入力する。
【００４３】
ＡＤバッファ１は、入力されたアドレスに対して、バンクＡ選択信号１０２が入力されると、バンクＡアドレス１１４としてスイッチ２０２のａ端子に入力し、バンクＢ選択信号１０３が入力されると、バンクＢアドレス１１５としてスイッチ２１０のｂ端子に入力する。
【００４４】
ＩＯバッファ９は、図示されないマイクロコンピュータとの間で、ＩＯ端子４２から転送データが入出力され、転送データをＩＯデータ１１９として、入出力制御回路８との間で入出力する。
【００４５】
コマンド監視回路１０は、ＣＥ端子４３、ＷＥ端子４４、及び、ＯＥ入力端子４５の各レベルの状態を監視し、ＯＥ端子４５がＨレベル、且つ、ＣＥ端子４３及びＷＥ端子４４がＬレベルになると、コマンド許可信号１２０を入出力制御回路８に入力する。
【００４６】
入出力制御回路８は、コマンド許可信号１２０が入力されると、ＩＯデータ１１９を動作コマンド１１８として内部制御回路３に入力する。
【００４７】
内部制御回路３は、動作コマンド１１８の内容を認識し、バンクＡ選択信号１０２又はバンクＢ選択信号１０３に基づいて、バンクＡ及びバンクＢが書込み、読出し、照合、又は、消去の何れの動作であるのか夫々認識する。
【００４８】
内部制御回路３は、バンクＡに対する動作電源の種類を示すバンクＡ電源信号１１２をスイッチ２０１のａ端子に入力し、バンクＢに対する動作電源の種類を示すバンクＢ電源信号１１３をスイッチ２０９のｂ端子に入力する。
【００４９】
内部制御回路３は、バンクＡ電源信号１１２又はバンクＢ電源信号１１３が示す動作の種類に応じて、各電源発生回路を活性化する。書込み動作であれば、書込み活性化信号１０４を書込み電源発生回路４に入力し、照合動作であれば、照合活性化信号１０５を照合電源発生回路５に入力し、読出し動作であれば、読出し活性化信号１０６を読出し電源発生回路６に入力し、消去動作であれば、消去活性化信号１０７を消去電源発生回路７に入力する。
【００５０】
書込み電源発生回路４は、書込み活性化信号１０４が入力されると活性化し、書込み電源１０８を発生する。照合電源発生回路５は、照合活性化信号１０５が入力されると活性化し、照合電源１０９を発生する。読出し電源発生回路６は、読出し活性化信号１０６が入力されると活性化し、読出し電源１１０を発生する。消去電源発生回路７は、消去活性化信号１０７が入力されると活性化し、消去電源１１１を発生する。
【００５１】
切替え回路２１、２２、３１、及び、３２は、選択入力からのバンクＡ電源信号１１２又はバンクＢ電源信号１１３に基づいて、書込み電源１０８、照合電源１０９、読出し電源１１０、又は、消去電源１１１の何れか１つの動作電源を選択し、デコーダ２３、２６、３３、及び、３６に夫々入力する。
【００５２】
デコーダ２３、２６、３３、及び、３６の何れか１つは、アドレス入力からのバンクＡアドレス１１４又はバンクＢアドレス１１５に基づいて、メモリセル群２４、２５、３４、及び、３５の領域から夫々参照し、バンクＡ又はバンクＢに対応する２つの領域を夫々選択する。デコーダ２３、２６、３３、及び、３６は、選択された動作電源をメモリ制御回路２７、２８、３７、及び、３８に夫々供給する。
【００５３】
第１〜第４ブロックは、バンクＡアドレス１１４又はバンクＢアドレス１１５に基づいて、書込み電源１０８が供給されると書込みが行われ、照合電源１０９が供給されると照合が行われ、読出し電源１１０が供給されると読出しが行われ、消去電源１１１が供給されると消去が行われる。
【００５４】
メモリ制御回路２７、２８、３７、及び、３８は、センスアンプ及び書込み回路を有する。書込み回路は、書込み動作時に、選択領域内の各メモリセルのドレインに書込み電源１０８を供給し、書込みデータを書き込む。センスアンプは、読出し動作時に、選択領域内の各メモリセルの保持電圧をレベル判定して、読出しデータとして出力する。メモリ制御回路２７、２８、３７、及び、３８は、書込みデータ又は読出しデータをバンクＡデータ１１６又はバンクＢデータ１１７として入出力する。
【００５５】
入出力制御回路８は、バンクＡデータ１１６をスイッチ２０５のａ端子に入出力し、バンクＢデータ１１７をスイッチ２１２のｂ端子に入出力する。
【００５６】
入出力制御回路８は、バンクＡデータ１１６又はバンクＢデータ１１７をＩＯデータ１１９としてＩＯバッファ９との間で入出力する。ＩＯバッファ９は、ＩＯ端子４２を介して、ＩＯデータ１１９の内容をマイクロコンピュータとの間で入出力する。
【００５７】
以下、バンクの切分け動作について説明する。例えば、ユーザは、マイクロコンピュータを用いて、書込みコマンドをＩＯ端子４２に入力し、第１アドレスとして第１ブロック内の領域を示す書込みアドレスをＡＤ端子４１に入力する。その後、第２アドレスとして第３ブロック内の領域を示す読出しアドレスをＡＤ端子４１に入力する。
【００５８】
ブロックデコーダ１１は、スイッチ２０１、２０２、及び、２０５をオフし、スイッチ２０３、２０４、及び、２０６〜２１２をオンする。書込み動作のバンクＡには、第１ブロックが割り当てられ、読出し動作のバンクＢには、第２〜第４ブロックが割り当てられる。
【００５９】
内部制御回路３は、ユーザからの動作コマンド１１８の内容が書込みであることを認識すると、オートプログラムを実行する。
【００６０】
図３は、オートプログラムのフローチャートである。オートプログラムは、入力されたコマンドの内容が書込み又は消去であると実行される。書込み動作又は消去動作は、互いに電気的動作が異なるだけであり、コマンド入力直後に入力されたアドレスが示す領域に対して実行される。また、ブロック単位の広い範囲の領域に対して、消去動作を実行することもできる。
【００６１】
ＡＤバッファ１及び入出力制御回路８は、ラッチ内容をクリアし、ＡＤバッファ１は、書込みアドレスをラッチし、入出力制御回路８は、書込みデータをラッチする（ステップＳ１１）。照合電源発生回路５を活性化し、照合動作を示すバンクＡ電源信号１１２を発生し、書込みアドレスをデコーダ２３に入力する。書込みアドレスが示すメモリセル群２４内の領域から照合データを読み出し、照合データと書込みデータとを比較する照合動作を行う（ステップＳ１２）。
【００６２】
メモリ部１３は、書込み動作や消去動作の回数が増えると、メモリが劣化する。照合動作は、書込みや消去の際に、同じ値を上書きする不必要な動作を抑制することにより、メモリが劣化することを防ぐ効果がある。
【００６３】
ステップＳ１２の照合結果が“一致”であると、オートプログラムを終了する。照合結果が“不一致”であると、書込み電源発生回路４を活性化し、書込み動作を示すバンクＡ電源信号１１２を発生して、書込みアドレスが示すメモリセル群２４内の領域に書込みデータを書き込む（ステップＳ１３）。その後、ステップＳ１２から処理を継続する。
【００６４】
バンクデコーダ２は、入力アドレス１０１として書込みアドレスが入力されると、書込みアドレスの内容に基づいて、第１ブロックを指定するバンクＡ選択信号１０２を発生する。ＡＤバッファ１は、バンクＡ選択信号１０２が入力されると、オートプログラムが終了するまで、バンクＡアドレス１１４を発生する。
【００６５】
入出力制御回路８は、バンクＡ選択信号１０２が入力されると、書込みデータをバンクＡデータ１１６として、オートプログラムが終了するまで第１ブロックに入力する。
【００６６】
バンクＡ電源信号１１２は、切替え回路２１に入力され、バンクＢ電源信号１１３は、切替え回路２２、３１、及び、３２に入力される。バンクＡアドレス１１４は、デコーダ２３に入力され、バンクＢアドレス１１５は、デコーダ２６、３３、及び、３６に入力される。バンクＡデータ１１６は、書込みデータを示し、入出力制御回路８からメモリ制御回路２７に入力される。バンクＢデータ１１７は、読出しデータを示し、メモリ制御回路３７から入出力制御回路８に入力される。
【００６７】
その後、オートプログラムの実行中に、第２アドレスとして第３ブロックの領域を示すアドレスが、ＡＤバッファ１に入力される。第２アドレスは、無条件に読出しアドレスであると認識されるので、バンクＢの第３ブロックの領域に対する読出しが行われる。
【００６８】
第１ブロックは、バンクＡとしてオートプログラムによる書込みが行われる。第２〜４ブロックは、バンクＢとして読出しが行われる。
【００６９】
上記実施形態例によれば、ブロックデコーダが、最初に入力される第１アドレスに基づいて、バンクの切分け位置を決定することにより、引き続き第１アドレスが指定するブロック以外のブロックを指定する第２アドレスを入力することによって、ＤＵＡＬ機能が有効に働く。この場合、第２アドレスとして広い範囲のブロックの指定が可能となる。
【００７０】
図４は、本発明の第２実施形態例のフラッシュメモリのブロック図である。本実施形態例は、先の実施形態例が書込みアドレス（第１アドレス）に基づいてバンクの切分けが実施されることに代えて、ユーザから入力される切分けコマンド及び切分け位置情報に基づいてバンクの切分けが実施される。
【００７１】
フラッシュメモリは、ブロックデコーダ１１に代えて、バンク切分け制御回路１２を有する。バンクの切分け動作以外の全ての動作は、先の実施形態例と同様になるので、バンクの切分け動作のみについて説明する。
【００７２】
図５は、バンク切分け制御回路１２のブロック図である。バンク切分け制御回路１２は、ラッチ回路５１、バンクカット回路５２、メモリセル制御回路５３、５４、メモリセル５５、５６、デコーダ５７、及び、切替え回路５８で構成される。
【００７３】
切替え回路５８は、入力される切分け電源信号１２１に基づいて、書込み電源１０８、照合電源１０９、読出し電源１１０、又は、消去電源１１１の何れか１つを選択し、デコーダ５７に供給する。
【００７４】
メモリセル制御回路５３、５４、メモリセル５５、５６、及び、デコーダ５７は、アドレスが固定されたメモリブロックを構成する。メモリブロックは、２ビットの情報が記憶できる。
【００７５】
デコーダ５７は、選択された動作電源をメモリセル制御回路５３、５４、メモリセル５５、及び、５６に供給する。デコーダ５７は、アドレスが固定されているので、メモリセル５５及び５６に対するアドレス入力が不要である。
【００７６】
メモリセル５５及び５６は、フラッシュメモリで構成される。メモリセル制御回路５３及び５４は、センスアンプ及び書込み回路を有し、各動作をメモリセル５５及び５６に対して夫々行う。
【００７７】
メモリセル制御回路５３は、切分けデータ１２２の最下位ビットの情報をメモリセル５５に書き込み、メモリセル５５の記憶情報をバンクカット回路５２のｄ端子に入力する。メモリセル制御回路５４は、切分けデータ１２２の最上位ビットの情報をメモリセル５６に書き込み、メモリセル５６の記憶情報をバンクカット回路５２のｅ端子に入力する。切分けデータ１２２は、２ビットの情報である。信号線のレベルは、“１”がＨレベルに対応し、“０”がＬレベルに対応する。
【００７８】
バンクカット回路５２のｆ端子、ｇ端子、ｈ端子、及び、ｉ端子は、ラッチ回路５１のｊ端子、ｋ端子、ｌ端子、及び、ｍ端子に夫々接続される。
【００７９】
ラッチ回路５１は、スイッチ信号１２４をｑ端子からスイッチ２０１、２０２、及び、２０５に入力し、スイッチ信号１２５をｐ端子からスイッチ２０３、２０４、及び、２０６に入力し、スイッチ信号１２６をｏ端子からスイッチ２０７、２０８、及び、２１１に入力し、スイッチ信号１２７をｎ端子からスイッチ２０９、２１０、及び、２１２に入力する。
【００８０】
図６は、図５のバンクカット回路５２の回路図である。バンクカット回路５２は、インバータＩV2〜ＩV9、及び、２入力のＮＡＮＤゲートＮD1〜ＮD4で構成される。ＮＡＮＤゲートＮD1の第１入力は、ｄ端子、インバータＩV2の入力、ＮＡＮＤゲートＮD3の第１入力、及び、インバータＩV4の入力に接続される。ＮＡＮＤゲートＮD1の第２入力は、ｅ端子、ＮＡＮＤゲートＮD2の第２入力、インバータＩV3の入力、及び、インバータＩV5の入力に接続される。ＮＡＮＤゲートＮD2の第１入力は、インバータＩV2の出力に接続される。ＮＡＮＤゲートＮD3の第２入力は、インバータＩV3の出力に接続される。ＮＡＮＤゲートＮD4の第１入力は、インバータＩV4の出力に接続される。ＮＡＮＤゲートＮD4の第２入力は、インバータＩV5の出力に接続される。
【００８１】
ＮＡＮＤゲートＮD1の出力は、インバータＩV6を介してｆ端子に接続される。ＮＡＮＤゲートＮD2の出力は、インバータＩV7を介してｇ端子に接続される。ＮＡＮＤゲートＮD3の出力は、インバータＩV8を介してｈ端子に接続される。ＮＡＮＤゲートＮD4の出力は、インバータＩV9を介してｉ端子に接続される。
【００８２】
バンクカット回路５２は、ｄ端子及びｅ端子に入力される値に応じて、ｆ端子、ｇ端子、ｈ端子、又は、ｉ端子の４つの中から１つをＨレベルにし、他の３つをＬレベルにするデコーダである。
【００８３】
図７は、図５のラッチ回路５１の回路図である。ラッチ回路５１は、インバータＩV10、及び、４つのラッチ部６１〜６４で構成される。ラッチ部６１〜６４は、インバータＩV11、ＩV12、及び、ｎチャネル型トランジスタＱn2、Ｑn3で構成される。
【００８４】
ラッチ部６１〜６４のラッチ入力は、トランジスタＱn2を介してインバータＩV11の入力、及び、インバータＩV12の出力に接続される。インバータＩV11の入力は、トランジスタＱn3を介してグランドに接続される。インバータＩV11の出力、及び、インバータＩV12の入力は、ラッチ部６１〜６４のラッチ出力に接続される。
【００８５】
ラッチ部６１〜６４のトランジスタＱn2のゲートは、ｒ端子、及び、インバータＩV10の入力に全て接続される。ラッチ部６１〜６４のトランジスタＱn3のゲートは、インバータＩV10の出力に全て接続される。
【００８６】
ラッチ部６１、６２、６３、及び、６４のラッチ入力は、ｊ端子、ｋ端子、ｌ端子、及び、ｍ端子に夫々接続され、ラッチ部６１、６２、６３、及び、６４のラッチ出力は、ｎ端子、ｏ端子、ｐ端子、及び、ｑ端子に夫々接続される。
【００８７】
ラッチ回路５１は、ｒ端子がＨレベルになると、ｊ端子、ｋ端子、ｌ端子、及び、ｍ端子から入力される信号を夫々ラッチし、ラッチした信号と反転する信号をｎ端子、ｏ端子、ｐ端子、及び、ｑ端子から夫々出力する。
【００８８】
ラッチ回路５１は、図示されない内部信号発生回路を有する。内部信号発生回路は、ラッチした内容に応じた切分け位置信号１２８を内部制御回路３に入力する。
【００８９】
例えば、マイクロコンピュータは、バンクの切分けを要求する切分けコマンドをＩＯ端子４２から入力し、その後、切分け位置情報をＩＯ端子４２から入力する。切分け位置情報の値には、“０”が指定される。
【００９０】
切分け位置情報の値に“０”、“１”、“２”、又は、“３”を指定すると、バンクＡが、第１ブロック、第１と第２ブロック、第１と第２ブロック、又は、第１〜第３ブロックとして夫々設定され、バンクＢが、第２〜４ブロック、第３と第４ブロック、第３と第４ブロック、又は、第４ブロックとして夫々設定される。
【００９１】
内部制御回路３は、動作コマンド１１８として切分けコマンドが入力されると、書込み電源発生回路４を活性化し、１番目の切分け電源信号１２１をバンク切分け制御回路１２に入力する。１番目の切分け電源信号１２１は、書込み動作を示す。入出力制御回路８は、入力された切分け情報を切分けデータ１２２としてバンク切分け制御回路１２に入力する。バンク切分け制御回路１２は、書込み動作を行う。メモリ制御回路５３及び５４は、切分け情報の“０”をメモリセル５５及び５６に夫々書き込む。
【００９２】
内部制御回路３は、読出し電源発生回路６を活性化し、２番目の切分け電源信号１２１をバンク切分け制御回路１２に入力する。２番目の切分け電源信号１２１は、読出し動作を示す。バンク切分け制御回路１２は、読出し動作を行う。メモリ制御回路５３は、メモリセル５５からの読出しデータをバンクカット回路５２のｄ端子に入力し、メモリ制御回路５４は、メモリセル５６からの読出しデータをバンクカット回路５２のｅ端子に入力する。
【００９３】
バンクカット回路５２は、“０”の読出しデータに基づいて、ｆ端子、ｇ端子、及び、ｈ端子がＬレベルになり、ｉ端子がＨレベルになる。切替え回路５８は、切分け電源信号１２１に基づいて、読出し動作を認識すると、Ｈレベルのラッチ信号１２３をラッチ回路５１のｒ端子に入力する。ラッチ回路５１は、Ｌレベルのスイッチ信号１２４を入力し、Ｈレベルのスイッチ信号１２５〜１２７を入力する。
【００９４】
先の実施形態例では、オートプログラムの書込みアドレスによってバンクの切分け位置が決定するので、オートプログラムの実行毎にバンクの切分け位置が変動することがある。本実施形態例では、ユーザから入力される切分けコマンド及び切分け位置情報によりバンクの切分け位置が決定するので、ユーザの意図しないバンクの切分けは起こらない。
【００９５】
上記実施形態例によれば、バンク切分け制御回路がユーザが入力する切分けコマンド及び切分け情報に基づいて、切分け位置を決定するので、ユーザの使用用途等に応じたバンクの切分けが可能になる。
【００９６】
なお、上記実施形態例では、メモリ部１３が４つのブロックから構成される場合について説明したが、ブロック数を増加させれば、より最適なバンクの切分けが行える。
【００９７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体記憶装置は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体記憶装置も、本発明の範囲に含まれる。
【００９８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置では、ユーザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが可能になるので、製品が搭載される回路基板の設計が容易になり、回路基板等の低コストや小型化になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例のフラッシュメモリのブロック図である。
【図２】図１のスイッチ２０１〜２１２の内の１つを示す回路図である。
【図３】オートプログラムのフローチャートである。
【図４】本発明の第２実施形態例のフラッシュメモリのブロック図である。
【図５】バンク切分け制御回路１２のブロック図である。
【図６】図５のバンクカット回路５２の回路図である。
【図７】図５のラッチ回路５１の回路図である。
【図８】従来のフラッシュメモリのブロック図である。
【符号の説明】
１ ＡＤバッファ
２ バンクデコーダ
３ 内部制御回路
４ 書込み電源発生回路
５ 照合電源発生回路
６ 読出し電源発生回路
７ 消去電源発生回路
８ 入出力制御回路
９ ＩＯバッファ
１０ コマンド監視回路
１１ ブロックデコーダ
１２ バンク切分け制御回路
１３、１４ メモリ部
１５ アドレスインターフェイス部
１６ 動作制御部
１７ データインターフェイス部
２１、２２、３１、３２、５８ 切替え回路
２３、２４、３３、３４、５７ デコーダ
２４、２５、３４、３５ メモリセル群
２７、２８、３７、３８ メモリ制御回路
４１ ＡＤ端子
４２ ＩＯ端子
４３ ＣＥ端子
４４ ＷＥ端子
４５ ＯＥ端子
５１ ラッチ回路
５２ バンクカット回路
５３、５４ メモリセル制御回路
５５、５６ メモリセル
６１〜６４ ラッチ部
１０１ 入力アドレス
１０２ バンクＡ選択信号
１０３ バンクＢ選択信号
１０４ 書込み活性化信号
１０５ 照合活性化信号
１０６ 読出し活性化信号
１０７ 消去活性化信号
１０８ 書込み電源
１０９ 照合電源
１１０ 読出し電源
１１１ 消去電源
１１２ バンクＡ電源信号
１１３ バンクＢ電源信号
１１４ バンクＡアドレス
１１５ バンクＢアドレス
１１６ バンクＡデータ
１１７ バンクＢデータ
１１８ 動作コマンド
１１９ ＩＯデータ
１２０ コマンド許可信号
１２１ 切分け電源信号
１２２ 切分けデータ
１２３ ラッチ信号
１２４〜１２７ スイッチ信号
１２８ 切分け位置信号
Ｑp1 ｐチャネル型トランジスタ
Ｑn1、Ｑn2 ｎチャネル型トランジスタ
ＩNV1〜ＩNV12 インバータ
ＮD1〜ＮD4 ＮＡＮＤゲート
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より詳細には、２つのバンクが独立に動作する同時実行動作機能（以下、ＤＵＡＬ機能と呼ぶ）を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
現在、不揮発性の半導体記憶装置としては、フラッシュメモリが採用されており、バンク構造を有するＤＵＡＬ機能搭載品が主流になっている（例えば、特開平１１−８６５７６号公報）。ＤＵＡＬ機能搭載品は、２つのバンクを有し、一方のバンクで書込み又は消去を行い、他方のバンクで読出しを同時に行う。
【０００３】
図８は、従来の不揮発性の半導体記憶装置（以下、フラッシュメモリと呼ぶ）のブロック図である。半導体記憶装置は、アドレスが入力されるアドレスインターフェイス部１５、コマンドに基づいて制御を行う動作制御部１６、４つのブロックから成るメモリ部１４、及び、データが入出力されるデータインターフェイス部１７で構成される。
【０００４】
メモリ部１４の切替え回路２１、デコーダ２３、メモリセル群２４、及び、メモリ制御回路２７は、第１ブロックを構成する。同様に各切替え回路、各デコーダ、各メモリセル群、及び、各メモリ制御回路の組合せによって、第２〜４ブロックが形成される。メモリ部１４は、第１及び第２ブロックがバンクＡとして割り当てられ、第３及び第４ブロックがバンクＢとして割り当てられる。
【０００５】
データインターフェイス部１７のコマンド監視回路１０は、入力端子４３〜４５の各レベルが所定の状態になると、コマンド許可信号１２０を入出力制御回路８に入力する。入出力制御回路８は、コマンド許可信号１２０が入力されると、ＩＯバッファ９を経由して、ＩＯ端子４２から入力したＩＯデータ１１９を動作コマンド１１８として動作制御部１６の内部制御回路３に入力する。
【０００６】
動作制御部１６の内部制御回路３は、動作コマンド１１８の内容が書込み又は消去であれば、書込み活性化信号１０４を入力し書込み電源発生回路４を活性化し、又は、消去活性化信号１０７を入力し消去電源発生回路７を活性化して、オートプログラムを実行する。その後、内部制御回路３は、読出し活性化信号１０６を入力し読出し電源発生回路６を活性化する。
【０００７】
メモリ部１４の切替え回路２１、２２、３１、及び、３２には、活性化された電源が入力される。切替え回路２１及び２２には、動作制御部１６の内部制御回路３からバンクＡ電源信号１１２が入力され、切替え回路３１及び３２には、内部制御回路３からバンクＢ電源信号１１３が入力される。
【０００８】
ユーザは、書込みコマンドをＩＯ端子４２に入力し、バンクＡ内の例えば第１ブロック内の領域を示す書込みアドレスをＡＤ端子４１に入力して、ＩＯ端子４２に書込みデータを入力する。その後、バンクＢ内の例えば第３ブロック内の領域を示す読出しアドレスをＡＤ端子４１に入力する。
【０００９】
アドレスインターフェイス部１５のＡＤバッファ１は、書込みアドレスをラッチし、入力アドレス１０１としてバンクデコーダ２に入力する。バンクデコーダ２は、書込みアドレスに基づいて、バンクＡ選択信号１０２をＡＤバッファ１、動作制御部１６の内部制御回路３、及び、データインターフェイス部１７の入出力制御回路８に入力する。
【００１０】
ＡＤバッファ１は、バンクＡ選択信号１０２が入力されると、オートプログラムが終了するまで、書込みアドレスをバンクＡアドレス１１４としてメモリ部１４のデコーダ２３及び２６に入力する。デコーダ２３は、書込みアドレスに基づいて、メモリ部１４のメモリセル群２４内の指定領域を選択する。
【００１１】
データインターフェイス部１７の入出力制御回路８は、書込みデータをラッチし、バンクＡデータ１１６として、書込みオートプログラムが終了するまでメモリ制御回路２７及び２８に入力する。メモリ制御回路２７は、書込みデータをメモリセル群２４内の指定領域に書き込む。
【００１２】
ＡＤバッファ１は、書込みアドレスをラッチしているので無条件に、第３ブロック内の領域を示す読出しアドレスを入力アドレス１０１としてバンクデコーダ２に入力する。バンクデコーダ２は、バンクＢ選択信号１０３をＡＤバッファ１、動作制御部１６の内部制御回路３、及び、データインターフェイス部１７の入出力制御回路１０に入力する。ＡＤバッファ１は、読出しアドレスをバンクＢアドレス１１５としてメモリ部１４のデコーダ３３及び３６に入力する。
【００１３】
メモリ部１４のデコーダ３３は、読出しアドレスに基づくメモリセル群３４内の領域を指定する。メモリ制御回路３７は、センスアンプを用いてレベル判定し、指定されたメモリセル群３４内の領域を読み出す。メモリ制御回路３７は、読出しデータをバンクＢデータ１１７として、データインターフェイス部１７の入出力制御回路８に入力する。
【００１４】
入出力制御回路８は、書込みデータをラッチしているので、無条件にバンクＢデータ１１７をＩＯデータ１１９として、ＩＯバッファ９を経由しＩＯ端子４２から出力する。
【００１５】
半導体記憶装置は、バンクＡに対する書込み動作、及び、バンクＢに対する読出し動作を同時に実行し、ＤＵＡＬ機能を実現する。
【００１６】
【発明が解決しようとする課題】
上記従来のフラッシュメモリでは、バンクＡ及びＢを構成するブロック数が常に固定された状態のまま、ＤＵＡＬ機能が実現される。
【００１７】
ところで、フラッシュメモリは、使用用途等に応じて、必要とする各バンクのメモリ容量が異なる。バンクＡに対して第１ブロック内の領域を示す書込みアドレスを指定しても、第２ブロックがバンクＡとして固定的に割り当てられているので、バンクＢに対する読出しアドレスは、第３及び第４ブロック内の領域しか指定できない。
【００１８】
ユーザは、ＤＵＡＬ動作を行う各バンクの読出し動作が行われるメモリ容量、又は、書込み動作が行われるメモリ容量の一方が必要とするメモリ容量より小さい場合には容量の大きなフラッシュメモリを使用しなければならない。
【００１９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、ユーザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが可能な半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、順次に配列された３以上のブロックから成るメモリ領域がブロック単位に２つのバンクに切り分けられ、順次に入力する第１アドレス及び第２アドレスに基づいて、双方のバンクが独立に動作するＤＵＡＬ機能を有する半導体記憶装置において、前記第１アドレスに基づいて、バンクの切分け位置を決定するブロックデコーダを備えることを特徴とする。
【００２１】
本発明の半導体記憶装置は、ブロックデコーダが、最初に入力される第１アドレスに基づいて、バンクの切分け位置を決定することにより、引き続き第１アドレスが指定するブロック以外のブロックを指定する第２アドレスを入力することによって、ＤＵＡＬ機能が有効に働く。この場合、第２アドレスとして広い範囲のブロックの指定が可能となる。
【００２２】
本発明の半導体記憶装置では、前記ブロックデコーダは、前記第２アドレスが最も広いアドレス空間を指定できるようにバンクの切分け位置を決定することが好ましい。この場合、ユーザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが可能になる。
【００２３】
また、本発明の半導体記憶装置は、順次に配列された３以上のブロックからなるメモリ領域がブロック単位に第１及び第２のバンクに切り分けられ、順次に入力する第１アドレスおよび第２アドレスに基づいて、双方のバンクが独立に動作するＤＵＡＬ機能を有する半導体記憶装置において、
アドレスバッファから出力された前記第１及び第２アドレスが入力され、前記第１アドレスを前記第１のバンクに選択的に供給し、前記第２アドレスを前記第２のバンクに選択的に供給するスイッチを有することを特徴とする。
【００２４】
本発明の半導体記憶装置は、第１アドレスを前記第１のバンクに選択的に供給し、前記第２アドレスを前記第２のバンクに選択的に供給するスイッチを有するので、ユーザの使用用途等に応じたバンクの切分けが可能になる。
【００２５】
書込みアドレス又は消去アドレスが示す照合データと書込みデータ又は消去データとを照合し、該照合の結果が一致すると前記書込み又は消去が動作しないことも本発明の好ましい態様である。この場合、メモリに対する不必要な書込み又は消去の動作が抑えられるので、メモリの劣化を防ぐ効果がある。
【００２６】
本発明の半導体記憶装置では、前記第１アドレスに基づいて書込み又は消去を行い、前記第２アドレスに基づいて読出しを行うこと、又は、前記メモリ領域は、フラッシュメモリで構成されることもできる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態例に基づいて、本発明の半導体記憶装置について図面を参照して説明する。図１は、本発明の第１実施形態例のフラッシュメモリのブロック図である。説明を容易にするため、４ブロックから成る２バンク構成のメモリについて説明する。
【００２８】
フラッシュメモリは、アドレスインターフェイス部１５、動作制御部１６、メモリ部１３、データインターフェイス部１７、及び、ブロックデコーダ１１で構成される。アドレスインターフェイス部１５は、ＡＤバッファ１及びバンクデコーダ２で構成され、ＡＤ端子４１を有する。動作制御部１６は、内部制御回路３、書込み電源発生回路４、照合電源発生回路５、読出し電源発生回路６、及び、消去電源発生回路７で構成される。
【００２９】
メモリ部１３は、４つの切替え回路、４つのデコーダ、４つのメモリセル群、４つのメモリ制御回路、及び、１２個のスイッチで構成される。各メモリセル群は、フラッシュメモリセルで構成される。
【００３０】
切替え回路２１、デコーダ２３、メモリセル群２４、及び、メモリ制御回路２７は、第１ブロックを構成する。同様に各切替え回路、各デコーダ、各メモリセル群、及び、各メモリ制御回路の組合せによって、第２〜４ブロックが形成される。
【００３１】
図２は、図１のスイッチ２０１〜２１２の内の１つを示す回路図である。各スイッチ２０１〜２１２は、ｐチャンネル型トランジスタＱp1、ｎチャンネル型トランジスタＱn1、及び、インバータＩV1を有するトランスファーゲートとして構成される。
【００３２】
各スイッチのａ端子とｂ端子との間は、ｃ端子がＨレベルであればオンし、ｃ端子がＬレベルであればオフする。
【００３３】
スイッチ２０１、２０３、２０７、及び、２０９は、順次に接続されており、その１つがオフすると、その位置でバンクＡ電源信号１１２とバンクＢ電源信号１１３とが切り分けられる。スイッチ２０２、２０４、２０８、及び、２１０は、順次に接続されており、その１つがオフすると、その位置でバンクＡアドレス１１４とバンクＢアドレス１１５とが切り分けられる。スイッチ２０５、２０６、２１１、及び、２１２は、順次に接続されており、その１つがオフすると、その位置でバンクＡデータ１１６とバンクＢデータ１１７とが切り分けられる。
【００３４】
切替え回路２１及び２２の選択入力は、スイッチ２０１及び２０３のａ端子に夫々接続される。切替え回路３１及び３２の選択入力は、スイッチ２０７及び２０９のｂ端子に夫々接続される。
【００３５】
デコーダ２３及び２６のアドレス入力は、スイッチ２０２及び２０４のａ端子に夫々接続される。デコーダ３３及び３６のアドレス入力は、スイッチ２０８及び２１０のｂ端子に夫々接続される。
【００３６】
メモリ制御回路２７及び２８のデータ入出力は、スイッチ２０５及び２０６のａ端子に夫々接続される。メモリ制御回路３７及び３８のデータ入出力は、スイッチ２１１及び２１２のｂ端子に夫々接続される。
【００３７】
データインターフェイス部１７は、入出力制御回路８、ＩＯバッファ９、及び、コマンド監視回路１０で構成され、ＩＯ端子４２、ＣＥ端子４３、ＷＥ端子４４、及び、ＯＥ端子４４を有する。
【００３８】
ＡＤバッファ１は、特定の領域を指定するアドレスがＡＤ端子４１から入力され、入力されたアドレスを入力アドレス１０１としてバンクデコーダ２及びブロッデコーダ１１に入力する。ＡＤバッファ１は、書込み動作又は消去動作の開始直後に、入力されたアドレスを書込みアドレス又は消去アドレスとしてラッチする機能を有する。
【００３９】
ブロックデコーダ１１は、入力アドレス１０１として最初に入力される第１アドレスに基づいてバンクの切分けを行う。メモリ部１３は、バンクの切分け位置から、左側のブロック群がバンクＡとして割り当てられ、右側のブロック群がバンクＢとして割り当てられる。
【００４０】
ブロックデコーダ１１は、第１アドレスが示す領域がどのブロックであるのかを調べ、指定されたブロックが含まれる一方のバンクのブロック数がなるべく小さくなるようにバンクの切分け位置を決定する。この場合、他方のバンクのブロック数がなるべく大きくなるので、次に入力される第２アドレスが最も広いアドレス空間を指定できる。
【００４１】
ブロックデコーダ１１は、バンクの切分け位置を示す切分け位置信号１２８をバンクデコーダ２に入力する。ブロックデコーダ１１は、オンさせる各スイッチのｃ端子にＨレベルの信号を入力し、オフさせる各スイッチのｃ端子にＬレベルの信号を入力して、スイッチ２０１〜２１２を制御する。ブロックデコーダ１１は、バンクの切分け位置に対応するスイッチをオフする。
【００４２】
バンクデコーダ２は、切分け位置信号１２８に基づいて、入力アドレス１０１により指定された領域がバンクＡ又はバンクＢの何れであるのか判断する。バンクＡであればバンクＡ選択信号１０２を発生し、バンクＢであればバンクＢ選択信号１０３を発生し、バンクＡ選択信号１０２又はバンクＢ選択信号１０３をＡＤバッファ１、内部制御回路３、及び、入出力制御回路８に入力する。
【００４３】
ＡＤバッファ１は、入力されたアドレスに対して、バンクＡ選択信号１０２が入力されると、バンクＡアドレス１１４としてスイッチ２０２のａ端子に入力し、バンクＢ選択信号１０３が入力されると、バンクＢアドレス１１５としてスイッチ２１０のｂ端子に入力する。
【００４４】
ＩＯバッファ９は、図示されないマイクロコンピュータとの間で、ＩＯ端子４２から転送データが入出力され、転送データをＩＯデータ１１９として、入出力制御回路８との間で入出力する。
【００４５】
コマンド監視回路１０は、ＣＥ端子４３、ＷＥ端子４４、及び、ＯＥ入力端子４５の各レベルの状態を監視し、ＯＥ端子４５がＨレベル、且つ、ＣＥ端子４３及びＷＥ端子４４がＬレベルになると、コマンド許可信号１２０を入出力制御回路８に入力する。
【００４６】
入出力制御回路８は、コマンド許可信号１２０が入力されると、ＩＯデータ１１９を動作コマンド１１８として内部制御回路３に入力する。
【００４７】
内部制御回路３は、動作コマンド１１８の内容を認識し、バンクＡ選択信号１０２又はバンクＢ選択信号１０３に基づいて、バンクＡ及びバンクＢが書込み、読出し、照合、又は、消去の何れの動作であるのか夫々認識する。
【００４８】
内部制御回路３は、バンクＡに対する動作電源の種類を示すバンクＡ電源信号１１２をスイッチ２０１のａ端子に入力し、バンクＢに対する動作電源の種類を示すバンクＢ電源信号１１３をスイッチ２０９のｂ端子に入力する。
【００４９】
内部制御回路３は、バンクＡ電源信号１１２又はバンクＢ電源信号１１３が示す動作の種類に応じて、各電源発生回路を活性化する。書込み動作であれば、書込み活性化信号１０４を書込み電源発生回路４に入力し、照合動作であれば、照合活性化信号１０５を照合電源発生回路５に入力し、読出し動作であれば、読出し活性化信号１０６を読出し電源発生回路６に入力し、消去動作であれば、消去活性化信号１０７を消去電源発生回路７に入力する。
【００５０】
書込み電源発生回路４は、書込み活性化信号１０４が入力されると活性化し、書込み電源１０８を発生する。照合電源発生回路５は、照合活性化信号１０５が入力されると活性化し、照合電源１０９を発生する。読出し電源発生回路６は、読出し活性化信号１０６が入力されると活性化し、読出し電源１１０を発生する。消去電源発生回路７は、消去活性化信号１０７が入力されると活性化し、消去電源１１１を発生する。
【００５１】
切替え回路２１、２２、３１、及び、３２は、選択入力からのバンクＡ電源信号１１２又はバンクＢ電源信号１１３に基づいて、書込み電源１０８、照合電源１０９、読出し電源１１０、又は、消去電源１１１の何れか１つの動作電源を選択し、デコーダ２３、２６、３３、及び、３６に夫々入力する。
【００５２】
デコーダ２３、２６、３３、及び、３６の何れか１つは、アドレス入力からのバンクＡアドレス１１４又はバンクＢアドレス１１５に基づいて、メモリセル群２４、２５、３４、及び、３５の領域から夫々参照し、バンクＡ又はバンクＢに対応する２つの領域を夫々選択する。デコーダ２３、２６、３３、及び、３６は、選択された動作電源をメモリ制御回路２７、２８、３７、及び、３８に夫々供給する。
【００５３】
第１〜第４ブロックは、バンクＡアドレス１１４又はバンクＢアドレス１１５に基づいて、書込み電源１０８が供給されると書込みが行われ、照合電源１０９が供給されると照合が行われ、読出し電源１１０が供給されると読出しが行われ、消去電源１１１が供給されると消去が行われる。
【００５４】
メモリ制御回路２７、２８、３７、及び、３８は、センスアンプ及び書込み回路を有する。書込み回路は、書込み動作時に、選択領域内の各メモリセルのドレインに書込み電源１０８を供給し、書込みデータを書き込む。センスアンプは、読出し動作時に、選択領域内の各メモリセルの保持電圧をレベル判定して、読出しデータとして出力する。メモリ制御回路２７、２８、３７、及び、３８は、書込みデータ又は読出しデータをバンクＡデータ１１６又はバンクＢデータ１１７として入出力する。
【００５５】
入出力制御回路８は、バンクＡデータ１１６をスイッチ２０５のａ端子に入出力し、バンクＢデータ１１７をスイッチ２１２のｂ端子に入出力する。
【００５６】
入出力制御回路８は、バンクＡデータ１１６又はバンクＢデータ１１７をＩＯデータ１１９としてＩＯバッファ９との間で入出力する。ＩＯバッファ９は、ＩＯ端子４２を介して、ＩＯデータ１１９の内容をマイクロコンピュータとの間で入出力する。
【００５７】
以下、バンクの切分け動作について説明する。例えば、ユーザは、マイクロコンピュータを用いて、書込みコマンドをＩＯ端子４２に入力し、第１アドレスとして第１ブロック内の領域を示す書込みアドレスをＡＤ端子４１に入力する。その後、第２アドレスとして第３ブロック内の領域を示す読出しアドレスをＡＤ端子４１に入力する。
【００５８】
ブロックデコーダ１１は、スイッチ２０１、２０２、及び、２０５をオフし、スイッチ２０３、２０４、及び、２０６〜２１２をオンする。書込み動作のバンクＡには、第１ブロックが割り当てられ、読出し動作のバンクＢには、第２〜第４ブロックが割り当てられる。
【００５９】
内部制御回路３は、ユーザからの動作コマンド１１８の内容が書込みであることを認識すると、オートプログラムを実行する。
【００６０】
図３は、オートプログラムのフローチャートである。オートプログラムは、入力されたコマンドの内容が書込み又は消去であると実行される。書込み動作又は消去動作は、互いに電気的動作が異なるだけであり、コマンド入力直後に入力されたアドレスが示す領域に対して実行される。また、ブロック単位の広い範囲の領域に対して、消去動作を実行することもできる。
【００６１】
ＡＤバッファ１及び入出力制御回路８は、ラッチ内容をクリアし、ＡＤバッファ１は、書込みアドレスをラッチし、入出力制御回路８は、書込みデータをラッチする（ステップＳ１１）。照合電源発生回路５を活性化し、照合動作を示すバンクＡ電源信号１１２を発生し、書込みアドレスをデコーダ２３に入力する。書込みアドレスが示すメモリセル群２４内の領域から照合データを読み出し、照合データと書込みデータとを比較する照合動作を行う（ステップＳ１２）。
【００６２】
メモリ部１３は、書込み動作や消去動作の回数が増えると、メモリが劣化する。照合動作は、書込みや消去の際に、同じ値を上書きする不必要な動作を抑制することにより、メモリが劣化することを防ぐ効果がある。
【００６３】
ステップＳ１２の照合結果が“一致”であると、オートプログラムを終了する。照合結果が“不一致”であると、書込み電源発生回路４を活性化し、書込み動作を示すバンクＡ電源信号１１２を発生して、書込みアドレスが示すメモリセル群２４内の領域に書込みデータを書き込む（ステップＳ１３）。その後、ステップＳ１２から処理を継続する。
【００６４】
バンクデコーダ２は、入力アドレス１０１として書込みアドレスが入力されると、書込みアドレスの内容に基づいて、第１ブロックを指定するバンクＡ選択信号１０２を発生する。ＡＤバッファ１は、バンクＡ選択信号１０２が入力されると、オートプログラムが終了するまで、バンクＡアドレス１１４を発生する。
【００６５】
入出力制御回路８は、バンクＡ選択信号１０２が入力されると、書込みデータをバンクＡデータ１１６として、オートプログラムが終了するまで第１ブロックに入力する。
【００６６】
バンクＡ電源信号１１２は、切替え回路２１に入力され、バンクＢ電源信号１１３は、切替え回路２２、３１、及び、３２に入力される。バンクＡアドレス１１４は、デコーダ２３に入力され、バンクＢアドレス１１５は、デコーダ２６、３３、及び、３６に入力される。バンクＡデータ１１６は、書込みデータを示し、入出力制御回路８からメモリ制御回路２７に入力される。バンクＢデータ１１７は、読出しデータを示し、メモリ制御回路３７から入出力制御回路８に入力される。
【００６７】
その後、オートプログラムの実行中に、第２アドレスとして第３ブロックの領域を示すアドレスが、ＡＤバッファ１に入力される。第２アドレスは、無条件に読出しアドレスであると認識されるので、バンクＢの第３ブロックの領域に対する読出しが行われる。
【００６８】
第１ブロックは、バンクＡとしてオートプログラムによる書込みが行われる。第２〜４ブロックは、バンクＢとして読出しが行われる。
【００６９】
上記実施形態例によれば、ブロックデコーダが、最初に入力される第１アドレスに基づいて、バンクの切分け位置を決定することにより、引き続き第１アドレスが指定するブロック以外のブロックを指定する第２アドレスを入力することによって、ＤＵＡＬ機能が有効に働く。この場合、第２アドレスとして広い範囲のブロックの指定が可能となる。
【００７０】
図４は、本発明の第２実施形態例のフラッシュメモリのブロック図である。本実施形態例は、先の実施形態例が書込みアドレス（第１アドレス）に基づいてバンクの切分けが実施されることに代えて、ユーザから入力される切分けコマンド及び切分け位置情報に基づいてバンクの切分けが実施される。
【００７１】
フラッシュメモリは、ブロックデコーダ１１に代えて、バンク切分け制御回路１２を有する。バンクの切分け動作以外の全ての動作は、先の実施形態例と同様になるので、バンクの切分け動作のみについて説明する。
【００７２】
図５は、バンク切分け制御回路１２のブロック図である。バンク切分け制御回路１２は、ラッチ回路５１、バンクカット回路５２、メモリセル制御回路５３、５４、メモリセル５５、５６、デコーダ５７、及び、切替え回路５８で構成される。
【００７３】
切替え回路５８は、入力される切分け電源信号１２１に基づいて、書込み電源１０８、照合電源１０９、読出し電源１１０、又は、消去電源１１１の何れか１つを選択し、デコーダ５７に供給する。
【００７４】
メモリセル制御回路５３、５４、メモリセル５５、５６、及び、デコーダ５７は、アドレスが固定されたメモリブロックを構成する。メモリブロックは、２ビットの情報が記憶できる。
【００７５】
デコーダ５７は、選択された動作電源をメモリセル制御回路５３、５４、メモリセル５５、及び、５６に供給する。デコーダ５７は、アドレスが固定されているので、メモリセル５５及び５６に対するアドレス入力が不要である。
【００７６】
メモリセル５５及び５６は、フラッシュメモリで構成される。メモリセル制御回路５３及び５４は、センスアンプ及び書込み回路を有し、各動作をメモリセル５５及び５６に対して夫々行う。
【００７７】
メモリセル制御回路５３は、切分けデータ１２２の最下位ビットの情報をメモリセル５５に書き込み、メモリセル５５の記憶情報をバンクカット回路５２のｄ端子に入力する。メモリセル制御回路５４は、切分けデータ１２２の最上位ビットの情報をメモリセル５６に書き込み、メモリセル５６の記憶情報をバンクカット回路５２のｅ端子に入力する。切分けデータ１２２は、２ビットの情報である。信号線のレベルは、“１”がＨレベルに対応し、“０”がＬレベルに対応する。
【００７８】
バンクカット回路５２のｆ端子、ｇ端子、ｈ端子、及び、ｉ端子は、ラッチ回路５１のｊ端子、ｋ端子、ｌ端子、及び、ｍ端子に夫々接続される。
【００７９】
ラッチ回路５１は、スイッチ信号１２４をｑ端子からスイッチ２０１、２０２、及び、２０５に入力し、スイッチ信号１２５をｐ端子からスイッチ２０３、２０４、及び、２０６に入力し、スイッチ信号１２６をｏ端子からスイッチ２０７、２０８、及び、２１１に入力し、スイッチ信号１２７をｎ端子からスイッチ２０９、２１０、及び、２１２に入力する。
【００８０】
図６は、図５のバンクカット回路５２の回路図である。バンクカット回路５２は、インバータＩV2〜ＩV9、及び、２入力のＮＡＮＤゲートＮD1〜ＮD4で構成される。ＮＡＮＤゲートＮD1の第１入力は、ｄ端子、インバータＩV2の入力、ＮＡＮＤゲートＮD3の第１入力、及び、インバータＩV4の入力に接続される。ＮＡＮＤゲートＮD1の第２入力は、ｅ端子、ＮＡＮＤゲートＮD2の第２入力、インバータＩV3の入力、及び、インバータＩV5の入力に接続される。ＮＡＮＤゲートＮD2の第１入力は、インバータＩV2の出力に接続される。ＮＡＮＤゲートＮD3の第２入力は、インバータＩV3の出力に接続される。ＮＡＮＤゲートＮD4の第１入力は、インバータＩV4の出力に接続される。ＮＡＮＤゲートＮD4の第２入力は、インバータＩV5の出力に接続される。
【００８１】
ＮＡＮＤゲートＮD1の出力は、インバータＩV6を介してｆ端子に接続される。ＮＡＮＤゲートＮD2の出力は、インバータＩV7を介してｇ端子に接続される。ＮＡＮＤゲートＮD3の出力は、インバータＩV8を介してｈ端子に接続される。ＮＡＮＤゲートＮD4の出力は、インバータＩV9を介してｉ端子に接続される。
【００８２】
バンクカット回路５２は、ｄ端子及びｅ端子に入力される値に応じて、ｆ端子、ｇ端子、ｈ端子、又は、ｉ端子の４つの中から１つをＨレベルにし、他の３つをＬレベルにするデコーダである。
【００８３】
図７は、図５のラッチ回路５１の回路図である。ラッチ回路５１は、インバータＩV10、及び、４つのラッチ部６１〜６４で構成される。ラッチ部６１〜６４は、インバータＩV11、ＩV12、及び、ｎチャネル型トランジスタＱn2、Ｑn3で構成される。
【００８４】
ラッチ部６１〜６４のラッチ入力は、トランジスタＱn2を介してインバータＩV11の入力、及び、インバータＩV12の出力に接続される。インバータＩV11の入力は、トランジスタＱn3を介してグランドに接続される。インバータＩV11の出力、及び、インバータＩV12の入力は、ラッチ部６１〜６４のラッチ出力に接続される。
【００８５】
ラッチ部６１〜６４のトランジスタＱn2のゲートは、ｒ端子、及び、インバータＩV10の入力に全て接続される。ラッチ部６１〜６４のトランジスタＱn3のゲートは、インバータＩV10の出力に全て接続される。
【００８６】
ラッチ部６１、６２、６３、及び、６４のラッチ入力は、ｊ端子、ｋ端子、ｌ端子、及び、ｍ端子に夫々接続され、ラッチ部６１、６２、６３、及び、６４のラッチ出力は、ｎ端子、ｏ端子、ｐ端子、及び、ｑ端子に夫々接続される。
【００８７】
ラッチ回路５１は、ｒ端子がＨレベルになると、ｊ端子、ｋ端子、ｌ端子、及び、ｍ端子から入力される信号を夫々ラッチし、ラッチした信号と反転する信号をｎ端子、ｏ端子、ｐ端子、及び、ｑ端子から夫々出力する。
【００８８】
ラッチ回路５１は、図示されない内部信号発生回路を有する。内部信号発生回路は、ラッチした内容に応じた切分け位置信号１２８を内部制御回路３に入力する。
【００８９】
例えば、マイクロコンピュータは、バンクの切分けを要求する切分けコマンドをＩＯ端子４２から入力し、その後、切分け位置情報をＩＯ端子４２から入力する。切分け位置情報の値には、“０”が指定される。
【００９０】
切分け位置情報の値に“０”、“１”、“２”、又は、“３”を指定すると、バンクＡが、第１ブロック、第１と第２ブロック、第１と第２ブロック、又は、第１〜第３ブロックとして夫々設定され、バンクＢが、第２〜４ブロック、第３と第４ブロック、第３と第４ブロック、又は、第４ブロックとして夫々設定される。
【００９１】
内部制御回路３は、動作コマンド１１８として切分けコマンドが入力されると、書込み電源発生回路４を活性化し、１番目の切分け電源信号１２１をバンク切分け制御回路１２に入力する。１番目の切分け電源信号１２１は、書込み動作を示す。入出力制御回路８は、入力された切分け情報を切分けデータ１２２としてバンク切分け制御回路１２に入力する。バンク切分け制御回路１２は、書込み動作を行う。メモリ制御回路５３及び５４は、切分け情報の“０”をメモリセル５５及び５６に夫々書き込む。
【００９２】
内部制御回路３は、読出し電源発生回路６を活性化し、２番目の切分け電源信号１２１をバンク切分け制御回路１２に入力する。２番目の切分け電源信号１２１は、読出し動作を示す。バンク切分け制御回路１２は、読出し動作を行う。メモリ制御回路５３は、メモリセル５５からの読出しデータをバンクカット回路５２のｄ端子に入力し、メモリ制御回路５４は、メモリセル５６からの読出しデータをバンクカット回路５２のｅ端子に入力する。
【００９３】
バンクカット回路５２は、“０”の読出しデータに基づいて、ｆ端子、ｇ端子、及び、ｈ端子がＬレベルになり、ｉ端子がＨレベルになる。切替え回路５８は、切分け電源信号１２１に基づいて、読出し動作を認識すると、Ｈレベルのラッチ信号１２３をラッチ回路５１のｒ端子に入力する。ラッチ回路５１は、Ｌレベルのスイッチ信号１２４を入力し、Ｈレベルのスイッチ信号１２５〜１２７を入力する。
【００９４】
先の実施形態例では、オートプログラムの書込みアドレスによってバンクの切分け位置が決定するので、オートプログラムの実行毎にバンクの切分け位置が変動することがある。本実施形態例では、ユーザから入力される切分けコマンド及び切分け位置情報によりバンクの切分け位置が決定するので、ユーザの意図しないバンクの切分けは起こらない。
【００９５】
上記実施形態例によれば、バンク切分け制御回路がユーザが入力する切分けコマンド及び切分け情報に基づいて、切分け位置を決定するので、ユーザの使用用途等に応じたバンクの切分けが可能になる。
【００９６】
なお、上記実施形態例では、メモリ部１３が４つのブロックから構成される場合について説明したが、ブロック数を増加させれば、より最適なバンクの切分けが行える。
【００９７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体記憶装置は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体記憶装置も、本発明の範囲に含まれる。
【００９８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置では、ユーザの使用用途等に応じて、ＤＵＡＬ機能が最大限に生かせるバンクの切分けが可能になるので、製品が搭載される回路基板の設計が容易になり、回路基板等の低コストや小型化になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例のフラッシュメモリのブロック図である。
【図２】図１のスイッチ２０１〜２１２の内の１つを示す回路図である。
【図３】オートプログラムのフローチャートである。
【図４】本発明の第２実施形態例のフラッシュメモリのブロック図である。
【図５】バンク切分け制御回路１２のブロック図である。
【図６】図５のバンクカット回路５２の回路図である。
【図７】図５のラッチ回路５１の回路図である。
【図８】従来のフラッシュメモリのブロック図である。
【符号の説明】
１ ＡＤバッファ
２ バンクデコーダ
３ 内部制御回路
４ 書込み電源発生回路
５ 照合電源発生回路
６ 読出し電源発生回路
７ 消去電源発生回路
８ 入出力制御回路
９ ＩＯバッファ
１０ コマンド監視回路
１１ ブロックデコーダ
１２ バンク切分け制御回路
１３、１４ メモリ部
１５ アドレスインターフェイス部
１６ 動作制御部
１７ データインターフェイス部
２１、２２、３１、３２、５８ 切替え回路
２３、２４、３３、３４、５７ デコーダ
２４、２５、３４、３５ メモリセル群
２７、２８、３７、３８ メモリ制御回路
４１ ＡＤ端子
４２ ＩＯ端子
４３ ＣＥ端子
４４ ＷＥ端子
４５ ＯＥ端子
５１ ラッチ回路
５２ バンクカット回路
５３、５４ メモリセル制御回路
５５、５６ メモリセル
６１〜６４ ラッチ部
１０１ 入力アドレス
１０２ バンクＡ選択信号
１０３ バンクＢ選択信号
１０４ 書込み活性化信号
１０５ 照合活性化信号
１０６ 読出し活性化信号
１０７ 消去活性化信号
１０８ 書込み電源
１０９ 照合電源
１１０ 読出し電源
１１１ 消去電源
１１２ バンクＡ電源信号
１１３ バンクＢ電源信号
１１４ バンクＡアドレス
１１５ バンクＢアドレス
１１６ バンクＡデータ
１１７ バンクＢデータ
１１８ 動作コマンド
１１９ ＩＯデータ
１２０ コマンド許可信号
１２１ 切分け電源信号
１２２ 切分けデータ
１２３ ラッチ信号
１２４〜１２７ スイッチ信号
１２８ 切分け位置信号
Ｑp1 ｐチャネル型トランジスタ
Ｑn1、Ｑn2 ｎチャネル型トランジスタ
ＩNV1〜ＩNV12 インバータ
ＮD1〜ＮD4 ＮＡＮＤゲート
Claims (9)
- 順次に配列された３以上のブロックから成るメモリ領域がブロック単位に２つのバンクに切り分けられ、順次に入力する第１アドレス及び第２アドレスに基づいて、双方のバンクが独立に動作するＤＵＡＬ機能を有する半導体記憶装置において、
前記第１アドレスに基づいて、バンクの切分け位置を決定するブロックデコーダを備えることを特徴とする半導体記憶装置。 - 前記ブロックデコーダは、前記第２アドレスが最も広いアドレス空間を指定できるようにバンクの切分け位置を決定する、請求項１に記載の半導体記憶装置。
- 前記第１アドレスに基づいて書込み又は消去を行い、前記第２アドレスに基づいて読出しを行う、請求項１又は２に記載の半導体記憶装置。
- 書込みアドレス又は消去アドレスが示す照合データと書込みデータ又は消去データとを照合し、該照合の結果が一致すると前記書込み又は消去が動作しない、請求項３に記載の半導体記憶装置。
- 前記メモリ領域は、フラッシュメモリで構成される、請求項１〜４の何れか一に記載の半導体記憶装置。
- 順次に配列された３以上のブロックからなるメモリ領域がブロック単位に第１及び第２のバンクに切り分けられ、順次に入力する第１アドレスおよび第２アドレスに基づいて、双方のバンクが独立に動作するＤＵＡＬ機能を有する半導体記憶装置において、
アドレスバッファから出力された前記第１及び第２アドレスが入力され、前記第１アドレスを前記第１のバンクに選択的に供給し、前記第２アドレスを前記第２のバンクに選択的に供給するスイッチを有することを特徴とする半導体記憶装置。 - 前記第１アドレスに基づいて前記スイッチのオン／オフを制御するブロックデコーダをさらに有することを特徴とする請求項６に記載の半導体記憶装置。
- ユーザーが入力する切り分けコマンドに基づいて前記スイッチのオン／オフを制御する制御回路をさらに有することを特徴とする請求項７に記載の半導体記憶装置。
- 前記ブロックデコーダは、前記書き込み又は消去命令が入力されてから最初に入力された第１アドレスによってバンクの切り分け位置を決定する請求項１又は７に記載の半導体記憶装置。
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