JP2001222471A - メモリ装置 - Google Patents
メモリ装置Info
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- JP2001222471A JP2001222471A JP2000034975A JP2000034975A JP2001222471A JP 2001222471 A JP2001222471 A JP 2001222471A JP 2000034975 A JP2000034975 A JP 2000034975A JP 2000034975 A JP2000034975 A JP 2000034975A JP 2001222471 A JP2001222471 A JP 2001222471A
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- JP
- Japan
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- address
- data
- cell array
- memory cell
- memory device
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリの内容の不正読み出しを試みても正し
いデータや正しいプログラムを再現することが不可能な
メモリ装置を提供する。 【解決手段】 一致回路１５は、特定アドレス設定回路
１６からの特定アドレスと入力アドレスとが一致すると
一致信号を出力する。カウンタ回路１７は、一致信号が
所定回数入力される毎にパルス信号を出力する。マルチ
プレクサ切換回路１８は、パルス信号に基づいてマルチ
プレクサ１４の出力を所定アドレス分だけ誤データ変換
回路１３からの誤データ側に切り換える。こうして、非
正規ユーザが不正読み出しを試みるに際してメモリセル
アレイ１２のアドレスをスキャンさせた場合に、上記読
み出しデータ中に所定の周期で上記誤データを混在させ
ることによって、得られたデータから正しいデータや正
しいプログラムを再現することを困難にする。
いデータや正しいプログラムを再現することが不可能な
メモリ装置を提供する。 【解決手段】 一致回路１５は、特定アドレス設定回路
１６からの特定アドレスと入力アドレスとが一致すると
一致信号を出力する。カウンタ回路１７は、一致信号が
所定回数入力される毎にパルス信号を出力する。マルチ
プレクサ切換回路１８は、パルス信号に基づいてマルチ
プレクサ１４の出力を所定アドレス分だけ誤データ変換
回路１３からの誤データ側に切り換える。こうして、非
正規ユーザが不正読み出しを試みるに際してメモリセル
アレイ１２のアドレスをスキャンさせた場合に、上記読
み出しデータ中に所定の周期で上記誤データを混在させ
ることによって、得られたデータから正しいデータや正
しいプログラムを再現することを困難にする。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリ装置に関
し、特にメモリに格納された内容をデッドコピー等の不
正読み出しから保護するデータ保護回路を有するメモリ
装置に関する。
し、特にメモリに格納された内容をデッドコピー等の不
正読み出しから保護するデータ保護回路を有するメモリ
装置に関する。
【０００２】
【従来の技術】例えば、ＲＯＭ(リード・オンリ・メモリ)
やフラッシュＥＥＰＲＯＭ(一括消去型電気的消去書き
込み可能リード・オンリ・メモリ)等の半導体メモリに
は、格納されているプログラムやデータをデッドコピー
等の不正読み出しから保護するために、データ保護回路
が内蔵される場合がある。
やフラッシュＥＥＰＲＯＭ(一括消去型電気的消去書き
込み可能リード・オンリ・メモリ)等の半導体メモリに
は、格納されているプログラムやデータをデッドコピー
等の不正読み出しから保護するために、データ保護回路
が内蔵される場合がある。
【０００３】従来、実用化あるいは提案されているデー
タ保護回路は、特開平６‐２８２４９５号公報,特開平
４‐２８４５５６号公報,特開平８‐１１５２６５号公
報,特開平１１‐１７５３３４号公報に開示されている
ように、半導体メモリのアドレスをスキャンさせた場合
に特定のアドレスが指定されると、その特定アドレス以
降の所定アドレスからの読み出しデータを任意の規則性
(反転やビットの入換え等)を有する誤データに変換して
出力するようにしている。
タ保護回路は、特開平６‐２８２４９５号公報,特開平
４‐２８４５５６号公報,特開平８‐１１５２６５号公
報,特開平１１‐１７５３３４号公報に開示されている
ように、半導体メモリのアドレスをスキャンさせた場合
に特定のアドレスが指定されると、その特定アドレス以
降の所定アドレスからの読み出しデータを任意の規則性
(反転やビットの入換え等)を有する誤データに変換して
出力するようにしている。
【０００４】図３は、従来のデータ保護回路が内蔵され
た半導体メモリ装置を示す。この半導体メモリ装置は、
例えば電気的に消去可能なフラッシュＥＥＰＲＯＭを用
いた回路である。図３において、アドレスデコーダ１
は、外部からの入力アドレスをデコードしてフラッシュ
ＥＥＰＲＯＭセルのアレイであるメモリセルアレイ２の
ワード線およびビット線を選択する。そして、メモリセ
ルアレイ２によって、上記選択されたワード線およびビ
ット線に係るメモリセルからデータが読み出されて、マ
ルチプレクサ(ＭＵＸ)４の一方の入力端子および誤デー
タ変換回路３に出力される。そうすると、誤データ変換
回路３は、上記読み出しデータを上記誤データに変換し
てマルチプレクサ４の他方の入力端子に出力する。
た半導体メモリ装置を示す。この半導体メモリ装置は、
例えば電気的に消去可能なフラッシュＥＥＰＲＯＭを用
いた回路である。図３において、アドレスデコーダ１
は、外部からの入力アドレスをデコードしてフラッシュ
ＥＥＰＲＯＭセルのアレイであるメモリセルアレイ２の
ワード線およびビット線を選択する。そして、メモリセ
ルアレイ２によって、上記選択されたワード線およびビ
ット線に係るメモリセルからデータが読み出されて、マ
ルチプレクサ(ＭＵＸ)４の一方の入力端子および誤デー
タ変換回路３に出力される。そうすると、誤データ変換
回路３は、上記読み出しデータを上記誤データに変換し
てマルチプレクサ４の他方の入力端子に出力する。
【０００５】一方において、一致回路５は、特定アドレ
ス設定回路６によって設定され出力された特定アドレス
と上記入力アドレスとを比較し、両アドレスが一致する
と所定時間幅のパル信号である一致信号を出力する。そ
うすると、マルチプレクサ切換回路７は、一致回路５か
らの一致信号を受けてマルチプレクサ４の出力を所定時
間だけ上記誤データ側に切り換える。
ス設定回路６によって設定され出力された特定アドレス
と上記入力アドレスとを比較し、両アドレスが一致する
と所定時間幅のパル信号である一致信号を出力する。そ
うすると、マルチプレクサ切換回路７は、一致回路５か
らの一致信号を受けてマルチプレクサ４の出力を所定時
間だけ上記誤データ側に切り換える。
【０００６】その結果、上記マルチプレクサ４は、入力
アドレスが上記特定アドレスになる毎に、上記所定時間
だけ誤データ変換回路３からの上記誤データを選択して
出力バッファ回路８に送出する。一方、それ以外は、メ
モリセルアレイ２からの読み出しデータを選択して出力
バッファ回路８に送出する。そして、出力バッファ回路
８によって、マルチプレクサ４から送出されたデータが
外部に出力されるのである。
アドレスが上記特定アドレスになる毎に、上記所定時間
だけ誤データ変換回路３からの上記誤データを選択して
出力バッファ回路８に送出する。一方、それ以外は、メ
モリセルアレイ２からの読み出しデータを選択して出力
バッファ回路８に送出する。そして、出力バッファ回路
８によって、マルチプレクサ４から送出されたデータが
外部に出力されるのである。
【０００７】ここで、非正規のユーザが不正読み出しを
行うに際して、上記メモリセルアレイ２のアドレスをス
キャンさせた場合に、上記特定アドレスが入力される毎
に、一致回路５からの一致信号に基づいて上記所定時間
だけマルチプレクサ４の出力が誤データ側に切り換えら
れる。その結果、上記特定アドレスが入力される毎に所
定アドレス分の誤データが出力されることになるのであ
る。
行うに際して、上記メモリセルアレイ２のアドレスをス
キャンさせた場合に、上記特定アドレスが入力される毎
に、一致回路５からの一致信号に基づいて上記所定時間
だけマルチプレクサ４の出力が誤データ側に切り換えら
れる。その結果、上記特定アドレスが入力される毎に所
定アドレス分の誤データが出力されることになるのであ
る。
【０００８】これに対して、正規のユーザーは、上記メ
モリセルアレイ２に格納するプログラムを作成する際
に、上記特定アドレスからデータを読み出さないように
設定することができる。また、正規のユーザーは、特定
アドレスおよび誤データ変換方法を知っているので、例
え上記特定アドレス以降所定アドレス分の誤データが読
み出されたとしても正しいデータに戻すことかできるの
である。但し、誤データ変換回路３における誤データ変
換方法に注意しないと、誤データに通常使用されないデ
ータが含まれる場合等には、上記特定アドレスが発見さ
れる場合がある。上記誤データ変換方法には、次のよう
な方法が考えられている。
モリセルアレイ２に格納するプログラムを作成する際
に、上記特定アドレスからデータを読み出さないように
設定することができる。また、正規のユーザーは、特定
アドレスおよび誤データ変換方法を知っているので、例
え上記特定アドレス以降所定アドレス分の誤データが読
み出されたとしても正しいデータに戻すことかできるの
である。但し、誤データ変換回路３における誤データ変
換方法に注意しないと、誤データに通常使用されないデ
ータが含まれる場合等には、上記特定アドレスが発見さ
れる場合がある。上記誤データ変換方法には、次のよう
な方法が考えられている。
【０００９】(１）読み出しデータをアドレス信号自身
で修飾することによって誤データに変換して出力する。
(２）読み出しデータを任意の規則性を有する誤データ
に変換して出力する。(３）読み出しデータを反転する
ことによって誤データに変換して出力する。(４）読み
出しデータとランダムデータ発生回路の出力データとを
演算回路で演算処理することによって誤データに変換し
て出力する。
で修飾することによって誤データに変換して出力する。
(２）読み出しデータを任意の規則性を有する誤データ
に変換して出力する。(３）読み出しデータを反転する
ことによって誤データに変換して出力する。(４）読み
出しデータとランダムデータ発生回路の出力データとを
演算回路で演算処理することによって誤データに変換し
て出力する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ保護回路を内蔵した半導体メモリ装置には、
以下のような問題がある。すなわち、上記従来のデータ
保護回路においては、誤データの出力が開始される特定
アドレスの判定が比較的容易であり、然も総ての特定ア
ドレス以降所定アドレス分の出力データは誤データにな
っている。したがって、上記特定アドレスが判定される
ことによって、当該特定アドレス以降上記所定アドレス
分の本来の読み出しデータが解析されてしまう恐れがあ
る。
来のデータ保護回路を内蔵した半導体メモリ装置には、
以下のような問題がある。すなわち、上記従来のデータ
保護回路においては、誤データの出力が開始される特定
アドレスの判定が比較的容易であり、然も総ての特定ア
ドレス以降所定アドレス分の出力データは誤データにな
っている。したがって、上記特定アドレスが判定される
ことによって、当該特定アドレス以降上記所定アドレス
分の本来の読み出しデータが解析されてしまう恐れがあ
る。
【００１１】そこで、この発明の目的は、メモリの内容
の不正読み出しを試みても正しいデータや正しいプログ
ラムコードを再現することが不可能なメモリ装置を提供
することにある。
の不正読み出しを試みても正しいデータや正しいプログ
ラムコードを再現することが不可能なメモリ装置を提供
することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明のメモリ装置は、メモリセルアレイに対す
るアクセスアドレスが予め設定された特定アドレスに一
致したことを検知し、このアクセスアドレスと特定アド
レスとの一致回数を計数し、この計数値に基づく所定の
周期で上記メモリセルアレイにおける上記アクセスアド
レスからの読み出しデータとは異なるデータを出力する
ことを特徴としている。
め、この発明のメモリ装置は、メモリセルアレイに対す
るアクセスアドレスが予め設定された特定アドレスに一
致したことを検知し、このアクセスアドレスと特定アド
レスとの一致回数を計数し、この計数値に基づく所定の
周期で上記メモリセルアレイにおける上記アクセスアド
レスからの読み出しデータとは異なるデータを出力する
ことを特徴としている。
【００１３】上記構成によれば、非正規のユーザが不正
読み出しを行う際に、メモリセルアレイのアドレスをス
キャンさせた場合に、アクセスアドレスが特定アドレス
に一致した回数に基づく所定の周期で、上記メモリセル
アレイにおける上記アクセスアドレスからの読み出しデ
ータとは異なるデータが出力される。したがって、非正
規のユーザは、得たデータから正しいデータや正しいプ
ログラムコードを再現することはできない。したがっ
て、上記正しいデータや正しいプログラムコードを出力
できるメモリ装置を正確にエミュレートすることもでき
ないのである。
読み出しを行う際に、メモリセルアレイのアドレスをス
キャンさせた場合に、アクセスアドレスが特定アドレス
に一致した回数に基づく所定の周期で、上記メモリセル
アレイにおける上記アクセスアドレスからの読み出しデ
ータとは異なるデータが出力される。したがって、非正
規のユーザは、得たデータから正しいデータや正しいプ
ログラムコードを再現することはできない。したがっ
て、上記正しいデータや正しいプログラムコードを出力
できるメモリ装置を正確にエミュレートすることもでき
ないのである。
【００１４】もし得られたデータから上記特定アドレス
が判明したとしても、上記特定アドレス以降所定アドレ
ス分の出力データが正しい読み出しデータの場合と読み
出しデータとは異なるデータの場合とがあるために、何
れが正しい読み出しデータなのかを判別することができ
ないのである。
が判明したとしても、上記特定アドレス以降所定アドレ
ス分の出力データが正しい読み出しデータの場合と読み
出しデータとは異なるデータの場合とがあるために、何
れが正しい読み出しデータなのかを判別することができ
ないのである。
【００１５】また、この発明のメモリ装置は、メモリセ
ルアレイと、上記メモリセルアレイから読み出された読
み出しデータを他のデータに変換して出力するデータ変
換回路と、上記読み出しデータとこの読み出しデータの
変換データとが入力されて,何れか一方を出力するマル
チプレクサと、予め設定された特定アドレスと入力アド
レスとが一致した回数をカウントし,カウント値が所定
値になる毎にパルス信号を出力する一致数カウンタと、
上記パルス信号が入力される毎に,上記マルチプレクサ
の出力を上記変換データ側に切換えるマルチプレクサ切
換回路を備えることが望ましい。
ルアレイと、上記メモリセルアレイから読み出された読
み出しデータを他のデータに変換して出力するデータ変
換回路と、上記読み出しデータとこの読み出しデータの
変換データとが入力されて,何れか一方を出力するマル
チプレクサと、予め設定された特定アドレスと入力アド
レスとが一致した回数をカウントし,カウント値が所定
値になる毎にパルス信号を出力する一致数カウンタと、
上記パルス信号が入力される毎に,上記マルチプレクサ
の出力を上記変換データ側に切換えるマルチプレクサ切
換回路を備えることが望ましい。
【００１６】上記構成によれば、非正規のユーザが不正
読み出しを行う際に、メモリセルアレイのアドレスをス
キャンさせた場合に、入力アドレスが特定アドレスに一
致した回数に基づく所定の周期で、一致数カウンタから
のパルス信号のパルス幅分だけ上記メモリセルアレイに
おける入力アドレスからの読み出しデータとは異なる変
換データが出力される。したがって、非正規のユーザ
は、得たデータから正しいデータや正しいプログラムコ
ードを再現することはできない。もし得られたデータか
ら上記特定アドレスが判明したとしても、上記特定アド
レス以降所定アドレス分の出力データが正しい読み出し
データの場合と上記変換データの場合とがあるために、
何れが正しい読み出しデータなのかを判別することがで
きないのである。
読み出しを行う際に、メモリセルアレイのアドレスをス
キャンさせた場合に、入力アドレスが特定アドレスに一
致した回数に基づく所定の周期で、一致数カウンタから
のパルス信号のパルス幅分だけ上記メモリセルアレイに
おける入力アドレスからの読み出しデータとは異なる変
換データが出力される。したがって、非正規のユーザ
は、得たデータから正しいデータや正しいプログラムコ
ードを再現することはできない。もし得られたデータか
ら上記特定アドレスが判明したとしても、上記特定アド
レス以降所定アドレス分の出力データが正しい読み出し
データの場合と上記変換データの場合とがあるために、
何れが正しい読み出しデータなのかを判別することがで
きないのである。
【００１７】また、この発明のメモリ装置は、メモリセ
ルアレイと、入力アドレスを他のアドレスに変換するア
ドレス変換回路と、上記入力アドレスとこの入力アドレ
スの変換アドレスとが入力されて何れか一方を出力する
マルチプレクサと、上記マルチプレクサからのアドレス
をデコードして上記メモリセルアレイのメモリセルを選
択するアドレスデコーダと、予め設定された特定アドレ
スと上記入力アドレスとが一致した回数をカウントし,
カウント値が所定値になる毎にパルス信号を出力する一
致数カウンタと、上記パルス信号が入力される毎に,上
記マルチブレクサの出力を上記変換アドレス側に切り換
えるマルチプレクサ切換回路を備えることが望ましい。
ルアレイと、入力アドレスを他のアドレスに変換するア
ドレス変換回路と、上記入力アドレスとこの入力アドレ
スの変換アドレスとが入力されて何れか一方を出力する
マルチプレクサと、上記マルチプレクサからのアドレス
をデコードして上記メモリセルアレイのメモリセルを選
択するアドレスデコーダと、予め設定された特定アドレ
スと上記入力アドレスとが一致した回数をカウントし,
カウント値が所定値になる毎にパルス信号を出力する一
致数カウンタと、上記パルス信号が入力される毎に,上
記マルチブレクサの出力を上記変換アドレス側に切り換
えるマルチプレクサ切換回路を備えることが望ましい。
【００１８】上記構成によれば、非正規のユーザが不正
読み出しを行う際に、メモリセルアレイのアドレスをス
キャンさせた場合に、入力アドレスが特定アドレスに一
致した回数に基づく所定の周期で、一致数カウンタから
のパルス信号のパルス幅分だけ上記メモリセルアレイに
おける入力アドレスとは異なる変換アドレスからの読み
出しデータが出力される。したがって、得られたデータ
から正しいデータや正しいプログラムコードを再現する
ことはできない。もし得られたデータから上記特定アド
レスが判明したとしても、上記特定アドレス以降所定ア
ドレス分の出力データが正しい読み出しデータの場合と
誤データの場合とがあるために、何れが正しい読み出し
データなのかを判別することができないのである。
読み出しを行う際に、メモリセルアレイのアドレスをス
キャンさせた場合に、入力アドレスが特定アドレスに一
致した回数に基づく所定の周期で、一致数カウンタから
のパルス信号のパルス幅分だけ上記メモリセルアレイに
おける入力アドレスとは異なる変換アドレスからの読み
出しデータが出力される。したがって、得られたデータ
から正しいデータや正しいプログラムコードを再現する
ことはできない。もし得られたデータから上記特定アド
レスが判明したとしても、上記特定アドレス以降所定ア
ドレス分の出力データが正しい読み出しデータの場合と
誤データの場合とがあるために、何れが正しい読み出し
データなのかを判別することができないのである。
【００１９】また、この発明のメモリ装置は、上記メモ
リセルアレイには,外部の演算装置が実行可能な第１の
プログラムコードを格納し、上記所定の周期で出力され
る上記読み出しデータとは異なるデータを,上記演算装
置が実行可能な第２のプログラムコードと成すことが望
ましい。
リセルアレイには,外部の演算装置が実行可能な第１の
プログラムコードを格納し、上記所定の周期で出力され
る上記読み出しデータとは異なるデータを,上記演算装
置が実行可能な第２のプログラムコードと成すことが望
ましい。
【００２０】上記構成によれば、アクセスアドレスが上
記特定アドレスに至るまでは上記メモリセルアレイの上
記アクセスアドレスから読み出された第１のプログラム
コードが外部の演算装置に送出される。そして、アクセ
スアドレスが上記特定アドレスに至ると、所定アドレス
分だけ、上記アクセスアドレスからの読み出しコードと
は異なる第２のプログラムコードが上記演算装置に送出
される。したがって、上記演算装置に、通常は上記第１
のプログラムコードを実行させ、アクセスアドレスが上
記特定アドレスに至る毎に第２のプログラムコードを実
行させることが可能になる。
記特定アドレスに至るまでは上記メモリセルアレイの上
記アクセスアドレスから読み出された第１のプログラム
コードが外部の演算装置に送出される。そして、アクセ
スアドレスが上記特定アドレスに至ると、所定アドレス
分だけ、上記アクセスアドレスからの読み出しコードと
は異なる第２のプログラムコードが上記演算装置に送出
される。したがって、上記演算装置に、通常は上記第１
のプログラムコードを実行させ、アクセスアドレスが上
記特定アドレスに至る毎に第２のプログラムコードを実
行させることが可能になる。
【００２１】また、この発明のメモリ装置は、上記メモ
リセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラ
ッシュＥＥＰＲＯＭの何れか一つで成すことが望まし
い。
リセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラ
ッシュＥＥＰＲＯＭの何れか一つで成すことが望まし
い。
【００２２】上記構成によれば、不揮発性メモリ,ＲＯ
ＭあるいはフラッシュＥＥＰＲＯＭ等の半導体メモリセ
ルアレイに格納されたデータが非正規ユーザによって不
正に読み出されて、半導体メモリ装置のエミュレート等
に利用されることが防止される。
ＭあるいはフラッシュＥＥＰＲＯＭ等の半導体メモリセ
ルアレイに格納されたデータが非正規ユーザによって不
正に読み出されて、半導体メモリ装置のエミュレート等
に利用されることが防止される。
【００２３】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態のメモリ装置
としての半導体メモリ装置におけるブロック図である。
本半導体メモリ装置は、フラッシュＥＥＰＲＯＭ回路で
あり、アドレスデコーダ１１,メモリセルアレイ１２,誤
データ変換回路１３,マルチプレクサ(ＭＵＸ)１４,一致
回路１５,特定アドレス設定回路１６,カウンタ回路１
７,マルチプレクサ切換回路１８および出力バッファ回
路１９で概略構成される。
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態のメモリ装置
としての半導体メモリ装置におけるブロック図である。
本半導体メモリ装置は、フラッシュＥＥＰＲＯＭ回路で
あり、アドレスデコーダ１１,メモリセルアレイ１２,誤
データ変換回路１３,マルチプレクサ(ＭＵＸ)１４,一致
回路１５,特定アドレス設定回路１６,カウンタ回路１
７,マルチプレクサ切換回路１８および出力バッファ回
路１９で概略構成される。
【００２４】ここで、上記アドレスデコーダ１１,メモ
リセルアレイ１２,誤データ変換回路１３,マルチプレク
サ(ＭＵＸ)１４,一致回路１５,特定アドレス設定回路１
６および出力バッファ回路１９は、図３に示す従来の半
導体メモリ装置におけるアドレスデコーダ１,メモリセ
ルアレイ２,誤データ変換回路３,マルチプレクサ４,一
致回路５,特定アドレス設定回路６および出力バッファ
回路８と同様に動作するものである。
リセルアレイ１２,誤データ変換回路１３,マルチプレク
サ(ＭＵＸ)１４,一致回路１５,特定アドレス設定回路１
６および出力バッファ回路１９は、図３に示す従来の半
導体メモリ装置におけるアドレスデコーダ１,メモリセ
ルアレイ２,誤データ変換回路３,マルチプレクサ４,一
致回路５,特定アドレス設定回路６および出力バッファ
回路８と同様に動作するものである。
【００２５】上記構成を有する半導体メモリ装置は、以
下のように動作する。すなわち、外部からの入力アドレ
スが上記アドレスデコーダ１１と一致回路１５とに入力
される。そうすると、アドレスデコーダ１１は、上記入
力アドレスをデコードしてメモリセルアレイ１２のワー
ド線およびビット線を選択する。そして、メモリセルア
レイ１２によって、上記選択されたワード線およびビッ
ト線に係るメモリセルからデータが読み出されて、マル
チプレクサ１４の一方の入力端子および誤データ変換回
路１３に出力される。そうすると、誤データ変換回路１
３は、上記読み出しデータを上記誤データに変換してマ
ルチプレクサ１４の他方の入力端子に出力する。
下のように動作する。すなわち、外部からの入力アドレ
スが上記アドレスデコーダ１１と一致回路１５とに入力
される。そうすると、アドレスデコーダ１１は、上記入
力アドレスをデコードしてメモリセルアレイ１２のワー
ド線およびビット線を選択する。そして、メモリセルア
レイ１２によって、上記選択されたワード線およびビッ
ト線に係るメモリセルからデータが読み出されて、マル
チプレクサ１４の一方の入力端子および誤データ変換回
路１３に出力される。そうすると、誤データ変換回路１
３は、上記読み出しデータを上記誤データに変換してマ
ルチプレクサ１４の他方の入力端子に出力する。
【００２６】一方において、上記一致回路１５は、特定
アドレス設定回路１６によって設定され出力された特定
アドレスと上記入力アドレスとを比較し、両アドレスが
一致すると一致信号を出力する。そうすると、カウンタ
回路１７は、一致回路１５からの一致信号が入力される
毎に内部カウント値を更新し、この内部カウント値が予
め設定された所定値になる毎に１回ずつ周期的に所定時
間幅のパルス信号を出力する。そして、マルチプレクサ
切換回路１８によって、カウンタ回路１７からのパルス
信号に基づいてマルチプレクサ１４の出力が上記所定時
間だけ誤データ側に切り換えられる。すなわち、一致回
路１５およびカウンタ回路１７で、上記一致数カウンタ
を構成しているのである。
アドレス設定回路１６によって設定され出力された特定
アドレスと上記入力アドレスとを比較し、両アドレスが
一致すると一致信号を出力する。そうすると、カウンタ
回路１７は、一致回路１５からの一致信号が入力される
毎に内部カウント値を更新し、この内部カウント値が予
め設定された所定値になる毎に１回ずつ周期的に所定時
間幅のパルス信号を出力する。そして、マルチプレクサ
切換回路１８によって、カウンタ回路１７からのパルス
信号に基づいてマルチプレクサ１４の出力が上記所定時
間だけ誤データ側に切り換えられる。すなわち、一致回
路１５およびカウンタ回路１７で、上記一致数カウンタ
を構成しているのである。
【００２７】その結果、上記マルチプレクサ１４は、入
力アドレスが所定回数上記特定アドレスになる毎に、所
定入力アドレス分だけ、誤データ変換回路１３からの誤
データを選択して出力バッファ回路１９に送出する。そ
れ以外は、上記メモリセルアレイ１２からの読み出しデ
ータを選択して出力バッファ回路１９に送出する。そし
て、出力バッファ回路１９によって、マルチプレクサ１
４から送出されたデータが外部に出力されるのである。
力アドレスが所定回数上記特定アドレスになる毎に、所
定入力アドレス分だけ、誤データ変換回路１３からの誤
データを選択して出力バッファ回路１９に送出する。そ
れ以外は、上記メモリセルアレイ１２からの読み出しデ
ータを選択して出力バッファ回路１９に送出する。そし
て、出力バッファ回路１９によって、マルチプレクサ１
４から送出されたデータが外部に出力されるのである。
【００２８】ここで、非正規のユーザが不正読み出しを
行うに際して、上記メモリセルアレイ１２のアドレスを
スキャンさせた場合に、上記特定アドレスが上記所定回
アクセスされる毎に、上記所定入力アドレス分だけ上記
誤データが出力されるので、得たデータから正しいデー
タや正しいプログラムコード再現することが非常に難し
くなる。したがって、非正規のユーザは、得られたデー
タに基づいて、正規のユーザがメモリセルアレイ１２か
ら得られるデータと同じデータを出力可能なメモリ装置
を正確にエミュレートすることは不可能なのである。
行うに際して、上記メモリセルアレイ１２のアドレスを
スキャンさせた場合に、上記特定アドレスが上記所定回
アクセスされる毎に、上記所定入力アドレス分だけ上記
誤データが出力されるので、得たデータから正しいデー
タや正しいプログラムコード再現することが非常に難し
くなる。したがって、非正規のユーザは、得られたデー
タに基づいて、正規のユーザがメモリセルアレイ１２か
ら得られるデータと同じデータを出力可能なメモリ装置
を正確にエミュレートすることは不可能なのである。
【００２９】また、もし得られたデータから上記特定ア
ドレスが判明したとしても、上記特定アドレス以降の所
定アドレス分の出力データが正しいデータの場合と誤デ
ータの場合とがあるために、何れが正しいデータかを判
別することができないのである。
ドレスが判明したとしても、上記特定アドレス以降の所
定アドレス分の出力データが正しいデータの場合と誤デ
ータの場合とがあるために、何れが正しいデータかを判
別することができないのである。
【００３０】これに対して、正規のユーザーは、上記メ
モリセルアレイ１２に格納するプログラムを作成する場
合に、上記特定アドレスからデータを読み出さないよう
に設定することができる。また、正規のユーザは、上記
特定アドレスおよび誤データ変換方法を知っているの
で、上記特定アドレスから読み出した誤データを正しい
データに戻すことができる。さらに、上記誤データが出
力される周期とその範囲も知っているので、上記特定ア
ドレス以降の上記所定アドレス分の領域には不用のデー
タを書き込めば、この不用データに基づいて出力された
誤データを逆変換して正しいデータを生成する必要もな
くなるのである。
モリセルアレイ１２に格納するプログラムを作成する場
合に、上記特定アドレスからデータを読み出さないよう
に設定することができる。また、正規のユーザは、上記
特定アドレスおよび誤データ変換方法を知っているの
で、上記特定アドレスから読み出した誤データを正しい
データに戻すことができる。さらに、上記誤データが出
力される周期とその範囲も知っているので、上記特定ア
ドレス以降の上記所定アドレス分の領域には不用のデー
タを書き込めば、この不用データに基づいて出力された
誤データを逆変換して正しいデータを生成する必要もな
くなるのである。
【００３１】上述のように、本実施の形態においては、
上記一致回路１５からの一致信号が所定回数に入力され
る毎にパルス信号を出力するカウンタ回路１７を設け
る。そして、マルチプレクサ切換回路１８は、カウンタ
回路１７からのパルス信号に基づいて、マルチプレクサ
１４の出力を、メモリセルアレイ１２の読み出しデータ
側から誤データ変換回路１３による誤データ側に所定ア
ドレス分だけ切り換えるようにしている。
上記一致回路１５からの一致信号が所定回数に入力され
る毎にパルス信号を出力するカウンタ回路１７を設け
る。そして、マルチプレクサ切換回路１８は、カウンタ
回路１７からのパルス信号に基づいて、マルチプレクサ
１４の出力を、メモリセルアレイ１２の読み出しデータ
側から誤データ変換回路１３による誤データ側に所定ア
ドレス分だけ切り換えるようにしている。
【００３２】したがって、非正規ユーザが不正読み出し
を試みるに際してメモリセルアレイ１２のアドレスをス
キャンさせた場合には、上記読み出しデータ中に誤デー
タが所定の周期で混在したデータが出力されることにな
り、得られたデータから正しいデータや正しいプログラ
ムコードを再現することはできない。したがって、上記
正しいデータや正しいプログラムコードを出力できる半
導体メモリ装置を正確にエミュレートすることもできな
いのである。また、例え、得られたデータから上記特定
アドレスが判明したとしても、何れが正しいデータかを
判別することができないことになる。
を試みるに際してメモリセルアレイ１２のアドレスをス
キャンさせた場合には、上記読み出しデータ中に誤デー
タが所定の周期で混在したデータが出力されることにな
り、得られたデータから正しいデータや正しいプログラ
ムコードを再現することはできない。したがって、上記
正しいデータや正しいプログラムコードを出力できる半
導体メモリ装置を正確にエミュレートすることもできな
いのである。また、例え、得られたデータから上記特定
アドレスが判明したとしても、何れが正しいデータかを
判別することができないことになる。
【００３３】さらに、上記実施の形態においては、上記
特定アドレスが上記所定回アクセスされる毎に、メモリ
セルアレイ１２からの読み出しデータとは異なる誤デー
タが出力されるようにしている。そこで、メモリセルア
レイ１２に外部の演算装置用の第１のプログラムコード
を格納し、誤データ変換回路１３は上記読み出しデータ
を上記演算装置用の第２のプログラムコードに変換する
ように構成することによって、通常は上記演算装置に第
１のプログラムコードを実行させ、上記特定アドレスを
上記所定回アクセスする毎に上記第２のプログラムコー
ドを実行させることができるのである。
特定アドレスが上記所定回アクセスされる毎に、メモリ
セルアレイ１２からの読み出しデータとは異なる誤デー
タが出力されるようにしている。そこで、メモリセルア
レイ１２に外部の演算装置用の第１のプログラムコード
を格納し、誤データ変換回路１３は上記読み出しデータ
を上記演算装置用の第２のプログラムコードに変換する
ように構成することによって、通常は上記演算装置に第
１のプログラムコードを実行させ、上記特定アドレスを
上記所定回アクセスする毎に上記第２のプログラムコー
ドを実行させることができるのである。
【００３４】＜第２実施の形態＞図２は、本実施の形態
の半導体メモリ装置におけるブロック図である。本半導
体メモリ装置は、アドレス変換回路２１,マルチプレク
サ(ＭＵＸ)２２,一致回路２３,特定アドレス設定回路２
４,カウンタ回路２５,マルチプレクサ切換回路２６,ア
ドレスデコーダ２７,メモリセルアレイ２８および出力
バッファ回路２９で概略構成される。
の半導体メモリ装置におけるブロック図である。本半導
体メモリ装置は、アドレス変換回路２１,マルチプレク
サ(ＭＵＸ)２２,一致回路２３,特定アドレス設定回路２
４,カウンタ回路２５,マルチプレクサ切換回路２６,ア
ドレスデコーダ２７,メモリセルアレイ２８および出力
バッファ回路２９で概略構成される。
【００３５】ここで、上記一致回路２３,特定アドレス
設定回路２４,カウンタ回路２５,マルチプレクサ切換回
路２６,アドレスデコーダ２７,メモリセルアレイ２８お
よび出力バッファ回路２９は、図１に示す第１実施の形
態における一致回路１５,特定アドレス設定回路１６,カ
ウンタ回路１７,マルチプレクサ切換回路１８,アドレス
デコーダ１１,メモリセルアレイ１２および出力バッフ
ァ回路１９と同様に動作する。
設定回路２４,カウンタ回路２５,マルチプレクサ切換回
路２６,アドレスデコーダ２７,メモリセルアレイ２８お
よび出力バッファ回路２９は、図１に示す第１実施の形
態における一致回路１５,特定アドレス設定回路１６,カ
ウンタ回路１７,マルチプレクサ切換回路１８,アドレス
デコーダ１１,メモリセルアレイ１２および出力バッフ
ァ回路１９と同様に動作する。
【００３６】上記構成を有する半導体メモリ装置は、以
下のように動作する。すなわち、外部からの入力アドレ
スが上記マルチプレクサ２２の一方の入力端子とアドレ
ス変換回路２１と一致回路２３とに入力される。そうす
ると、アドレス変換回路２１は、上記入力アドレスをこ
の入力アドレス以外の新たなアドレスに変換してマルチ
プレクサ２２の他方の入力端子に出力する。
下のように動作する。すなわち、外部からの入力アドレ
スが上記マルチプレクサ２２の一方の入力端子とアドレ
ス変換回路２１と一致回路２３とに入力される。そうす
ると、アドレス変換回路２１は、上記入力アドレスをこ
の入力アドレス以外の新たなアドレスに変換してマルチ
プレクサ２２の他方の入力端子に出力する。
【００３７】一方、上記一致回路２３は、特定アドレス
設定回路２４によって設定され出力された特定アドレス
と上記入力アドレスとを比較し、両アドレスが一致する
と一致信号を出力する。そうすると、カウンタ回路２５
は、一致回路２３からの一致信号が入力される毎に内部
カウント値を更新し、この内部カウント値が予め設定さ
れた所定値になる毎に１回ずつ周期的に所定時間幅のパ
ルス信号を出力する。そして、マルチプレクサ切換回路
２６によって、カウンタ回路２５からのパルス信号に基
づいて、マルチプレクサ２２の出力が上記所定時間だけ
アドレス変換回路２１からの変換アドレス側に切り換え
られる。すなわち、一致回路２３およびカウンタ回路２
５で、上記一致数カウンタを構成しているのである。
設定回路２４によって設定され出力された特定アドレス
と上記入力アドレスとを比較し、両アドレスが一致する
と一致信号を出力する。そうすると、カウンタ回路２５
は、一致回路２３からの一致信号が入力される毎に内部
カウント値を更新し、この内部カウント値が予め設定さ
れた所定値になる毎に１回ずつ周期的に所定時間幅のパ
ルス信号を出力する。そして、マルチプレクサ切換回路
２６によって、カウンタ回路２５からのパルス信号に基
づいて、マルチプレクサ２２の出力が上記所定時間だけ
アドレス変換回路２１からの変換アドレス側に切り換え
られる。すなわち、一致回路２３およびカウンタ回路２
５で、上記一致数カウンタを構成しているのである。
【００３８】その結果、上記マルチプレクサ２２は、入
力アドレスが所定回上記特定アドレスになる毎に、所定
入力アドレス分だけ、上記変換アドレスを選択してアド
レスデコーダ２７に送出する。それ以外は、入力アドレ
スを選択してアドレスデコーダ２７に送出する。そうす
ると、アドレスデコーダ２７は、マルチプレクサ２２か
らのアドレスをデコードしてメモリセルアレイ２８のワ
ード線およびビット線を選択する。そして、メモリセル
アレイ２８によって、上記選択されたワード線およびビ
ット線に係るメモリセルからデータが読み出されて出力
バッファ２９に出力される。そして、出力バッファ回路
２９によって読み出しデータが外部に出力されるのであ
る。
力アドレスが所定回上記特定アドレスになる毎に、所定
入力アドレス分だけ、上記変換アドレスを選択してアド
レスデコーダ２７に送出する。それ以外は、入力アドレ
スを選択してアドレスデコーダ２７に送出する。そうす
ると、アドレスデコーダ２７は、マルチプレクサ２２か
らのアドレスをデコードしてメモリセルアレイ２８のワ
ード線およびビット線を選択する。そして、メモリセル
アレイ２８によって、上記選択されたワード線およびビ
ット線に係るメモリセルからデータが読み出されて出力
バッファ２９に出力される。そして、出力バッファ回路
２９によって読み出しデータが外部に出力されるのであ
る。
【００３９】ここで、非正規のユーザが不正読み出しを
行うに際して、上記メモリセルアレイ２８のアドレスを
スキャンさせた場合に、上記特定アドレスが上記所定回
入力される毎に、上記所定入力アドレス分だけ入力アド
レスとは異なる上記変換アドレスから読み出された誤デ
ータが出力されるので、得たデータから正しいデータや
正しいプログラムコード再現することが非常に難しくな
る。したがって、非正規のユーザは、得られたデータに
基づいて、正規のユーザがメモリセルアレイ２８から得
られるデータと同じデータを出力可能なメモリ装置を正
確にエミュレートすることは不可能なのである。
行うに際して、上記メモリセルアレイ２８のアドレスを
スキャンさせた場合に、上記特定アドレスが上記所定回
入力される毎に、上記所定入力アドレス分だけ入力アド
レスとは異なる上記変換アドレスから読み出された誤デ
ータが出力されるので、得たデータから正しいデータや
正しいプログラムコード再現することが非常に難しくな
る。したがって、非正規のユーザは、得られたデータに
基づいて、正規のユーザがメモリセルアレイ２８から得
られるデータと同じデータを出力可能なメモリ装置を正
確にエミュレートすることは不可能なのである。
【００４０】また、もし得られたデータから上記特定ア
ドレスが判明したとしても、上記特定アドレス以降の所
定アドレス分の出力データが正しいデータの場合と誤デ
ータの場合とがあるために、何れが正しいデータかを判
別することができないのである。
ドレスが判明したとしても、上記特定アドレス以降の所
定アドレス分の出力データが正しいデータの場合と誤デ
ータの場合とがあるために、何れが正しいデータかを判
別することができないのである。
【００４１】上述のように、本実施の形態においては、
上記一致回路２３からの一致信号が所定回数入力される
毎にパルス信号を出力するカウンタ回路２５を設ける。
そして、マルチプレクサ切換回路２６は、カウンタ回路
２５からのパルス信号に基づいて、マルチプレクサ２２
の出力を、入力アドレス側からアドレス変換回路２１に
よる変換アドレス側に所定アドレス分だけ切り換えるよ
うにしている。
上記一致回路２３からの一致信号が所定回数入力される
毎にパルス信号を出力するカウンタ回路２５を設ける。
そして、マルチプレクサ切換回路２６は、カウンタ回路
２５からのパルス信号に基づいて、マルチプレクサ２２
の出力を、入力アドレス側からアドレス変換回路２１に
よる変換アドレス側に所定アドレス分だけ切り換えるよ
うにしている。
【００４２】したがって、非正規ユーザが不正読み出し
を試みるに際してメモリセルアレイ２８のアドレスをス
キャンさせた場合には、上記読み出しデータ中に誤デー
タが所定の周期で混在したデータが出力されることにな
り、得られたデータから正しいデータや正しいプログラ
ムコード再現することはできない。したがって、上記正
しいデータや正しいプログラムコードを出力できる半導
体メモリ装置を正確にエミュレートすることもできない
のである。また、例え、得られたデータから上記特定ア
ドレスが判明したとしても、何れが正しいデータかを判
別することができないことになる。
を試みるに際してメモリセルアレイ２８のアドレスをス
キャンさせた場合には、上記読み出しデータ中に誤デー
タが所定の周期で混在したデータが出力されることにな
り、得られたデータから正しいデータや正しいプログラ
ムコード再現することはできない。したがって、上記正
しいデータや正しいプログラムコードを出力できる半導
体メモリ装置を正確にエミュレートすることもできない
のである。また、例え、得られたデータから上記特定ア
ドレスが判明したとしても、何れが正しいデータかを判
別することができないことになる。
【００４３】さらに、上記実施の形態の場合も上記第１
実施の形態の場合と同様に、上記メモリセルアレイ２８
における入力アドレスに該当する領域には外部の演算装
置用の第１のプログラムコードを格納する一方、上記変
換アドレスに該当する領域には上記演算装置用の第２の
プログラムコードを格納することによって、通常は上記
演算装置に第１のプログラムコードを実行させ、上記特
定アドレスを上記所定回アクセスする毎に上記第２のプ
ログラムコードを実行させることができるのである。
実施の形態の場合と同様に、上記メモリセルアレイ２８
における入力アドレスに該当する領域には外部の演算装
置用の第１のプログラムコードを格納する一方、上記変
換アドレスに該当する領域には上記演算装置用の第２の
プログラムコードを格納することによって、通常は上記
演算装置に第１のプログラムコードを実行させ、上記特
定アドレスを上記所定回アクセスする毎に上記第２のプ
ログラムコードを実行させることができるのである。
【００４４】上記各実施の形態においては、上記メモリ
セルアレイ１２,２８をフラッシュＥＥＰＲＯＭで構成
しているが、不揮発性メモリやＲＯＭ等の他の半導体メ
モリで構成しても差し支えない。また、半導体メモリに
限定されるものでもない。
セルアレイ１２,２８をフラッシュＥＥＰＲＯＭで構成
しているが、不揮発性メモリやＲＯＭ等の他の半導体メ
モリで構成しても差し支えない。また、半導体メモリに
限定されるものでもない。
【００４５】また、この発明は、図１および図２に示す
構成に限定されるものではなく、例えば上記特定アドレ
スを一致回路１５,２３の内部メモリに格納して特定ア
ドレス設定回路１６,２４を削除することも可能であ
る。要は、メモリセルアレイ１２,２８に対するアクセ
スアドレスが特定アドレスに一致した回数に基づく所定
の周期で、上記メモリセルアレイ１２,２８における上
記アクセスアドレスからの読み出しデータとは異なるデ
ータを出力できる構成であればよいのである。
構成に限定されるものではなく、例えば上記特定アドレ
スを一致回路１５,２３の内部メモリに格納して特定ア
ドレス設定回路１６,２４を削除することも可能であ
る。要は、メモリセルアレイ１２,２８に対するアクセ
スアドレスが特定アドレスに一致した回数に基づく所定
の周期で、上記メモリセルアレイ１２,２８における上
記アクセスアドレスからの読み出しデータとは異なるデ
ータを出力できる構成であればよいのである。
【００４６】
【発明の効果】以上より明らかなように、この発明のメ
モリ装置は、メモリセルアレイに対するアクセスアドレ
スが特定アドレスに一致した回数に基づいて、所定の周
期で上記アクセスアドレスからの読み出しデータとは異
なるデータを出力するので、非正規のユーザが不正読み
出しを行うに際して上記メモリセルアレイのアドレスを
スキャンさせた場合に、上記アクセスアドレスからの読
み出しデータ中に、所定の周期で上記読み出しデータと
は異なるデータを混在させることができる。したがっ
て、非正規ユーザは、得たデータから正しいデータや正
しいプログラムコードを再現することはできない。した
がって、上記正しいデータや正しいプログラムコードを
出力できるメモリ装置を正確にエミュレートすることも
できないのである。
モリ装置は、メモリセルアレイに対するアクセスアドレ
スが特定アドレスに一致した回数に基づいて、所定の周
期で上記アクセスアドレスからの読み出しデータとは異
なるデータを出力するので、非正規のユーザが不正読み
出しを行うに際して上記メモリセルアレイのアドレスを
スキャンさせた場合に、上記アクセスアドレスからの読
み出しデータ中に、所定の周期で上記読み出しデータと
は異なるデータを混在させることができる。したがっ
て、非正規ユーザは、得たデータから正しいデータや正
しいプログラムコードを再現することはできない。した
がって、上記正しいデータや正しいプログラムコードを
出力できるメモリ装置を正確にエミュレートすることも
できないのである。
【００４７】さらに、得られたデータから上記特定アド
レスが判明したとしても、上記特定アドレス以降所定ア
ドレス分の出力データが正しい読み出しデータの場合と
誤データの場合とがあるために、何れが正しい読み出し
データなのかを判別することができないのである。
レスが判明したとしても、上記特定アドレス以降所定ア
ドレス分の出力データが正しい読み出しデータの場合と
誤データの場合とがあるために、何れが正しい読み出し
データなのかを判別することができないのである。
【００４８】また、この発明のメモリ装置は、メモリセ
ルアレイから読み出されたデータとこの読み出しデータ
のデータ変換回路による変換データとをマルチプレクサ
に入力し、特定アドレスと入力アドレスとの一致回数を
一致数カウンタでカウントして所定値になる毎にパルス
信号を出力し、このパル信号に呼応してマルチプレクサ
切換回路が上記マルチプレクサの出力を切り換えるよう
に成せば、非正規のユーザが上記メモリセルアレイのア
ドレスをスキャンさせた場合に、アクセスアドレスが特
定アドレスに一致した回数に基づく所定の周期で、所定
アドレス分の上記変換データが出力される。したがっ
て、得られたデータから正しいデータや正しいプログラ
ムコードを再現することはできない。また、得られたデ
ータから上記特定アドレスが判明したとしても、上記特
定アドレス以降所定アドレス分の出力データが正しい読
み出しデータの場合と誤データの場合とがあるために、
何れが正しい読み出しデータなのかを判別することがで
きないのである。
ルアレイから読み出されたデータとこの読み出しデータ
のデータ変換回路による変換データとをマルチプレクサ
に入力し、特定アドレスと入力アドレスとの一致回数を
一致数カウンタでカウントして所定値になる毎にパルス
信号を出力し、このパル信号に呼応してマルチプレクサ
切換回路が上記マルチプレクサの出力を切り換えるよう
に成せば、非正規のユーザが上記メモリセルアレイのア
ドレスをスキャンさせた場合に、アクセスアドレスが特
定アドレスに一致した回数に基づく所定の周期で、所定
アドレス分の上記変換データが出力される。したがっ
て、得られたデータから正しいデータや正しいプログラ
ムコードを再現することはできない。また、得られたデ
ータから上記特定アドレスが判明したとしても、上記特
定アドレス以降所定アドレス分の出力データが正しい読
み出しデータの場合と誤データの場合とがあるために、
何れが正しい読み出しデータなのかを判別することがで
きないのである。
【００４９】また、この発明のメモリ装置は、入力アド
レスとこの入力アドレスのアドレス変換回路による変換
アドレスとをマルチプレクサに入力し、特定アドレスと
入力アドレスとの一致回数を一致数カウンタでカウント
して所定値になる毎にパルス信号を出力し、このパル信
号に呼応してマルチプレクサ切換回路が上記マルチプレ
クサの出力を切り換え、上記マルチプレクサからの出力
アドレスに基づいて上記メモリセルアレイからデータを
読み出すように成せば、非正規のユーザが上記メモリセ
ルアレイのアドレスをスキャンさせた場合に、アクセス
アドレスが特定アドレスに一致した回数に基づく所定の
周期で、所定アドレス分の上記変換アドレスからの読み
出しデータが出力される。したがって、得られたデータ
から正しいデータや正しいプログラムコードを再現する
ことはできない。また、得られたデータから上記特定ア
ドレスが判明したとしても、上記特定アドレス以降所定
アドレス分の出力データが正しい読み出しデータの場合
と誤データの場合とがあるため、何れが正しい読み出し
データなのかを判別することができないのである。
レスとこの入力アドレスのアドレス変換回路による変換
アドレスとをマルチプレクサに入力し、特定アドレスと
入力アドレスとの一致回数を一致数カウンタでカウント
して所定値になる毎にパルス信号を出力し、このパル信
号に呼応してマルチプレクサ切換回路が上記マルチプレ
クサの出力を切り換え、上記マルチプレクサからの出力
アドレスに基づいて上記メモリセルアレイからデータを
読み出すように成せば、非正規のユーザが上記メモリセ
ルアレイのアドレスをスキャンさせた場合に、アクセス
アドレスが特定アドレスに一致した回数に基づく所定の
周期で、所定アドレス分の上記変換アドレスからの読み
出しデータが出力される。したがって、得られたデータ
から正しいデータや正しいプログラムコードを再現する
ことはできない。また、得られたデータから上記特定ア
ドレスが判明したとしても、上記特定アドレス以降所定
アドレス分の出力データが正しい読み出しデータの場合
と誤データの場合とがあるため、何れが正しい読み出し
データなのかを判別することができないのである。
【００５０】また、この発明のメモリ装置は、上記メモ
リセルアレイには外部の演算装置が実行可能な第１のプ
ログラムコードを格納し、上記読み出しデータとは異な
るデータを上記演算装置が実行可能な第２のプログラム
コードにすれば、上記演算装置に通常は上記第１のプロ
グラムコードを実行させ、アクセスアドレスが上記特定
アドレスに至る毎に第２のプログラムコードを実行させ
ることが可能になる。
リセルアレイには外部の演算装置が実行可能な第１のプ
ログラムコードを格納し、上記読み出しデータとは異な
るデータを上記演算装置が実行可能な第２のプログラム
コードにすれば、上記演算装置に通常は上記第１のプロ
グラムコードを実行させ、アクセスアドレスが上記特定
アドレスに至る毎に第２のプログラムコードを実行させ
ることが可能になる。
【００５１】また、この発明のメモリ装置は、上記メモ
リセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラ
ッシュＥＥＰＲＯＭの何れか一つで構成すれば、不揮発
性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭ等の
半導体メモリセルアレイに格納されたデータが非正規ユ
ーザによって不正に読み出されて、半導体メモリ装置の
エミュレート等に利用されることを防止できる。
リセルアレイを、不揮発性メモリ,ＲＯＭあるいはフラ
ッシュＥＥＰＲＯＭの何れか一つで構成すれば、不揮発
性メモリ,ＲＯＭあるいはフラッシュＥＥＰＲＯＭ等の
半導体メモリセルアレイに格納されたデータが非正規ユ
ーザによって不正に読み出されて、半導体メモリ装置の
エミュレート等に利用されることを防止できる。
【図１】 この発明のメモリ装置としての半導体メモリ
装置のブロック図である。
装置のブロック図である。
【図２】 図１とは異なる半導体メモリ装置のブロック
図である。
図である。
【図３】 従来のデータ保護回路が内蔵された半導体メ
モリ装置のブロック図である。
モリ装置のブロック図である。
１１,２７…アドレスデコーダ、 １２,２８…メモリセルアレイ、 １３…誤データ変換回路、 １４,２２…マルチプレクサ、 １５,２３…一致回路、 １６,２４…特定アドレス設定回路、 １７,２５…カウンタ回路、 １８,２６…マルチプレクサ切換回路、 １９,２９…出力バッファ回路、 ２１…アドレス変換回路。
Claims (7)
- 【請求項１】 メモリセルアレイに対するアクセスアド
レスが予め設定された特定アドレスに一致したことを検
知し、このアクセスアドレスと特定アドレスとの一致回
数を計数し、この計数値に基づく所定の周期で上記メモ
リセルアレイにおける上記アクセスアドレスからの読み
出しデータとは異なるデータを出力することを特徴とす
るメモリ装置。 - 【請求項２】 請求項１に記載のメモリ装置であって、 メモリセルアレイと、 上記メモリセルアレイから読み出された読み出しデータ
を他のデータに変換して出力するデータ変換回路と、 上記読み出しデータとこの読み出しデータの変換データ
とが入力されて、何れか一方を出力するマルチプレクサ
と、 予め設定された特定アドレスと入力アドレスとが一致し
た回数をカウントし、カウント値が所定値になる毎にパ
ルス信号を出力する一致数カウンタと、 上記パルス信号が入力される毎に、上記マルチプレクサ
の出力を上記変換データ側に切換えるマルチプレクサ切
換回路を備えたことを特徴とするメモリ装置。 - 【請求項３】 請求項１に記載のメモリ装置であって、 メモリセルアレイと、 入力アドレスを他のアドレスに変換するアドレス変換回
路と、 上記入力アドレスとこの入力アドレスの変換アドレスと
が入力されて、何れか一方を出力するマルチプレクサ
と、 上記マルチプレクサからのアドレスをデコードして上記
メモリセルアレイのメモリセルを選択するアドレスデコ
ーダと、 予め設定された特定アドレスと上記入力アドレスとが一
致した回数をカウントし、カウント値が所定値になる毎
にパルス信号を出力する一致数カウンタと、 上記パルス信号が入力される毎に、上記マルチブレクサ
の出力を上記変換アドレス側に切り換えるマルチプレク
サ切換回路を備えたことを特徴とするメモリ装置。 - 【請求項４】 請求項１に記載のメモリ装置において、 上記メモリセルアレイには、外部の演算装置が実行可能
な第１のプログラムコードが格納されており、 上記所定周期で出力される上記読み出しデータとは異な
るデータは、上記演算装置が実行可能な第２のプログラ
ムコードであることを特徴とするメモリ装置。 - 【請求項５】 請求項２に記載のメモリ装置において、 上記メモリセルアレイには、外部の演算装置が実行可能
な第１のプログラムコードが格納されており、 上記データ変換回路は、上記読み出しデータを上記演算
装置が実行可能な第２のプログラムコードに変換して出
力するようになっていることを特徴とするメモリ装置。 - 【請求項６】 請求項３に記載のメモリ装置において、 上記メモリセルアレイにおける上記入力アドレスによっ
てアクセスされる領域には、外部の演算装置が実行可能
な第１のプログラムコードが格納されており、 上記メモリセルアレイにおける上記変換アドレスによっ
てアクセスされる領域には、上記演算装置が実行可能な
第２のプログラムコードが格納されていることを特徴と
するメモリ装置。 - 【請求項７】 請求項１乃至請求項６の何れか一つに記
載のメモリ装置において、 上記メモリセルアレイは半導体メモリセルアレイであっ
て、不揮発性メモリ,読み出し専用メモリあるいは一括
消去型電気的消去書き込み可能読み出し専用メモリの何
れか一つから成ることを特徴とするメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000034975A JP3872626B2 (ja) | 2000-02-14 | 2000-02-14 | メモリ装置 |
| US09/695,051 US6351418B1 (en) | 2000-02-14 | 2000-10-25 | Memory device capable of preventing from illegally read out memory contents |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000034975A JP3872626B2 (ja) | 2000-02-14 | 2000-02-14 | メモリ装置 |
Publications (2)
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