WO2006109494A1 - 半導体装置、および、それを備えるｉｃカード - Google Patents

半導体装置、および、それを備えるｉｃカード Download PDF

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WO2006109494A1
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Shigeo Ohyama
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor device capable of reducing the possibility that data transmitted between circuit blocks via an internal signal line is estimated by power consumption analysis, and an I c card provided with the semiconductor device It is about.
  • An IC card has a semiconductor circuit inside and can perform various arithmetic processes including encryption processing, and therefore can store information more safely than a magnetic card. . Therefore, it is expected to be widely used in applications that require safety, such as applications that store private information and authenticate individuals.
  • attack methods that steal internal information without accessing the inside of the IC card have also been devised, and one of them is focusing on the fact that the power consumption changes according to the processing of the internal circuit
  • a method has been devised for estimating internal processing by correlating internal processing with power consumption and analyzing power consumption.
  • Typical attack methods include SPA (Simple Power Analysis) and DPA (Differential Power Analysis).
  • attack methods that attempt to physically access the inside of an IC card
  • these attack methods are performed without requiring any external operation on the IC card. It is difficult for the card to detect the attack and prevent the leakage of information.
  • Patent Document 1 to be described later describes a configuration in which a copy mouth unit that is on-chip together with a CPU has a pointer that can arbitrarily specify a storage area of an arithmetic memory. .
  • Patent Document 1 Japanese Published Patent Publication “Japanese Unexamined Patent Publication No. 2004-129033 (Publication Date: April 22, 2004)”
  • the present invention has been made in view of the above problems, and an object thereof is to have a plurality of circuit blocks and internal signal lines that connect these circuit blocks to each other. Nevertheless, it is to realize a semiconductor device capable of reducing the possibility that data transmitted between the circuit blocks is estimated by power consumption analysis, and an IC card including the semiconductor device.
  • a semiconductor device includes a plurality of circuit blocks and an internal signal line that connects these circuit blocks to each other.
  • the circuit block on the output side encodes the data to be transmitted by a predetermined encoding method so that the amount of change in the data becomes more uniform, and the above signal.
  • An encoder circuit for outputting to a line is provided, and among the circuit blocks, a circuit block on the input side is provided with a decoding circuit for decoding encoded data transmitted via the signal line. It is characterized by that.
  • encoded data that is, data that is more uniform than the amount of change in data compared to the original data is transmitted on the signal line.
  • the decoding circuit since the decoding circuit is provided in the circuit block on the input side, even if the circuit block on the output side outputs the encoded data, the circuit block on the input side is output. Can grasp the data before the code that has any trouble (original data), and can perform data transmission between the circuit blocks without any trouble.
  • the encoding circuit may output the data to be transmitted as a Manchester code. Further, in addition to the above configuration, the encoding circuit may be provided with a logic circuit that performs an exclusive OR or a negation operation on the data to be transmitted and the clock signal. In addition to the above configuration, the decoding circuit is provided with a logic circuit that performs an exclusive OR of the data signal from the signal line and the clock signal synchronized with the clock signal, or a negative operation thereof. It may be.
  • the code circuit that encodes with the Manchester code can be realized by the above-described logic circuit, an encoding circuit with a simple circuit configuration is realized without consuming clock cycles. it can.
  • the decoding circuit can be realized by the above-described logic circuit, for example, unlike a circuit that synchronizes with a PLL circuit or the like, a synchronization detection circuit that does not require synchronization of an encoded detector is omitted. it can. As a result, the decoding circuit can also be realized with a relatively simple circuit configuration.
  • one of the input side and output side circuit blocks may be a central processing unit block, and the other may be a coprocessor block that performs cryptographic operation processing.
  • the central processing unit block and the coprocessor block that performs cryptographic calculation processing for example, important data such as parameters for cryptographic keys and data to be processed are transmitted. If there is a large amount of data estimated by a third party, the encrypted data is intercepted by the third party, or a semiconductor device that can perform the same processing as the semiconductor device is illegally manufactured. The three parties will be able to impersonate regular users.
  • the signal line may be a signal line constituting a nose for bus-connecting each circuit block.
  • the circuit block on the output side may include a drive circuit that includes a complementary circuit and drives the signal line.
  • the IC card according to the present invention is characterized by including any of the above-described semiconductor devices.
  • the semiconductor device having the above configuration can reduce the possibility that the data transmitted between the circuit blocks is estimated by the power consumption analysis. Therefore, a safer IC card can be realized.
  • data is transmitted after being encoded so that the amount of change in data becomes more uniform as compared to the original data.
  • the dependence of the power consumption on the data can be reduced, and the possibility that the data transmitted between the circuit blocks is estimated by the power consumption analysis can be reduced.
  • it can be used widely and suitably as a semiconductor device used for various applications including IC cards.
  • FIG. 1, showing an embodiment of the present invention is a circuit diagram showing a configuration of a main part near a data bus of an IC card.
  • FIG. 2 is a block diagram showing a main configuration of the IC card.
  • FIG. 3 is a waveform diagram showing signal waveforms at various parts of the IC card.
  • FIG. 4 shows a comparative example, and is a circuit diagram showing a main part configuration in the vicinity of a data bus in a configuration in which a code circuit and a decoding circuit are deleted from the IC card.
  • FIG. 5 is a waveform diagram showing a time change of a signal waveform transmitted through the data bus and power consumption of an IC card.
  • FIG. 6 is a waveform diagram showing a time change of a signal waveform transmitted through the data bus and power consumption of the IC card.
  • FIG. 7 is a flowchart showing the operation of the coprocessor block provided in the IC card.
  • the semiconductor device according to the present embodiment can reduce the data dependency of power consumption, it can be suitably used, for example, as a device that performs encryption or decryption processing.
  • a device including the device a force capable of enumerating various devices including an IC card will be described below by taking an example in which the device is an IC card.
  • the IC card 1 is provided with an IC (Integrated Circuit) 2 as a semiconductor device, and the IC 2 includes a plurality of circuit blocks 11 to 14. As a bus connecting them, a data bus 21 for transmitting data signals and an address & control bus 22 for transmitting address signals and control signals are provided.
  • IC Integrated Circuit
  • a CPU (Central Processing Unit) block 11 that controls the entire IC 2 and, for example, a numerical operation, encryption key or sign key processing, and the like are determined in advance.
  • a coprocessor block 12 that performs routine processing, an IO circuit block 13 that controls input / output to / from the outside of the IC card 1, and a memory that is read and written by these blocks 11 to 13 via the buses 21 and 22 described above Block 14 is provided.
  • the CPU block 11 can read and write the coprocessor block 12 and the IO circuit block 13 via the buses 21 and 22, for example, start of processing such as cryptographic computation, Write the data (parameters and processing target) to the coprocessor block 12 Instructs the processor block 12 to start processing, starts input / output, and writes input / output parameters (for example, the address range of data to be input / output) to the IO circuit block 13. I / O can be instructed to 13.
  • the processing of the coprocessor block 12 is a cryptographic operation
  • examples of the data include key data and plain text.
  • examples of data read after processing include decrypted ciphertext.
  • the IC card 1 employs, for example, a memory circuit that destroys data when exposed to the air as the memory block 14, or is connected to an unusual terminal such as a probe. To prevent access to the inside of the IC card 1 by installing a circuit to destroy the data.
  • the coprocessor block 12 is set so as to suppress the correlation between the algorithm power consumption of the arithmetic processing and the internal processing.
  • the coprocessor block 12 includes a pointer that can arbitrarily specify the storage area of the operation memory (none of which is shown). In this configuration, since the coprocessor block 12 has the pointer, the data transfer of the operation memory to a certain storage area can be realized by changing the setting value of the address pointer.
  • the storage capacity of the calculation memory is set to a storage capacity capable of storing a plurality of sets of remainder calculation data. As a result, predetermined arithmetic data can be transferred from the arithmetic memory to the remainder arithmetic unit within the coprocessor block 12.
  • the coprocessor block 12 sequentially receives operation data from the external memory block 14 under the control of the CPU block 11, or the coprocessor block 12 receives the operation result according to the control of the CPU block 11.
  • the number of times data is periodically transferred to the external memory block 14 can be suppressed, and external transfer of data in the coprocessor block 12 is reduced.
  • the data transfer time can be shortened, and data hacking based on the analysis of the current waveform by data transfer can be suppressed.
  • an output cover as an output device is provided between the internal circuits of the circuit blocks 11 to 14 and signal lines (such as the buses 21 and 22 described above).
  • a buffer circuit (drive circuit) 31 or an input buffer circuit 32 as an input device is provided.
  • the output buffer circuit 31 is a circuit block on the output side of the circuit blocks 11 to 14 (CPU block 11 in the illustrated example), more specifically, an internal circuit 33 that outputs data, and each bus 21. ⁇ It is provided between the signal lines that make up 22 (for example, 21a).
  • the input buffer circuit 32 includes an input side circuit block (coprocessor block 12 in the illustrated example), more specifically, a signal line (for example, 21a) constituting the buses 21 and 22 and an internal circuit. It is provided between 3 and 4.
  • the output stage of the output buffer circuit 31 is configured by a complementary circuit such as a CMOS structure circuit or a complementary operation type emitter follower circuit. Compared to the drive capability of the internal circuits 33 and 34, the drive capacity is set to be large enough for data transmission via the signal line 21a. In addition, since the circuit configuration of the input buffer circuit 32 is also transmitted via the signal line 21a, a time constant is set so that the correct signal value can be discriminated even if the signal waveform is dull. Has been.
  • the circuit blocks 11-14 can transmit data that does not interfere with each other.
  • the circuit blocks 11 to 14 are bus-connected to each other, and all the circuit blocks 11 to 14 are connected to the signal lines (21a and the like). Compared with the configuration in which the circuit blocks 11 to 14 are connected one-to-one, the load is higher. Therefore, the driving capability of the output buffer circuit 31 is also set larger than in the case of 1: 1.
  • each circuit block is compared with the case where data is transmitted between the internal circuits of the circuit blocks 11 to 14.
  • more power is required.
  • the power consumption changes depending on the transmitted data.
  • the amount of data change (how many bits of data changed) is more uniform (more preferably, the amount of data change is uniform).
  • a sign 41 circuit 41 is provided. Also, the data encoded by the encoding circuit 41 between the signal line 21a and the internal circuit 34 on the input side (between the input buffer circuit 32 and the internal circuit 34 in the illustrated example). There is provided a decoding circuit 42 for decoding.
  • the encoding circuit 41 includes data D1 from the internal circuit 33, and This is realized by an XNOR circuit 51 that calculates the negation of exclusive OR with the clock signal CLK and outputs the result to the output buffer circuit 31.
  • the sign key data Da is transmitted on the signal line 21a of the data bus 21 instead of the data D1.
  • the decoding circuit 42 calculates and outputs the negation of exclusive OR between the data Da from the input buffer circuit 32 and the clock signal CLK, and the timing indicated by the clock signal CLK.
  • a latch circuit 62 for holding the output Db of the XNOR circuit 61.
  • the latch circuit 62 is realized by D-FF (flip-flop), and latches the output Db at the rising timing of the clock signal CLK.
  • the decoding circuit 42 has the same data signal D2 as the data D1 that the internal circuit 33 is trying to transmit except that the phase is delayed by one clock cycle (in this example, 1, 0, 1, 1, 1, 0, 0) can be output.
  • the delay due to the circuits 41 and 42 and the transmission delay of the signal line 2 la are omitted.
  • the output-side internal circuit 33 tries to transmit to the input-side internal circuit 34, even though the data Da different from the data D1 is transmitted to the signal line 21a.
  • the power consumption of both the buffer circuits 31 and 32 is relatively high. Accordingly, the power consumption of the IC card 1 is also kept at a relatively high level P1. On the other hand, since the data D to be transmitted does not change during the period from t2 to t3, the power consumption of both the buffer circuits 31 and 32 is suppressed to a relatively low level. Power consumption is also kept at a relatively low level ⁇ 2.
  • the data bus 21 is provided inside the IC card 1, and the IC card 1 is configured so that the signal of the data bus 21 cannot be directly accessed from the outside. Regardless, since the power consumption of the IC card 1 changes depending on the data D as described above, there is a possibility that the data D transmitted through the data bus 21 may be estimated by the power consumption analysis of the IC card 1. is there.
  • the encoding circuit 41 and the decoding circuit 42 are provided, as shown in FIG. 3, whether the value of the data D1 and the data D1 change Regardless of whether or not, the data Da after sign change changes frequently and always changes once within the clock cycle.
  • the power consumption P1 during the period tl to t2 and the period t3 to t4 and the power consumption P2 during the period t2 to t3 are different from each other.
  • the data Da also changes during the period from t2 to t3. Therefore, as shown in FIG.
  • the power consumption is kept at a relatively high level from t2 to t3, and the power consumption of the IC card 1 is fixed at a substantially constant level P3 from tl to t4.
  • the data dependency of the power consumption due to the data transfer can be reduced, and it is difficult to correlate the power consumption waveform with the data. It is possible to make the estimation of the data D1 by the power consumption analysis of 1 (for example, estimation by DPA, etc.) difficult. As a result, internal information can be protected from attacks that reveal internal operations through power consumption analysis, and a more secure IC card 1 can be realized.
  • the operation in the case where the coprocessor block 12 performs the cryptographic operation is described as follows with reference to FIG.
  • various methods such as the RSA encryption method and the DES encryption method can be adopted as the cryptographic operation method.
  • the case where the processor block 12 performs the cryptographic operation of the RSA encryption method will be described as an example. .
  • step 1 shown in FIG. 7 the coprocessor block 12 performs encryption from the CPU block 11 via the data bus 21 as preprocessing for cryptographic operation.
  • A, B, N and i are received and stored in a storage device such as a register (not shown).
  • the coprocessor block 12 when i becomes 0 (in the case of YES in S5), the coprocessor block 12 performs, for example, the computation result A as the post-processing of the cryptographic computation in S6 through the data bus 21. Via the CPU block 11 or writing to the memory block 14. This allows the coprocessor block 12 to encrypt the given data.
  • the encoding circuit 41 and the decoding circuit 42 include the XNOR circuits 51 and 61 as the logic circuits that perform the exclusive OR operation is illustrated.
  • ⁇ The same effect can be obtained by replacing the 61 with an XN OR circuit that inverts the output logic of each circuit and outputs an exclusive OR.
  • the force described in the case where the coprocessor block 12 includes a pointer that can arbitrarily specify the storage area of the arithmetic memory is not limited to this.
  • a coprocessor block that performs cryptographic operation processing by changing the sign as described above, it is possible to suppress changes in power consumption caused by changes in data transmitted between circuit blocks. Is obtained.
  • the algorithm of the arithmetic processing in the coprocessor block 12 is set so as to suppress the correlation between the power consumption and the internal processing, the consumption due to the data change Safety changes can be further improved by preventing changes in power consumption caused by changes in internal processing as well as changes in power.
  • the force described by taking as an example the case of having a configuration for preventing access to the inside of the IC card 1 is not limited to this.
  • it has a configuration to prevent access to the inside of IC card 1, and if it has tamper resistance, access to the inside of IC card 1 is not limited to attacks based on power consumption analysis. It is possible to cope with attacks caused by accidents, and safety can be further improved.
  • the encoding circuit 41 performs Manchester encoding has been described as an example.
  • the present invention is not limited to this.
  • other methods such as a CMI encoding method, specifically, if the data is 0, change 0 to 1 and if it is 1, encode the output data to be 0 or 1.
  • a sign key method may be employed.
  • a similar effect can be obtained if the data to be transmitted is encoded so that the amount of change in the data becomes more uniform.
  • the data is transmitted after being encoded so that the change amount of the data becomes more uniform as compared with the original data.
  • the dependency on the data can be reduced, and the possibility that the data transmitted between the circuit blocks is estimated by the power consumption analysis can be reduced.
  • it can be used widely and suitably as a semiconductor device used for various applications including IC cards.

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Abstract

　ＩＣカード（１）は、複数の回路ブロック（１１～１４）と、これらの回路ブロック間を互いに接続する内部のデータバス（２１）とを備えている。上記回路ブロックのうち、出力側となるＣＰＵブロック（１１）には、伝送しようとするデータを、データの変化の量が、より一様になるように、予め定められた符号化方法で符号化して、上記データバス（２２）の信号線（２１ａ）へ出力する符号化回路（４１）が設けられ、入力側となるコプロセッサブロック（１２）には、上記信号線（２１ａ）を介して伝送される符号化されたデータを復号する復号回路（４２）が設けられている。これにより、複数の回路ブロックと、これらの回路ブロック間を互いに接続する内部の信号線とを有しているにも拘わらず、上記各回路ブロック間を伝送されるデータが消費電力解析によって推定される可能性を軽減可能な半導体装置、および、ＩＣカードを実現できる。

Description

明 細 書
半導体装置、および、それを備える ICカード
技術分野
[0001] 本発明は、内部の信号線を介して各回路ブロック間を伝送されるデータが、消費電 力解析によって推定される可能性を軽減可能な半導体装置、および、それを備える I cカードに関するものである。
背景技術
[0002] ICカードは、内部に半導体回路を有し、暗号処理をはじめとして、種々の演算処理 を行うことができるため、磁気カードと比較して、より安全に情報を格納することができ る。したがって、例えば、秘密情報を格納して個人を認証する用途など、安全である ことが求められる用途での普及が見込まれて 、る。
[0003] 一方で、 ICカードの内部へアクセスすることなぐ内部の情報を盗み出す攻撃手法 も考案されており、これらの 1つとして、内部回路の処理に応じて消費電力が変化す ることに着目し、内部処理と消費電力との相関を取り、消費電力を解析することによつ て、内部処理を推定する方法も考案されている。なお、この攻撃方法の代表的な手 法としては、 SPA (Simple Power Analysis:単純電力解析）や、 DPA (Differential Pow er Analysis:電力差分解析)などが挙げられる。
[0004] これらの攻撃方法は、 ICカードの内部へ物理的にアクセスしょうとする攻撃方法と は異なって、 ICカードに対して、外的な操作を全く必要とせずに行われるため、 IC力 ードが攻撃を検出して情報の漏洩を防止する処理を行うことが難しい。
[0005] このため、例えば、後述する特許文献 1では、 CPUと一緒にオンチップされたコプ 口セッサユニットが、演算メモリの記憶領域を任意に指定可能なポインタを有する構 成が記載されている。
[0006] 上記構成では、コプロセッサユニットが上記ポインタを有しているため、演算メモリの 一の記憶領域から他の記憶領域へのデータ転送を、アドレスポインタの設定値変更 によって実現できる。ここで、上記演算メモリの記憶容量は、剰余演算データを複数 糸且格納可能な記憶容量に設定されているので、所定の演算データについて、コプロ セッサユニット内で演算メモリから剰余演算器に転送することが可能になる。
[0007] これにより、コプロセッサユニットが、 CPU制御により、演算データを、外部の RAM から逐次受取ったり、コプロセッサユニットが、演算結果を周期的に CPU制御で外部 の RAMへ転送したりする回数を抑制でき、コプロセッサユニットのデータの外部転送 を少なくすることができる。この結果、データ転送時間の短縮できると共に、データ転 送による電流波形の解析に基づくデータハッキングを抑制できる。
特許文献 1 :日本国公開特許公報「特開 2004— 129033号公報 (公開日： 2004年 4 月 22日）」
発明の開示
[0008] し力しながら、上記従来の構成でも、回数は抑制されているものの、上記演算メモリ へ最初のデータおよび暗号鍵を書き込むとき、または、演算が完了して、演算後のデ ータを読み出すときには、上記 CPUとコプロセッサユニットとの間で、バスを介するデ ータ伝送が行われる。
[0009] したがって、これらの時点の消費電力を解析することによって、 CPUとコプロセッサ ユニットとの間で伝送されるデータを推定することは不可能ではなぐさらなる安全性 の向上が求められている。
[0010] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複数の回路ブ ロックと、これらの回路ブロック間を互いに接続する内部の信号線とを有しているにも 拘わらず、上記各回路ブロック間を伝送されるデータが消費電力解析によって推定さ れる可能性を軽減可能な半導体装置、および、それを備える ICカードを実現すること にある。
[0011] 本発明に係る半導体装置は、上記課題を解決するために、複数の回路ブロックと、 これらの回路ブロック間を互いに接続する内部の信号線とを有する半導体装置にお いて、上記回路ブロックのうち、出力側となる回路ブロックには、伝送しょうとするデー タを、データの変化の量が、より一様になるように、予め定められた符号化方法で符 号化して、上記信号線へ出力する符号ィ匕回路が設けられ、上記回路ブロックのうち、 入力側となる回路ブロックには、上記信号線を介して伝送される符号化されたデータ を復号する復号回路が設けられて 、ることを特徴として 、る。 [0012] 上記構成では、上記信号線を介して、回路ブロック間をデータが伝送される際、当 該データは、符号化回路によって符号化された後で伝送される。したがって、上記信 号線上には、符号化されたデータ、すなわち、元のデータと比較して、データの変化 量力 より一様になったデータが伝送される。
[0013] ここで、信号線を介する、回路ブロック間のデータ伝送が行われる場合、回路ブロッ ク内でデータ伝送する場合と比較して、信号線の容量が大きくなるため、より大きな 駆動能力の回路で信号線を駆動する必要があり、信号線を伝送されるデータが変化 する際には、大きな電力を消費してしまう。したがって、上記信号線にデータをそのま ま流す構成では、半導体装置の消費電力は、データに依存して変化してしまう。この 結果、上記信号線に直接アクセスできないように半導体装置を構成したとしても、半 導体装置の消費電力を解析して、信号線を流れるデータを推定する攻撃が可能に なってしまう。
[0014] これに対して、上記構成では、元のデータと比較して、データの変化量が、より一様 になったデータが伝送されるので、半導体装置の消費電力の、データに対する依存 性は減少する。この結果、上記各回路ブロック間を伝送されるデータ力 上記消費電 力解析によって推定される可能性を軽減できる。
[0015] なお、上記構成では、入力側となる回路ブロックに復号回路が設けられているので 、出力側となる回路ブロックが、符号化したデータを出力しても、入力側となる回路ブ ロックは、何ら支障なぐ符号ィ匕前のデータ (元のデータ）を把握でき、何ら支障なぐ 上記各回路ブロック間のデータ伝送を行うことができる。
[0016] また、上記構成に加えて、上記符号化回路は、伝送しょうとするデータをマンチェス ター符号ィ匕して出力してもよい。さらに、上記構成に加えて、上記符号化回路には、 伝送しょうとするデータとクロック信号とを、排他的論理和、または、その否定演算を 行う論理回路が設けられていてもよい。また、上記構成に加えて、上記復号回路には 、上記信号線からのデータ信号と、上記クロック信号と同期したクロック信号との排他 的論理和、または、その否定演算を行う論理回路が設けられていてもよい。
[0017] 当該構成によれば、 1ビットのデータ力 マンチェスター符号ィ匕によって符号ィ匕され 、 "0"は、 "01"に、 "1"は、 "10"に符号ィ匕される。これにより、各データビット中には、 必ず信号変化が起こるため、消費電力の変化もより一様になる。この結果、上記各回 路ブロック間を伝送されるデータが、上記消費電力解析によって推定される可能性を さらに軽減できる。
[0018] さらに、マンチェスター符号ィ匕によって符号ィ匕する符号ィ匕回路は、上記の論理回路 によって実現できるため、クロックサイクルを消費せず、し力も、簡単な回路構成の符 号化回路を実現できる。また、その復号回路は、上記の論理回路によって実現できる ため、例えば、 PLL回路などによって同期を取る回路とは異なって、符号化されたデ 一タカも同期を取る必要がなぐ同期検出回路を省略できる。この結果、復号回路も 比較的簡単な回路構成で実現できる。
[0019] また、上記構成に加えて、上記入力側および出力側の回路ブロックの一方は、中 央演算装置ブロックであり、他方は、暗号演算処理を行うコプロセッサブロックであつ てもよい。
[0020] ここで、中央演算装置ブロックと、暗号演算処理を行うコプロセッサブロックとの間は 、例えば、暗号ィ匕のためのパラメータや処理対象のデータなど、重要なデータが伝 送されることが多ぐそのデータが第三者に推定されると、当該第三者に暗号ィ匕した データが傍聴されたり、半導体装置と同一の処理を実施可能な半導体装置が不正 に製造されて、第三者が正規のユーザに成りすましたりできるようになってしまう。
[0021] これに対して、上記構成では、上記中央演算装置ブロックとコプロセッサブロックと の間を伝送されるデータが、上記消費電力解析によって推定される可能性が軽減さ れている。この結果、上記暗号化したデータが不所望に傍聴される可能性や成りす ましが行われる可能性を低減できる。
[0022] また、上記構成に加えて、上記信号線は、各回路ブロックをバス接続するノ スを構 成する信号線であってもよ ヽ。
[0023] ここで、上記信号線がバス接続されている構成では、各回路ブロック間を接続する ための信号線の総数を削減できる一方で、信号線の容量負荷が大きくなりがちであ る。したがって、上記信号線上に、そのままのデータを出力すると、当該データに依 存して、より大きな消費電力の変動が発生してしまう。この結果、当該構成では、上記 消費電力解析による推定が行 、やす 、。 [0024] これに対して、上記構成では、信号線を流れるデータが符号化されて!/ヽるので、各 回路ブロック間をバス接続しているにも拘わらず、上記各回路ブロック間を伝送され るデータが、上記消費電力解析によって推定される可能性を軽減できる。
[0025] さらに、上記構成に加えて、上記出力側となる回路ブロックには、相補型の回路か らなり、上記信号線を駆動する駆動回路を備えて 、てもよ 、。
[0026] ここで、相補型の回路力もなる駆動回路によって、信号線を駆動している場合、比 較的大きな駆動電流を比較的簡単な回路構成で得ることができる一方で、信号線を 流れるデータが変化する際に、当該相補型の回路の貫通電流によって、より大きな 電力が消費される。したがって、上記信号線上に、そのままのデータを出力すると、 当該データに依存して、より大きな消費電力の変動が発生してしまう。この結果、当 該構成では、上記消費電力解析による推定が行 、やす 、。
[0027] これに対して、上記構成では、信号線を流れるデータが符号化されて!/ヽるので、上 記出力側となる回路ブロックに相補型の回路力 なる駆動回路が設けられているにも 拘わらず、上記各回路ブロック間を伝送されるデータが、上記消費電力解析によって 推定される可能性を軽減できる。
[0028] また、本発明に係る ICカードは、上記課題を解決するために、上記 、ずれかの半 導体装置を備えていることを特徴としている。ここで、上記構成の半導体装置は、上 記各回路ブロック間を伝送されるデータが、上記消費電力解析によって推定される 可能性を軽減できる。したがって、より安全な ICカードを実現できる。
[0029] このように、本発明によれば、元のデータと比較して、データの変化量が、より一様 になるように符号化された後で、データが伝送されるので、半導体装置の消費電力の 、データに対する依存性を減少させることができ、上記各回路ブロック間を伝送され るデータが、上記消費電力解析によって推定される可能性を軽減できる。この結果、 ICカードをはじめとして、種々の用途に使用される半導体装置として、広く好適に用 いることがでさる。
図面の簡単な説明
[0030] [図 1]本発明の実施形態を示すものであり、 ICカードのデータバス近傍の要部構成を 示す回路図である。 [図 2]上記 ICカードの要部構成を示すブロック図である。
[図 3]上記 ICカードの各部の信号波形を示す波形図である。
[図 4]比較例と示すものであり、上記 ICカードから符号ィ匕回路および復号回路を削除 した構成において、データバス近傍の要部構成を示す回路図である。
[図 5]上記データバスを伝送される信号波形と ICカードの消費電力との時間変化を 示す波形図である。
[図 6]上記データバスを伝送される信号波形と ICカードの消費電力との時間変化を 示す波形図である。
[図 7]上記 ICカードに設けられたコプロセッサブロックの動作を示すフローチャートで ある。
発明を実施するための最良の形態
[0031] 本発明の一実施形態について図 1ないし図 7に基づいて説明すると以下の通りで ある。すなわち、本実施形態に係る半導体装置は、消費電力のデータ依存性を低減 できるため、例えば、暗号化または暗号解読処理を行う装置として、好適に使用でき る。なお、当該装置を含む装置としては、 ICカードをはじめとして、種々の装置が挙 げられる力 以下では、当該装置が、 ICカードである場合を例にして説明する。
[0032] すなわち、本実施形態に係る ICカード 1には、図 2に示すように、半導体装置として の IC (Integrated Circuit) 2が設けられており、当該 IC2は、複数の回路ブロック 11〜 14と、それらの間を接続するバスとして、データ信号を伝送するデータバス 21と、アド レス信号および制御信号を伝送するアドレス &コントロールバス 22とを備えている。
[0033] 図 2の例では、上記各回路ブロックとして、 IC2全体を制御する CPU (Central Proc essing Unit )ブロック 11と、例えば、数値演算や暗号ィ匕または符号ィ匕処理など、予め 定められた定型の処理を行うコプロセッサブロック 12と、 ICカード 1の外部との入出力 を制御する IO回路ブロック 13と、上記各バス 21 · 22を介して、これらのブロック 11〜 13によって読み書きされるメモリブロック 14とが設けられている。また、上記 CPUブロ ック 11は、上記各バス 21 · 22を介して、上記コプロセッサブロック 12および IO回路ブ ロック 13を読み書きすることもでき、例えば、暗号演算などの処理の開始や、処理の ためのデータ（パラメータや処理対象）をコプロセッサブロック 12へ書き込んで、コプ ロセッサブロック 12へ処理を指示したり、入出力の開始や、入出力のためのパラメ一 タ（例えば、入出力すべきデータのアドレス範囲など）を IO回路ブロック 13へ書き込 んで、 IO回路ブロック 13へ入出力を指示したりできる。なお、上記コプロセッサブロッ ク 12の処理が暗号演算の場合、上記データとしては、鍵データや、平文などが挙げ られる。また、処理後に読み出されるデータとしては、例えば、復号化された暗号文 などが挙げられる。
[0034] また、上記 ICカード 1は、例えば、メモリブロック 14として、上記空気に触れるとデー タが破壊されるメモリ回路を採用したり、例えば、プローブなど、通常とは異なる端子 が接続されたことを検出して、データを破壊する回路などを設けたりして、 ICカード 1 内部へのアクセスを防止して!/、る。
[0035] さらに、上記コプロセッサブロック 12では、演算処理のアルゴリズム力 消費電力と 内部処理との相関を抑制するように設定されている。一例として、コプロセッサブロッ ク 12は、演算メモリの記憶領域を任意に指定可能なポインタを備えている（いずれも 図示せず)。当該構成では、コプロセッサブロック 12が上記ポインタを有しているため 、演算メモリの、ある記憶領域力 他の記憶領域へのデータ転送を、アドレスポインタ の設定値変更によって実現できる。また、上記演算メモリの記憶容量は、剰余演算デ ータを複数組格納可能な記憶容量に設定されている。この結果、所定の演算データ について、コプロセッサブロック 12内で演算メモリから剰余演算器に転送できる。
[0036] これにより、コプロセッサブロック 12が、 CPUブロック 11の制御によって、演算デー タを、外部のメモリブロック 14から逐次受取ったり、コプロセッサブロック 12が、 CPU ブロック 11の制御に従って、演算結果を周期的に外部のメモリブロック 14へ転送した りする回数を抑制でき、コプロセッサブロック 12のデータの外部転送を削減している。 この結果、データ転送時間の短縮できると共に、データ転送による電流波形の解析 に基づくデータハッキングを抑制できる。
[0037] ここで、上記各回路ブロック 11〜14間のデータ伝送は、各回路ブロック 11〜14内 のデータ伝送と比較すると、伝送距離が長くなつているため、データを伝送する信号 線の負荷が大きくなつている。したがって、回路ブロック 11〜14の内部回路と、信号 線 (上記のバス 21 · 22など）との間には、図 1に示すように、出力装置としての出カバ ッファ回路 (駆動回路） 31、あるいは、入力装置としての入力バッファ回路 32が設け られている。なお、出力バッファ回路 31は、各回路ブロック 11〜14のうちの出力側の 回路ブロック（図の例では、 CPUブロック 11)、より詳細には、データを出力する内部 回路 33と、各バス 21 · 22を構成する信号線 (例えば、 21a)との間に設けられている。 また、入力バッファ回路 32は、入力側の回路ブロック（図の例では、コプロセッサブロ ック 12)、より詳細には、バス 21 · 22を構成する信号線 (例えば、 21a)と、内部回路 3 4との間に設けられている。
[0038] 上記出力バッファ回路 31の出力段は、例えば、 CMOS構造の回路、あるいは、相 補動作型のェミッタフォロワ回路など、相補型の回路によって構成されており、当該 出力バッファ回路 31の駆動能力は、内部回路 33 · 34の駆動能力と比較して、上記 信号線 21aを介したデータ伝送に充分な程度に大きく設定されている。また、上記入 力バッファ回路 32の回路構成も、信号線 21aを介して伝送されるため、信号の波形 が鈍ったとしても、正しぐ信号の値を弁別できるように、時定数等が設定されている。
[0039] これにより、各回路ブロック 11〜14同士の間の距離力 それぞれの内部回路同士 より長くなつていたとしても、各回路ブロック 11〜14は、何ら支障なぐデータを伝送 できる。
[0040] なお、本実施形態では、各回路ブロック 11〜14が互いにバス接続されており、各 信号線（21aなど）に、全回路ブロック 11〜14が接続されているため、信号線 21aが 、各回路ブロック 11〜14を 1対 1に接続する構成と比較して、負荷が高くなつている。 したがって、上記出力バッファ回路 31の駆動能力も、 1対 1の場合よりも大きく設定さ れている。
[0041] ただし、上記のように、出力バッファ回路 31および入力バッファ回路 32が構成され て 、るため、各回路ブロック 11〜 14の内部回路同士でデータ伝送する場合と比較し て、各回路ブロック 11〜14間のデータ伝送する場合、より大きな消費電力が必要に なる。また、後述する比較例のように、伝送すべきデータを、そのまま信号線 21a上を 伝送すると、消費電力が、伝送されるデータに依存して変化してしまう。
[0042] これに対して、本実施形態に係る ICカード 1では、上記出力側の内部回路 33から データバス 21の信号線 21aまでの間（図の例では、内部回路 33と出力バッファ回路 31との間）に、データ変化の量 (何ビットのデータが変化した力）がより均一になるよう な (より好ましくは、データ変化の量が均一になるような)符号ィ匕方法で符号ィ匕する符 号ィ匕回路 41が設けられている。また、上記信号線 21aから上記入力側の内部回路 3 4までの間（図の例では、入力バッファ回路 32と内部回路 34との間）に、上記符号ィ匕 回路 41によって符号化されたデータを復号する復号回路 42が設けられている。
[0043] 本実施形態では、上記符号化方法として、例えば、クロック信号を用いたマンチェス ター符号ィ匕方法が採用されており、上記符号化回路 41は、内部回路 33からのデー タ D1と、クロック信号 CLKとの排他的論理和の否定を算出して、上記出力バッファ回 路 31へ出力する XNOR回路 51により実現されている。これにより、上記データ D1に 代えて、符号ィ匕データ Daが、データバス 21の信号線 21a上を伝送される。
[0044] また、上記復号回路 42は、入力バッファ回路 32からのデータ Daとクロック信号 CL Kとの排他的論理和の否定を算出して出力する XNOR回路 61と、上記クロック信号 CLKの示すタイミングで、 XNOR回路 61の出力 Dbを保持するラッチ回路 62とを備 えている。本実施形態では、ラッチ回路 62が、 D— FF (フリップフロップ）によって実 現されており、クロック信号 CLKの立ち上がりタイミングで、上記出力 Dbをラッチして いる。
[0045] 上記構成では、出力側の内部回路 33が図 3に示すようなデータ D1 (例えば、 1、 0 、 1、 1、 1、 0、 0)を伝送しょうとする場合、符号化回路 41は、上述した回路構成によ つて、当該データ D1をデータ Daに符号化する。これにより、データバス 21の信号線 21a上には、符号ィ匕後のデータ Daが出力される。一方、復号回路 42の XNOR回路 61は、図 3に示すように、データ Daを復号して、データ Dbを生成し、ラッチ回路 62が 、データ Dbを波形調整して、そのタイミングをクロック信号 CLKに合わせる。これによ り、復号回路 42は、位相が 1クロック周期分遅れている以外は、内部回路 33が伝送 しょうとしたデータ D1と同一内容のデータ信号 D2 (この例では、 1、 0、 1、 1、 1、 0、 0 )を出力できる。なお、図では、説明の便宜上、各回路 41 ·42による遅延や信号線 2 laの伝送遅延などは省略して 、る。
[0046] これにより、上記信号線 21aには、データ D1とは異なるデータ Daが伝送されている にも拘わらず、入力側の内部回路 34には、上記出力側の内部回路 33が伝送しようと したデータ D2 ( = D1)が入力される。この結果、内部回路 33から内部回路 34には、 正しくデータ D1 ( = D2)が伝送されている。
[0047] ここで、比較例として、図 4に示すように、上記符号化回路 41および復号回路 42を 省略した構成では、図 5に示すように、伝送しょうとするデータ Dが、そのまま信号線 2 laを伝送されるため、 ICカード 1の消費電力は、伝送すべきデータ Dに応じて変化し てしまう。
[0048] より詳細には、 tl〜t2の期間、および、 t3〜t4の期間は、伝送すべきデータ Dが変 化しているため、上記両バッファ回路 31 · 32の消費電力は、比較的高いレベルに保 たれ、それに伴なつて、 ICカード 1の消費電力も、比較的高いレベル P1に保たれて いる。一方、 t2〜t3の期間は、伝送すべきデータ Dが変化していないため、上記両 バッファ回路 31 · 32の消費電力は、比較的低いレベルに抑えられ、それに伴なつて 、 ICカード 1の消費電力も、比較的低いレベル Ρ2に保たれている。
[0049] この結果、上記データバス 21が ICカード 1の内部に設けられ、外部からは、当該デ ータバス 21の信号に直接はアクセスできな 、ように ICカード 1が構成されて 、るにも 拘わらず、上記のように、 ICカード 1の消費電力がデータ Dに依存して変化するため 、 ICカード 1の消費電力解析によって、データバス 21を伝送されるデータ Dが推定さ れる虞れがある。
[0050] これに対して、本実施形態では、上記符号化回路 41および復号回路 42が設けら れているため、図 3に示すように、データ D1の値、および、データ D1が変化するか否 かに拘わらず、符号ィ匕後のデータ Daは、頻繁に変化し、クロック周期内で、必ず 1回 は、変化する。
[0051] これにより、上記両内部回路 33 · 34間を図 5と同じデータ D1 ( = D)が伝送されてい るにも拘わらず、上記両バッファ回路 31 · 32の消費電力は、常に略一定のレベルに 保たれ、それに伴なつて、 ICカード 1の消費電力も、略一定のレベル P3に保たれて いる。
[0052] 例えば、図 5では、 tl〜t2の期間および t3〜t4の期間の消費電力 P1と、 t2〜t3の 期間の消費電力 P2とは互いに異なっていたのに対して、本実施形態では、 t2〜t3 の期間中も、データ Daが変化している。したがって、図 6に示すように、 ICカード 1の 消費電力は、 t2〜t3の間も、比較的高いレベルに保たれ、 ICカード 1の消費電力は 、 tl〜t4の間、略一定のレベル P3に固定されている。
[0053] この結果、図 4の構成とは異なって、データ転送による消費電力のデータ依存性を 低減させることができ、消費電力波形とデータとの相関を取ることを困難にできるので 、 ICカード 1の消費電力解析による上記データ D1の推定 (例えば、 DPAなどによる 推定)を困難にできる。これにより、消費電力解析による内部動作を暴露する攻撃か ら、内部の情報を守ることができ、より安全な ICカード 1を実現できる。
[0054] 一例として、コプロセッサブロック 12が暗号演算を行う場合の動作を、図 7に基づい て説明すると、以下の通りである。なお、暗号演算方式としては、例えば、 RSA暗号 方式、 DES暗号方式など、種々の方式を採用できるが、以下では、一例として、コプ ロセッサブロック 12が RSA暗号方式の暗号演算を行う場合について説明する。
[0055] すなわち、図 7に示すステップ 1 (以下では、 S1のように略称する）において、コプロ セッサブロック 12は、暗号演算の前処理として、データバス 21を介して、 CPUブロッ ク 11から暗号演算のためのパラメータとして、 A、 B、 Nおよび iを受け取って、図示し な 、レジスタなどの記憶装置に格納する。
[0056] 次に、コプロセッサブロック 12は、 S2、 S3および S4において、それぞれ、 A=A2 m od N、 A= (A-B) mod N、 i=i— 1の演算を行う。さらに、コプロセッサブロック 12 は、 S5〖こおいて、 iが 0か否かを判定し、 iが 0になるまでの間（当該 S5にて NOの場合 )、上記 S2から S5の処理を繰り返す。
[0057] 一方、 iが 0になると（上記 S5にて YESの場合）、コプロセッサブロック 12は、 S6にお いて、暗号演算の後処理として、例えば、演算結果 Aを、上記データバス 21を介して 、 CPUブロック 11に伝えたり、メモリブロック 14に書き込むなどの処理を行う。これに より、コプロセッサブロック 12は、与えられたデータを暗号化することができる。
[0058] ところが、この場合、上記 S1において、上記データバス 21上を、暗号演算のパラメ ータとして、 A、 B、 Nおよび iが伝送されているため、上述した消費電力解析によって 、これらのデータが推定されると、 ICカード 1が外部に暗号ィ匕されたデータを出力した としても、正規の通信相手とは異なる第三者によって、元のデータ (平文）が推測され る虞れがある。また、上記パラメータが判明すると、 ICカード 1と同一の応答を行う不 正な ICカードを作成できるので、第三者が ICカード 1の代わりに当該不正な ICカード を利用して、正規の ICカード 1のユーザに成りすましたりすることができる。
[0059] これに対して、本実施形態の構成では、上述したように消費電力解析による上記各 ノ メータの推定を防止できる。この結果、第三者による上記平文の推測 (傍聴)や 成りすましを防止でき、より安全な ICカード 1を実現できる。
[0060] なお、上記では、符号化回路 41および復号回路 42が、排他的論理和の否定演算 を行う論理回路として、 XNOR回路 51 · 61を備えている場合を例示したが、これらの 回路 51 · 61に代えて、各回路の出力論理を反転して、排他的論理和を出力する XN OR回路を設けても同様の効果が得られる。
[0061] また、上記では、コプロセッサブロック 12が演算メモリの記憶領域を任意に指定可 能なポインタを備えている場合について説明した力 これに限るものではない。暗号 演算処理を行うコプロセッサブロックであれば、上記のように符号ィ匕することによって 、各回路ブロック間に伝送されるデータの変化に起因する消費電力の変化を抑制で きるので、同様の効果が得られる。
[0062] ただし、本実施形態のように、コプロセッサブロック 12における演算処理のアルゴリ ズムが、消費電力と内部処理との相関を抑制するように設定されていれば、データの 変化に起因する消費電力の変化だけではなぐ内部処理の変化に起因する消費電 力の変化も防止できるので、さらに安全性を向上できる。
[0063] さらに、上記では、 ICカード 1内部へのアクセスを防止するための構成を備えている 場合を例にして説明した力 これに限るものではない。ただし、本実施形態のように、 ICカード 1内部へのアクセスを防止するための構成を備え、耐タンパ性を有していれ ば、消費電力解析による攻撃だけではなぐ ICカード 1内部へアクセスすることによる 攻撃にも対処できるので、さらに安全性を向上できる。
[0064] なお、上記では、符号ィ匕回路 41がマンチェスター符号ィ匕する場合を例にして説明 したが、これに限るものではない。例えば、 CMI符号化方法、具体的には、データが 0であれば、 0を 1に変更し、 1であれば、出力データが 0または 1になるように符号ィ匕 する方法など、他の符号ィ匕方法を採用してもよい。伝送しょうとするデータを、データ の変化の量が、より一様になるように符号ィヒする方法であれば、同様の効果が得られ る。
[0065] ただし、本実施形態のように、マンチェスター符号ィ匕する場合には、各データビット 中には、必ず信号変化が起こるため、消費電力の変化もより一様になる。この結果、 上記各回路ブロック間を伝送されるデータが、上記消費電力解析によって推定され る可能性をさらに軽減できる。
産業上の利用の可能性
[0066] 本発明によれば、元のデータと比較して、データの変化量が、より一様になるように 符号化された後で、データが伝送されるので、半導体装置の消費電力の、データに 対する依存性を減少させることができ、上記各回路ブロック間を伝送されるデータが 、上記消費電力解析によって推定される可能性を軽減できる。この結果、 ICカードを はじめとして、種々の用途に使用される半導体装置として、広く好適に用いることがで きる。

Claims

請求の範囲
[1] 複数の回路ブロックと、これらの回路ブロック間を互いに接続する内部の信号線とを 有する半導体装置において、
上記回路ブロックのうち、出力側となる回路ブロックには、伝送しょうとするデータを 、データの変化の量が、より一様になるように、予め定められた符号化方法で符号ィ匕 して、上記信号線へ出力する符号ィ匕回路が設けられ、
上記回路ブロックのうち、入力側となる回路ブロックには、上記信号線を介して伝送 される符号化されたデータを復号する復号回路が設けられていることを特徴とする半 導体装置。
[2] 上記符号化回路は、伝送しょうとするデータをマンチェスター符号ィ匕して出力する ことを特徴とする請求項 1記載の半導体装置。
[3] 上記符号ィ匕回路には、伝送しょうとするデータとクロック信号とを、排他的論理和、 または、その否定演算を行う論理回路が設けられて ヽることを特徴とする請求項 2記 載の半導体装置。
[4] 上記復号回路には、上記信号線からのデータ信号と、上記クロック信号と同期した クロック信号との排他的論理和、または、その否定演算を行う論理回路が設けられて いることを特徴とする請求項 3記載の半導体装置。
[5] 上記入力側および出力側の回路ブロックの一方は、中央演算装置ブロックであり、 他方は、暗号演算処理を行うコプロセッサブロックであることを特徴とする請求項 1記 載の半導体装置。
[6] 上記信号線は、各回路ブロックをバス接続するバスを構成する信号線であることを 特徴とする請求項 1記載の半導体装置。
[7] 上記出力側となる回路ブロックには、相補型の回路からなり、上記信号線を駆動す る駆動回路を備えていることを特徴とする請求項 1記載の半導体装置。
[8] 半導体装置を備える ICカードであって、
当該半導体装置は、複数の回路ブロックと、これらの回路ブロック間を互いに接続 する内部の信号線とを有し、
上記回路ブロックのうち、出力側となる回路ブロックには、伝送しょうとするデータを 、データの変化の量が、より一様になるように、予め定められた符号化方法で符号化 して、上記信号線へ出力する符号ィ匕回路が設けられ、
上記回路ブロックのうち、入力側となる回路ブロックには、上記信号線を介して伝送 される符号化されたデータを復号する復号回路が設けられていることを特徴とする IC カード。
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