JP2001005731A5

JP2001005731A5 -

Info

Publication number: JP2001005731A5
Application number: JP1999178750A
Authority: JP
Filing date: 1999-06-24
Publication date: 2005-02-03
Anticipated expiration: 2019-06-24

Claims

２種の異なる電圧にて２値情報が伝達される１チップからなる半導体装置であって、
演算装置と、
メモリと、
暗号化装置と、
復号化装置と、
データバスとを有し、
前記演算装置から送信されるデータは前記暗号化装置にて暗号化された後、前記データバスを介して転送され、前記メモリに格納され、
前記メモリから前記データバスを介して読み出されるデータは、前記復号化装置にて復号化されて、前記演算装置に入力されることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記暗号化は、前記演算装置から送信されるデータと鍵データとの排他的論理和により行われ、
前記復号化は、前記メモリから読み出されるデータと前記鍵データとの排他的論理和により行われることを特徴とする半導体装置。
請求項１記載の半導体装置であって、
前記暗号化は、前記演算装置から送信されるデータと、鍵データと前記演算装置から送信されるデータの送信位置であるアドレスデータの一部とが連接されたデータとの排他的論理和により行われ、
前記復号化は、前記メモリから読み出されるデータと、前記鍵データと前記メモリから読み出されるデータの読出位置であるアドレスデータの一部とが連接されたデータとの排他的論理和により行われることを特徴とする半導体装置。
請求項１から３にいずれかに記載の半導体装置であって、
乱数発生装置を有し、
前記鍵データは、前記乱数発生装置が生成する乱数であることを特徴とする半導体装置。
請求項１から４のいずれかに記載の半導体装置であって、
前記演算装置から書き込み可能な鍵バッファを有し、
前記鍵バッファは、前記鍵データを記憶することを特徴とする半導体装置。
請求項１から５のいずれかに記載の半導体装置であって、
前記暗号化装置は、前記演算装置から送信されるデータの送信位置であるアドレスデータにより暗号化をするか否かを指定し、
前記復号化装置は、前記メモリから読み出されるデータの読出位置であるアドレスデータにより復号化をするか否かを指定することを特徴とする半導体装置。
請求項１から６のいずれかに記載の半導体装置であって、
前記暗号化装置は、前記演算装置から送信されるデータのデータパタンにより暗号化をするか否かを指定し、
前記復号化装置は、前記メモリから読み出されるデータのデータパタンにより復号化をするか否かを指定することを特徴とする半導体装置。
２種の異なる電圧にて２値情報が伝達される１チップからなる半導体装置であって、
演算装置と、
メモリと、
第１暗号化装置と、
第２暗号化装置と、
第１復号化装置と、
第２復号化装置と、
データバスとを有し、
前記演算装置から送信されるデータは前記第１暗号化装置にて暗号化されて前記データバスに出力され、
前記演算装置から送信され暗号されたデータは、前記データバスを介して転送され、前記第１復号化装置にて復号化されて前記メモリに格納され、
前記メモリから読み出されるデータは前記第２暗号化装置にて暗号化されて前記データバスに出力され、
前記メモリから読み出され暗号されたデータは、前記データバスを介して転送され、前記第２復号化装置にて復号化されて前記演算装置に入力されることを特徴とする半導体装置。
請求項８記載の半導体装置であって、
乱数発生装置を有し、
前記鍵データは、前記乱数発生装置が生成する乱数であることを特徴とする半導体装置。