JP2001005731A - 情報処理装置、カード部材および情報処理システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】高いセキュリティを持つ情報処理装置、更には
高いセキュリティを持つカード部材、およびカード・シ
ステムを提供する。 【解決手段】情報処理装置よりの信号を伝達する信号線
での電力の消費状態に対応して、この電力消費状態とは
別の電力の消費が可能とされる。更に、少なくとも情報
記憶装置への情報の格納は当該格納すべき情報を暗号化
してなされ、且つ前記情報記憶装置に格納された情報の
復号化が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、高いセキュリテ
ィを持つ情報処理装置および情報記憶装置に関するもの
である。更には、本願発明は、カード部材および情報処
理システムに関するものである。当該カード部材として
は、特にＩＣカード（スマートカード）に代表される、
１チップのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ）を情報処理装置として内蔵するものを
あげることが出来る。

【０００２】

【従来の技術】ＩＣカードに代表される高いセキュリテ
ィを持ったマイクロコンピュータチップでは、勝手に書
き換えられない情報の保持や秘密情報である暗号鍵を使
って秘匿すべきデータの暗号化や暗号文の復号化を行う
ことがある。

【０００３】マイクロコンピュータの基本構成は、図１
に示すように、中央演算装置８００１、記憶装置８００
２、そして各部の情報のやりとりを行うための道である
信号線８００３を有している。中央処理装置８００１
は、論理演算や算術演算などを行う装置であり、記憶装
置８００２は、プログラムやデータを格納する装置であ
る。記憶装置８００２は、例えばＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｕｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒ
ｒｏｍａｇｎｅｔｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）などを用いて構成される。ＲＯＭは、変更
できないメモリであり、主にプログラムを格納するメモ
リである。ＲＡＭは自由に書き換えができるメモリであ
るが、電源の供給が中断されると、記憶している内容が
消去される。従ってデバイスに電源の供給が中断される
と、ＲＡＭの内容は、保持できなくなる。ＥＥＰＲＯ
Ｍ、ＦＲＡＭは、電源の供給が中断されてもその内容を
保持することができるメモリである。

【０００４】例えば接触型ＩＣカードに供されるコンピ
ュータの本体の例を、図２に示す。図２にはこの半導体
装置のチップ５１の端子配置のみを示している。当該コ
ンピュータの本体は、カードの中央の横に配置されたＣ
ＯＴと呼ばれるチップである。図２には端子配置の例が
示されている。即ち、ＩＣカードは、Ｖｃｃ（供給電
源）、ＧＮＤ（グランド）、ＲＳＴ（リセット）、 Ｉ
／Ｏ（入出力）、およびＣＬＫ（クロック）の端子を持
つ。前記チップはこれらの信号を外部から、即ち、例え
ば端末機から、供給されることによって稼動する。尚、
前記端末機自体は基本的に通例のカード・システムのも
のを用いて十分である。この場合、消費電力はＶｃｃと
ＧＮＤとの信号を観察することによって測定することが
できる。この消費電力の測定については、Ｊｏｈｎ Ｗ
ｉｌｅｙ ＆ ｓｏｎｓ社、Ｗ． Ｒａｎｋｌ Ｗ． Ｅｆ
ｆｉｎｇ著１９９７年「Ｓｍａｒｔ Ｃａｒｄ Ｈａｎｂ
ｏｏｋ」の８.５.１.１ Ｐａｓｓｉｖｅ ｐｒｏｔｅｃ
ｔｉｖｅ ｍｅｃｈａｎｉｓｍｓ（２６３ページ）に記
載されている。

【０００５】

【発明が解決しようとする課題】本願発明の課題は、高
いセキュリティを持つ情報処理装置を提供せんとするも
のである。当該情報処理装置としてはコンピュータシス
テム、わけてもマイクロコンピュータシステムを代表例
としてあげることが出来る。

【０００６】更には、本願発明は、高いセキュリティを
持つ、ＩＣカード（スマートカード）に代表されるカー
ド部材、およびカード・システムを提供するものであ
る。

【０００７】本願発明のより技術的な課題を示せば、そ
れは、マイクロコンピュータチップでのデータ処理と消
費電力との関連性を減少させることである。特にＩＣカ
ードは、重要な情報を格納したり、カードの中で暗号処
理を行うために用いられている。それは、プログラムや
重要な情報がＩＣカード用チップの中に密閉されている
ためである。ＩＣカードでの暗号の解読は、暗号に対す
るアルゴリズムの解読の困難さと同程度と考えられてい
た。しかし、ＩＣカードが暗号処理を行っている際の消
費電力を観測し、この消費電力の状態を解析することに
より、暗号処理の内容や暗号鍵が推定される可能性が示
唆されている。この消費電力を観測する方法は、暗号に
対するアルゴリズムの直接的な解読する方法よりも容易
であると目されている。

【０００８】従って、消費電力とチップの処理との関連
性が薄れれば、観測した消費電力の波形からＩＣカード
チップ内での処理や暗号鍵の推測が困難になる。本願発
明の着眼点は、マイクロコンピュータの消費電力と処理
されるデータとの関連を減少させることである。その手
段の主なものは、消費電力の差を生み出す原因の一つで
ある信号線（例えば、バスラインや、ＲＡＭ内のビット
線、ワード線等）の充放電を均一にするか、又は、元の
データと異なるものにすることによるものである。

【０００９】以下にまず、本願発明の背景となる消費電
力の観測による、処理信の解読の可能性について説明す
る。このことが理解されれば、本願発明の趣旨が容易に
理解されよう。

【００１０】上述の消費電力の測定の骨子は次の通りで
ある。ＩＣカード用チップの有するＣＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ） のゲート回路は、出力状態が１
から０あるいは０から１に変わった時に電力を消費す
る。特に信号線は大きな配線容量を持つため、当該ゲー
ト回路は、バスのデータ値が１から０あるいは０から１
に変わると、その充放電のために大きな電力を消費す
る。そのため、こうした消費電力を観測すれば、ＩＣカ
ード用チップの中での情報処理の内容が解読される可能
性がある。

【００１１】図３は、ＩＣカード用チップの１サイクル
での消費電力の波形を示したものである。処理している
諸データの値に依存して、消費電力の諸波形が１１０１
や１１０２のように異なる。このような複数の消費電力
に対する波形の差は、信号線を流れるデータや中央演算
装置で処理しているデータ等に依存して生じる。

【００１２】現在、ＩＣカード用チップの信号線の制御
方式には、大別して二つの種類がある。一つはスタティ
ック信号線制御方式であり、もう一つがプリチャージ信
号線制御方式である。

【００１３】スタティック信号線制御方式は、バスに乗
っているデータのクリアは行わないものである。一方、
プリチャージ信号線制御方式は、一回の処理が終わる毎
にデータをクリアするために、信号線のデータを全て１
または０にしてから次のデータを乗せる制御方式であ
る。尚、プリチャージを信号値の１か０のどちらにする
かは、論理回路が順論理か、逆論理かで異なる。しか
し、その動作の本質は変わらない。

【００１４】上述の基本動作の説明から明らかなよう
に、この制御方式の違いにより、消費電力の波形が異な
る。消費電力波形の違いから、どちらの制御方式を用い
ているかを判断する事ができる。

【００１５】信号線の制御方式がわかれば、暗号鍵は決
まっているため、処理するデータを変更して、消費電力
を観測することにより、暗号鍵のビット値の影響が観測
できる可能性が生ずる。また、これらの消費電力の波形
を分析することにより、暗号鍵を推定できる可能性が生
ずる。

【００１６】

【課題を解決するための手段】本願発明の基本となる考
え方をまず説明し、次いで、本願に開示される主な発明
の諸形態を列挙する。本願発明の基本となる考え方は大
きくは次の４つの方法に大別される。

【００１７】＜１．信号線の電力の消費の均一化＞第１
の方法は、例えば情報処理装置における、例えばメモリ
の駆動方式やデータ内容に基づく消費電力の差を減少さ
せる方法である。具体的には、この方法は、マイクロコ
ンピュータ内部の信号線での電力の消費の他にも、例え
ば簡単には、前記信号線での電力消費に対応して、これ
とは別に充放電装置にて電力の消費を行うことによっ
て、伝達される各信号列毎の消費電力の差を減少させる
ものである。

【００１８】＜２．信号線内のデータの暗号化＞第２の
方法は、例えば情報処理装置において、信号線にのせる
データを暗号化し、当該信号線での電力消費を撹乱する
方法である。即ち、この方法は、マイクロコンピュータ
内部の信号線にデータを乗せる際に、データの暗号化を
行い、データを受信する装置に入力する際にこのデータ
の復号化を行うものである。こうして、前記信号線での
電力消費を撹乱することが出来る。

【００１９】＜３．記憶情報の暗号化＞第３の方法は、
例えば情報処理装置において、暗号化したデータを記憶
部に格納する方法である。即ち、この方法は、例えばマ
イクロコンピュータの記憶装置に暗号化したデータを格
納し、このデータの演算等を行う際に復号化して利用す
ることにより、信号線での電力消費を撹乱するものであ
る。

【００２０】＜４．データ転送順序の交換＞第４の方法
は、例えば情報処理装置において、データ転送順序を変
更する方法である。即ち、マイクロコンピュータの記憶
装置に格納されているデータを信号線に載せて転送する
際に、転送の順序を入れ替えることにより、信号線での
電力消費を撹乱するものである。

【００２１】尚、必要に応じて、上記４つの発明の形態
を組み合わせて、併用することが出来る。また、このよ
うな諸形態の併用によって、より有効に半導体装置の高
セキュリティを確保することが出来る。この併用の諸例
を例示すれば次のごとき方法である。

【００２２】それらは、（１）信号線の電力の消費を均
一化しつつ信号線内データの暗号化する方法、（２）信
号線の電力の消費を均一化しつつ記憶情報の暗号化を図
る方法、（３）電力の消費の均一化を図りつつデータ転
送順序の交換する方法、（４）信号線内データの暗号化
しつつ記憶情報の暗号化を図る方法、（５）信号線内デ
ータの暗号化しつつデータ転送順序の交換する方法、
（６）記憶情報の暗号化を図りつつデータ転送順序の交
換する方法である。

【００２３】更に、２つ以上の方法を併用することも可
能である。即ち、それらは（７）信号線内データの暗号
化しつつ信号線の電力の消費の均一化を図り、且つ記憶
情報の暗号化を図る方法、（８）信号線内データの暗号
化しつつ信号線の電力の消費の均一化を図り、且つデー
タ転送順序の交換する方法、（９）信号線内データの暗
号化しつつ記憶情報の暗号化を図り且つデータ転送順序
の交換する方法、（１０）記憶情報の暗号化を図りつつ
データ転送順序の交換し且つ信号線の電力の消費の均一
化する方法である。更には、それは（１１）信号線の電
力の消費の均一化、信号線内データの暗号化、記憶情報
の暗号化、およびデータ転送順序の交換する方法であ
る。

【００２４】以下、前記の４つの基本形態を柱として、
それぞれの諸形態について詳細に説明する。

【００２５】（１）信号線の電力の消費の均一化 本願の発明思想の第１は、前述の通り、例えば、メモリ
の駆動方式やデータ内容に基づく消費電力の差を減少さ
せる方法である。

【００２６】この方法は、先に例示したマイクロコンピ
ュータ内部の信号線での電力の消費の他にも、前記信号
線でのディジタル・データの転送に伴う電力消費に対応
する電力の消費を行なわせる手段、例えば簡単には、電
荷の充放電する手段、装置を設けるものである。この充
放電装置によって、前記信号線でのディジタル・データ
の転送に伴う電力消費に対応する電力を消費させ、上記
伝達信号列によらずその消費電力の差を減少させるもの
である。即ち、当該マイクロコンピュータにおける信号
線で消費される電力と、充放電装置において消費される
電力の和を同一にするのである。各記憶装置の信号線に
対する両消費電力の和が常に同一であれば、仮にデバイ
スの消費電力のデータが取り出せても、内部情報を知る
事は非常に困難となる。

【００２７】尚、以下、電荷の充放電する手段、装置を
単に充放電装置と称する。以下に説明するように、当該
充放電装置として、例えばダミーデータ線を用いて構成
することも出来る。

【００２８】本願発明に係わる一例では、上述の考え方
に基づき、マイクロコンピュータ内部の２つのデータ処
理装置を接続している信号線を介してデータの転送を行
う際、このデータのディジタル信号に応じて、ビットを
反転して充放電装置に入力し、当該信号線で消費される
電力と、当該充放電装置で消費される電力の両者を同一
にする。制御信号発生装置が発生する信号に応じて、定
常消費電流発生装置を作動させることにより、当該信号
線に乗せるデータを、充放電装置での消費電力と当該信
号線で消費される電力が常に一定になるように、マイク
ロコンピュータチップの消費電力と処理しているデータ
の関連を減少させる。

【００２９】尚、前記２つのデータ処理装置は、具体的
には、例えば、ＲＯＭ、 ＰＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、ＲＡＭ、ＦＲＡＭ等を有して構成されてい
る。

【００３０】以下、信号線の制御方式の相違への対応を
含めて本形態を説明する。即ち、入力されるビットデー
タは、信号線の制御方式によって異なる。

【００３１】いわゆる、ＣＭＯＳ回路では、ビット反
転、すなわち、データが０から１または、１から０に変
化する時、特に電力が消費される。このように、信号線
では、ビット反転が起きるときに消費電力が大きくな
る。従って、本願発明では、当該記憶装置に設けた充放
電装置によって、前記ビット反転の回数に応じて充放電
装置でも同様の電力消費を行うようにする。こうして、
信号線で消費される電力と、充放電装置で消費される電
力の両者の和が一定になり、信号線を流れるデータとマ
イクロコンピュータチップの消費電力との関連性を緩和
する事ができる。

【００３２】信号線におけるビット反転個数は、信号線
の制御方式によってことなる。信号線の制御方式は、前
述の通り、スタッティック信号線制御方式とプリチャー
ジ信号線制御方式とがある。その各々について説明す
る。

【００３３】まず、スタティック信号線制御方式の場合
を考える。この場合、データはクリアされず、前のデー
タが信号線に残っている。実際の装置では、信号線は実
質的に、コンデンサと同じ機能を持っている。従って、
ここで前述の「残っている」というのは、物理的には、
電荷が残っているという意味である。従って、前に信号
線に乗っていたデータの値を記憶しておけば、次に乗る
データに応じて、消費電力がどのように変わるかがわか
る。

【００３４】この消費電力と充放電装置で消費される電
力を同一にするためには、信号線で電力消費が行われる
ときには充放電装置に入力するデータは変化させず、信
号線で電力消費が行われないときには、充放電装置に入
力するデータを変化させ、両者の消費電力の合計が、常
に一定になるようにする。この場合、消費電力は、内部
処理のうち信号線を介さないものの消費電力を除いて、
単一の信号線において常にビット反転が起こっている状
態と同一になり、内部処理データと無関係となるため、
内部処理データと消費電力の関連性を減少させることが
できる。

【００３５】一方、プリチャージ信号線制御方式におい
ては、データの転送毎にデータが毎回クリアされる。従
って、信号線での消費電力は、信号線に直前に乗ってい
たデータによらず、次に乗るデータを二進法表示したと
きに現れる１の個数に比例する。尚、逆論理なら信号線
での消費電力は０の個数に比例する。

【００３６】従って、プリチャージ信号線制御方式の場
合に、この消費電力と充放電装置で消費される電力を同
一にするためには、データを信号線に乗せると同時に、
このデータのビット反転値分を充放電装置に流す事であ
る。こうして、信号線で消費される電力と、充放電装置
で消費される電力の両者の消費電力の合計が、常に一定
になるようにする。この場合も、マイクロコンピュータ
の消費電力は、内部処理のうち信号線を介さないものの
消費電力を除いて、単一の信号線において常にビット反
転が起こっている状態と同一になり、内部処理データと
無関係となるため、内部処理データと消費電力の関連性
を減少させることができる。

【００３７】多くのマイクロコンピュータチップの内部
では、スタティック信号線制御方式と、プリチャージ信
号線制御方式とが混在している。従って、マイクロコン
ピュータチップ全体の消費電力変化と処理データとの関
連性を減少させるには、前述の両方法を用いた情報処理
装置を合わせて用いる必要がある。

【００３８】（２）信号線に乗せるデータの暗号化 次に、信号線に乗せるデータを暗号化する方法について
説明する。この方法によれば、信号線での消費電力は、
実際のデータに基づく消費電力とは別のものになってい
る。従って、仮に、半導体装置より消費電力のデータが
取り出せても、半導体装置の内部情報を知る事は困難と
なる。

【００３９】本発明の形態では、マイクロコンピュータ
内部の２つのデータ処理装置（ＲＯＭ、ＰＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、ＲＡＭ、ＦＲＡＭ等を有して構
成されている）を接続している信号線を介してデータの
転送を行う際、データを転送する側は定められた暗号化
方式によって暗号化を行う暗号化装置によって暗号化し
たデータを転送する。一方、データを受信する装置は、
この暗号化されたデータを復号化する復号化装置によっ
て当該暗号化データを復号して処理を行う。このような
処理によれば、信号線は元のデータと異なるデータによ
る充放電を行うので、内部処理データと消費電力の関連
性を減少させることができる。この方法による効果は、
信号線の制御方式がスタティック方式であるかプリチャ
ージ方式であるかにかかわらず期待することができる。

【００４０】（３）記憶情報の暗号化 第３は、記憶装置に記憶させるデータを暗号化して格納
する方法である。この方法は、例えば、読み出し専用の
メモリであるＲＯＭにデータを書き込む際に定められた
暗号化方式によってデータを暗号化してから格納する。
このデータをデータ処理装置等で利用する際には、この
暗号化されたデータを定められた方式によって復号化す
る復号化装置によって復号してからデータ処理装置に入
力する。この方法では、信号線に乗る転送データは、暗
号化されたデータとなり、信号線は元のデータと異なる
データによる充放電を行うので、内部処理データと消費
電力の関連性を減少させることができる。この方法によ
る効果は、信号線の制御方式がスタティック方式である
かプリチャージ方式であるかにかかわらず期待すること
ができる。

【００４１】（４）データ転送順序の交換 第４は、信号線に乗せるデータの転送順序を元とは異な
るものにする方法である。この方法は、例えば、転送す
るデータが、毎クロックおきに、Ａ、Ｂ、Ｃ、Ｄ、Ｅの
順序で転送されるところを、Ｅ、Ａ、Ｂ、Ｄ、Ｃの順序
で転送する。このデータの転送順序は勿論一例である。
この方法により、信号線の充放電のパターンは、本来の
順序通りに行われない。従って、信号線は元のデータと
異なるデータによる充放電を行うので、内部処理データ
と消費電力の関連性を減少させることができる。この方
法の効果は、信号線の制御方式がスタティック方式であ
るかプリチャージ方式であるかにかかわらず期待するこ
とができる。

【００４２】以下に本願発明の主な諸形態を列挙する。

【００４３】本願発明の第１の形態は、情報処理装置
と、当該第１の情報処理装置につながれた信号線とを有
し、前記情報処理装置よりの信号を伝達する前記信号線
での電力の消費状態に対応して、この電力消費状態とは
別の電力の消費が可能とされていることを特徴とする情
報処理装置である。

【００４４】第２の形態は、第１の情報処理装置と、第
２の情報処理装置と、その両者を結ぶ信号線とを有し、
前記第１もしくは第２の情報処理装置の少なくとも一方
よりの信号を伝達する前記信号線での第１の電力の消費
状態に対応して第２の電力の消費状態が定められ、且つ
前記信号線での第１の電力の消費と前記第２の電力の消
費とが互いに相反する期間に可能とされていることを特
徴とする情報処理装置である。

【００４５】第３の形態は、情報処理装置と、当該情報
処理装置につながれた信号線とを有し、前記情報処理装
置の信号を伝達する前記信号線での第１の電力の消費状
態に対応して第２の電力の消費状態が定められ、且つ前
記信号線での第１の電力の消費と前記第２の電力の消費
との和が所望値となされるごとく構成されたことを特徴
とする情報処理装置である。

【００４６】第４の形態は、情報処理装置と、当該情報
処理装置につながれた信号線とを有し、前記情報処理装
置の信号を伝達する前記信号線での第１の電力の消費状
態に対応して第２の電力の消費状態が定められ、且つ前
記信号線での第１の電力の消費がなされる期間では、前
記第２の電力の消費がなされず、前記信号線での第１の
電力の消費がなされない期間では第２の電力の消費が可
能とされていることを特徴とする情報処理装置である。

【００４７】第５の形態は、情報処理装置と、当該情報
処理装置につながれた信号線とを有し、前記情報処理装
置のディジタル信号を伝達する前記信号線での信号値の
反転に対応して電力の消費が可能とされていることを特
徴とする情報処理装置である。

【００４８】第６の形態は、第１の情報処理装置と、第
２の情報処理装置と、その両者を結ぶ信号線と、前記第
１もしくは第２の情報処理装置の少なくとも一方よりの
ディジタル信号に基づく前記信号線での第１の電力の消
費状態に対応して、前記信号線での転送信号の信号値の
反転に対応して第２の電力の消費がなされる手段を有す
ることを特徴とする情報処理装置である。

【００４９】第７の形態は、情報処理装置と、当該情報
処理装置につながれた信号線とを有し、前記情報処理装
置と前記信号線との間において、前記情報処理装置より
の信号を暗号化が可能であり且つ前記信号線より暗号化
されて転送される信号を復号化することが可能なことを
特徴とする情報処理装置である。

【００５０】第８の形態は、第１の情報処理装置と、第
２の情報処理装置と、その両者を結ぶ信号線とを有し、
前記第１の情報処理装置あるいは第２の情報処理装置の
少なくとも１者と前記信号線との間において、前記第１
の情報処理装置あるいは第２の情報処理装置よりの信号
を暗号化し、且つ前記信号線より転送されてくる信号を
復号化することが可能なことを特徴とする情報処理装置
である。

【００５１】第９の形態は、第１の情報処理装置と、第
２の情報処理装置と、その両者を結ぶ信号線とを有し、
前記第１の情報処理装置よりの信号を暗号化し、当該暗
号化された第１の情報処理装置よりの信号を復号化して
第２の情報処理装置に入力し、且つ前記第２の情報処理
装置の出力を暗号化し、当該暗号化された第２の情報処
理装置よりの信号を復号化して第１の情報処理装置に入
力することが可能なことを特徴とする情報処理装置であ
る。

【００５２】第１０の形態は、情報処理装置と、情報記
憶装置と、少なくとも前記情報処理装置につながれた信
号線とを有し、少なくとも前記情報記憶装置への情報の
格納は当該格納すべき情報を暗号化してなされ、且つ前
記情報記憶装置に格納された情報の復号化が可能なこと
を特徴とする情報処理装置である。

【００５３】第１１の形態は、情報処理装置と、情報記
憶装置と、少なくとも前記情報処理装置につながれた信
号線とを有し、少なくとも前記情報記憶装置への情報の
格納は当該格納すべき情報を暗号化してなされ、且つ前
記情報記憶装置に格納された情報を復号化して、前記信
号線を介して前記情報処理装置に入力が可能なことを特
徴とする情報処理装置である。

【００５４】第１２の形態は、情報処理装置と、当該情
報処理装置につながれた信号線とを有し、前記情報処理
装置よりの出力される信号列が、その順序を異にして前
記信号線を伝達され、且つ前記信号列の異にされた順序
を復元が可能なことを特徴とする情報処理装置である。

【００５５】第１３の形態は、情報処理装置と、当該第
１の情報処理装置につながれた信号線とを有し、前記情
報処理装置よりの信号を伝達する前記信号線での電力の
消費状態に対応して、この電力消費状態とは別の電力の
消費が可能とされていることを特徴とするカード部材で
ある。

【００５６】尚、本願は、それらの列挙は避けるが、こ
こに掲げた例以外に、前記の諸情報処理装置あるいは前
記の諸情報記憶装置を有する諸カード部材を提供出来る
ものである。更には、本願は、後述する情報処理装置あ
るいは前記の諸情報記憶装置を有する諸カード部材を提
供出来るものである。

【００５７】第１４の形態は、端末機と、前記端末機に
接続可能なカード部材とを少なくとも有し、前記カード
部材は、情報処理装置と、当該第１の情報処理装置につ
ながれた信号線とを有し、前記情報処理装置よりの信号
を伝達する前記信号線での電力の消費状態に対応して、
この電力消費状態とは別の電力の消費が可能とされてい
ることを特徴とするカード・システムである。

【００５８】尚、本願は、その列挙は避けるが、ここの
掲げた例以外に、前記情報処理装置あるいは前記情報記
憶装置を有する諸カード・システムを提供出来るもので
ある。更には、本願は、後述する情報処理装置あるいは
前記の諸情報記憶装置を有する諸カード・システムを提
供出来るものである。

【００５９】加えて、本願発明の更なる諸形態を列挙す
る。これらによって、本願発明の諸形態をより具体的に
理解されるであろう。

【００６０】第１５の形態は、二つのデータ処理装置
Ａ、Ｂとこれらを接続する信号線（制御信号によってバ
スラインのデータをクリアしない制御方式で制御される
信号線：スタティック信号線）と、制御信号発生装置を
有するマイクロコンピュータにおいて、該データ処理装
置Ａ、Ｂ間において該信号線を介して情報の転送を行う
際、該信号線で消費される電力と、充放電装置で消費さ
れる電力の和が一定になるように、制御信号発生装置か
らの信号に応じて、データ処理装置Ａから出力されたデ
ータ（ＤＡＴＡ）と、直前に該信号線に乗っているデー
タ（ＰＢＤ）と、直前に充放電装置に入力されたデータ
（ＣＤＤ）に対して、以下の表１にしたがって、充放電
装置への入力を行い、信号線には、データ処理装置Ａか
ら出力されたデータ（ＤＡＴＡ）を入力する為に該デー
タ処理装置Ａに接続された電力発生装置Ｃを有すること
を特徴とする情報処理装置である。

【００６１】

【表１】

【００６２】尚、ここで、理解を容易とする為、本願明
細書において、「電力発生装置」との用語を用いるが、
これは、前述したように、信号線での電力の消費の他に
も、前記信号線でのデータの転送に伴う電力消費に対応
する電力の消費を行なわせる手段である。即ち、上記用
語における「電力発生」とは信号線の電力の消費を均一
化し、伝送する信号列によらず、基本的に同じ電力の消
費を行うとの意味である。この装置が一般的に「電力を
発生する」意でないことを注記して置く。

【００６３】第１６の形態は、二つのデータ処理装置
Ａ、Ｂとこれらを接続する信号線（制御信号によってバ
スラインのデータをクリアしない制御方式で制御される
信号線：スタティック信号線）と、制御信号発生装置を
有するマイクロコンピュータにおいて、該データ処理装
置Ａ、Ｂ間において該信号線を介して情報の転送を行う
際、該信号線で消費される電力と、充放電装置で消費さ
れる電力の和が一定になるように、制御信号発生装置か
らの信号に応じて、データ処理装置Ａから出力されたデ
ータ（ＤＡＴＡ）と、直前に該信号線に乗っているデー
タ（ＰＢＤ）と、直前に充放電装置に入力されたデータ
（ＣＤＤ）に対して、上記の表１にしたがって、充放電
装置への入力を行い、信号線には、データ処理装置Ａか
ら出力されたデータ（ＤＡＴＡ）を入力する為に該デー
タ処理装置Ａ、Ｂそれぞれに接続された電力発生装置
Ｃ、Ｄ（ＣとＤが同一である場合を含む）を有すること
を特徴とする情報処理装置である。

【００６４】第１７の形態は、第１のデータ処理装置
と、第２のデータ処理装置と、この両者を接続する信号
線と、プリチャージ信号の制御手段と、前記信号線で消
費される第１の電力と、当該信号線での電力消費とは別
の第２の電力を消費する手段とを少くなくとも有し、前
記第１あるいは第２のデータ処理装置は前記第２の電力
を消費する手段に接続され、且つ前記第２あるいは第１
のデータ処理装置は前記プリチャージ信号の制御手段に
接続され、前記第１と第２のデータ処理装置間において
前記信号線を介して信号の転送を行う際、前記第１の電
力消費と前記第２の電力消費の和が所定値となされるご
とく構成されたことを特徴とする情報処理装置である。

【００６５】第１８の形態は、データ処理装置Ａと、デ
ータ処理装置Ｂと、これらを接続する信号線と該信号線
をプリチャージするためのプリチャージ信号線制御装置
を有するマイクロコンピュータにおいて、該データ記憶
装置は、該プリチャージ信号線制御装置に接続され、さ
らに相補的プリチャージバス制御装置にも接続され、該
プリチャージバス制御装置は、該データ信号線に接続さ
れ、該相補的プリチャージバス制御装置は、充放電装置
に接続され、該データ信号線での消費電力と、該充放電
装置で消費される電力の和が一定になるように該データ
信号線のプリチャージ直後にバスに流すデータをビット
反転して該充放電装置に入力する該相補的プリチャージ
バス制御装置を有することを特徴とする情報処理装置で
ある。

【００６６】第１９の形態は、二つのデータ処理装置
Ａ、Ｂと、これらを接続する信号線と該信号線をプリチ
ャージするプリチャージ信号線制御装置とを有する情報
処理装置において、信号線の途中に反転装置を有し、反
転装置を挟んで、同一の配線容量を持つ正論理と負論理
の信号線から構成される信号線を有することを特徴とす
る情報処理装置である。

【００６７】第２０の形態は、データ処理装置Ａとデー
タ処理装置Ｂとこれらを結ぶ信号線とを有する情報処理
装置において、信号線とデータ処理装置Ｂのデータを暗
号化するための暗号化装置、復号化装置をデータ処理装
置Ａと信号線との間に有する事を特徴とする情報処理装
置である。

【００６８】第２１の形態は、データ処理装置Ａとデー
タ処理装置Ｂとこれらを結ぶ信号線を有する情報処理装
置において、信号線とデータ処理装置Ｂ内のデータを暗
号化・復号化するための暗号化・復号化装置をデータ処
理装置Ａと信号線との間およびデータ処理装置Ｂと信号
線の間に有する事を特徴とする情報処理装置である。

【００６９】以下は、わけても本願の情報記憶装置に関
する主な発明の諸形態である。

【００７０】第２１の形態は、データ処理装置と情報記
憶装置と、これらを結ぶ信号線を有する情報処理装置に
おいて、データ処理装置と信号線の間に暗号化装置を有
し、信号線と情報記憶装置との間に複号化装置を有する
ことを特徴とした、情報処理装置である。

【００７１】第２２の形態は、複数の情報を格納可能
で、格納された複数の情報の格納場所を番地によって区
別し、記録・読み出しが可能な情報記憶装置において、
情報を格納する際に情報を暗号化する暗号化装置と、情
報を読み出す際の複号化装置とを有する事を特徴とする
情報記憶装置である。

【００７２】第２３の形態は、データ処理装置と、情報
をあらかじめ暗号化して記憶している情報記憶装置と、
情報記憶装置とデータ処理装置を結ぶ信号線と、暗号化
された情報を複号化する複号化装置とを有することを特
徴とした、情報処理装置である。

【００７３】第２４の形態は、記憶装置と、記憶装置を
含むデータ処理装置と、それらを結ぶ信号線に接続さ
れ、記憶装置と記憶装置を含むデータ処理装置との間の
情報転送を制御する情報転送制御装置装置において、転
送元の情報が格納された番地を記憶するためのアドレス
レジスタと、転送先の番地を記憶するためのアドレスレ
ジスタと、転送する情報の数をカウントするための数値
を格納するカウンタと、カウンタの値をデクリメントす
るための演算回路と、記憶装置間で転送するデータを一
時的に保存するデータバッファと、アドレスレジスタの
値を更新するための演算回路と、転送アドレスの転送順
番をランダム化する回路を有することを特徴とする情報
転送制御装置である。

【００７４】以上、本願発明の関する主な発明の諸形態
を説明したが、更に、本願発明においては、前記充放電
装置として、データを配送する信号線と同等の配線容量
を持つダミー信号線を有することものを用いることが出
来る。更には、前記充放電装置として、データを配送す
る信号線と同等のプリチャージダミー信号線を有するも
のを用いることが出来る。

【００７５】また、鍵情報を用いる形態は、起動時に暗
号化に用いる鍵情報を自動的に設定する暗号化キー自動
設定装置を用いることが出来る。あるいは、鍵情報を用
いる形態は、暗号化に用いる鍵情報を定期的に自動再設
定する暗号化キー自動再設定装置を用いることが出来
る。

【００７６】また、暗号化の鍵情報の一部として、記憶
装置の番地情報を用いる暗号化・復号化装置を用いるこ
とが出来る。更には、暗号化複号化装置として、暗号化
の鍵情報を設定・変更する手段を有する暗号化複号化装
置としても良い。

【００７７】また、本願発明の情報処理装置は、暗号化
に用いた鍵情報及び暗号化の方式などの複号化に必要な
暗号情報を記憶する領域を有するデータ処理装置Ｂと、
データ処理装置Ｂ内に記憶された暗号情報に基づいて複
号化を行う複号化装置を用いて構成することが出来る。
また、暗号化・複号化装置として、記憶装置を複数の領
域に分割し、領域ごとに暗号化の有無を指定するための
暗号化領域指定装置を有し、暗号化するか否かを記憶装
置の領域に応じて指定可能な暗号化・複号化装置を用い
て構成することが出来る。また、暗号化・複号化装置と
して、特定のデータパタンに対しては暗号化を行わない
暗号化・複号化装置を用いて構成することが出来る。

【００７８】また、本願発明の情報処理装置は、起動時
に暗号化に用いる鍵情報を自動的に設定する暗号化キー
自動設定装置を用いて構成することが出来る。更には、
暗号化に用いる鍵情報を定期的に自動再設定する暗号化
キー自動再設定装置をを用いて構成することが出来る。

【００７９】また、本願発明の情報処理装置は、複数の
情報を格納可能で、格納された複数の情報の格納場所を
番地によって区別し、記録・読み出しが可能な情報記憶
装置において、情報を格納する際に情報を暗号化する暗
号化装置と、情報を読み出す際の複号化装置とを用いる
ことが出来る。更には、暗号化・復号化装置の暗号化鍵
を自動的に初期化する暗号化鍵自動設定装置を用いるこ
とが出来る。また、本願発明の情報処理装置は、暗号化
を行う記憶領域を指定する暗号化領域指定レジスタと、
暗号化領域指定レジスタの値と、番地情報を参照して、
暗号化暗号化を行うか否かの判定を行い、特定の記憶領
域の情報のみを暗号化することを可能とする暗号化領域
判定装置を用いることが出来る。

【００８０】

【発明の実施の形態】図５は発明の第１の実施の形態を
説明する為の情報処理装置の概要を説明する基本構成図
である。勿論、図５は情報処理装置の当該発明に係わる
部分の主要部のみを例示している。当該情報処理装置の
他の部分は通例の構成を用いて十分である。

【００８１】本実施の形態の例の情報処理装置は、デー
タ処理装置Ａ（ＲＯＭ）０１０１(Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ：リード・オンリー・メモリ)とデータ処
理装置Ｂ(ＣＰＵ)０１０２(Ｃｅｎｔｒａｌ Ｐｒｏｃｅ
ｓｓｉｎｇ Ｕｎｉｔ:中央処理装置)とが信号線（バス
ライン）０１１３にて接続されている。そして、情報処
理装置Ａ側に電力発生装置Ｃ ０１１４が設けられてい
る。

【００８２】この電力発生装置Ｃの例は、排他的論理和
演算装置(ＥＸＯＲ)０１０３、０１０４、インバータ０
１０５、ＰＭＯＳゲート回路０１０７、ＮＭＯＳゲート
回路０１０８、抵抗器Ｒ０１０９、コンデンサＣ ０１
１０、データの一時記憶用のラッチ回路（フリップフロ
ップ）などを有して図のように構成されている。尚、リ
ード・オンリー・メモリはデータ読み出し専用のメモリ
で、データの書き込みはできない。データの一時記憶用
のラッチ回路は０１１１、０１１２を有して構成されて
いる。

【００８３】尚、ここでデータ処理装置（ＲＯＭ）等の
表示は、ＲＯＭを主として構成したデータ処理装置を意
味している。他の情報処理装置（ＲＡＭ）も同様であ
る。

【００８４】また、この例において、抵抗器Ｒ ０１０
９の抵抗値は、信号線の抵抗値に等しいものとし、コン
デンサＣ０１１０の静電容量は、信号線の信号容量に等
しいものとする。ここでは説明を簡単にするため、信号
線のサイズは１ビットとし、ＣＰＵは８ビットプロセッ
サであるものとする。尚、信号線のサイズ、ＣＰＵのビ
ット数は、本発明において本質的ではない。従って、前
述の条件の説明で、本願発明一般を説明して十分納得さ
れるものである。

【００８５】まず、本願発明を用いない通例の半導体記
憶装置では、信号線を介する消費電力の観測から、半導
体装置の内部情報をいかに推定できるのかを説明する。
この説明によって本願発明の有効性が十分に理解される
であろう。

【００８６】データ処理装置Ａ（ＲＯＭ） ０１０１内
に記憶されているデータをデータ処理装置Ｂ(ＣＰＵ)０
１０２に転送する場合、これを信号線（バスライン）０
１１３に乗せて転送しなければならない。

【００８７】ここに、信号線（バスライン）０１１３の
データ転送に要する消費電力を観測する観測者がいた場
合、当該観測者は、本願発明に係わる電力発生装置Ｃが
なければ、次のような事実を観測することが出来る。即
ち、データが、仮に「０１０００１０１００１」という
並びだったとすると、０から１、１から０にビット反転
するときに発生する消費電力を観測することにより、
「反転、反転、未反転、未反転、反転、反転、反転、反
転、未反転、反転」という事がわかる。

【００８８】この消費電力の観測結果に基づく「反転と
未反転」のデータ列は、当該データ列の直前のデータビ
ットの値によって次の２つの状態であることが判明す
る。即ち、前記データの直前のデータビットの値が不明
である場合、次の２つの状態である。

【００８９】（１）直前のデータが０と仮定した場合、
当該データ列は０１０００１０１００１であることにな
る。

【００９０】（２）直前のデータが１と仮定した場合、
当該データ列は１０１１１０１０１１０であることにな
る。

【００９１】このように、消費電力の観測による分析
は、本来は２の１２乗、即ち４０９６通りあるデータ列
が、僅か上記の２通りにまで減少する。従って、極めて
多く存在する情報の可能性がわずか２つの可能性まで推
測され、従って、存在するのが僅か２つの可能性であれ
ば、その可能性より内部情報を十分把握することが可能
となる。

【００９２】本願発明はこうした消費電力の分析を阻止
するひとつの方策を提供するものである。

【００９３】尚、ここで、本願発明の情報処理装置の動
作の説明をするに先立って、本願発明に係わる電力発生
装置の例について説明する。勿論、例示する電力発生装
置以外にも具体的構成を考えることは可能である。以下
に事例についても同様である。

【００９４】図５で点線で囲った部分０１１５は、本電
力発生装置の論理演算を行う回路領域を示す。符号０２
０３と０２０４は排他的論理和を行う回路である。符号
０２０５は反転回路で、「０」の入力に対しては「１」
を出力する回路である。

【００９５】この回路の論理式表示は、次のようにな
る。

【００９６】Ｒ＝ｎｏｔ（ＣＤＤ ｅｘｏｒ （ＰＢＤ
ｅｘｏｒ ＤＡＴＡ）） この論理式の出力は前述の表１の如くになる。このこと
は、排他的論理和（ｅｘｏｒ）が表２となることから、
容易に理解出来る。

【００９７】尚、ここで、ＣＤＤは考察するデータ信号
の直前に、充放電装置に入力されたデータ、ＰＢＤは考
察するデータ信号の直前に、当該信号線に乗っているデ
ータ、更にＤＡＴＡはデータ処理装置Ａから出力された
データである。

【００９８】

【表２】

【００９９】又、ＰＢＤあるいはＣＤＤのデータの一時
記憶方法として、図６に例示するフリップフロップをあ
げることが出来る。ここで、ＮＡＮＤ（９０２、９０
３、９０４、９０５）は、表３に従って出力する演算装
置である。ＮＯＴ（９０１）はビットを反転する装置
で、図４におけるビット反転回路と同じものである。

【０１００】

【表３】

【０１０１】図６にデータの一時記憶用のフリップフロ
ップ回路は、制御信号が１の時、ＰＢＤはバスのデータ
を出力し、制御信号が０のとき、ＰＢＤはそれ以前の値
を保つ。本フリップフロップ回路のより具体的な使用形
態は後述される。

【０１０２】実際、制御信号をＣＳ（Ｃｏｎｔｒｏｌ
Ｓｉｇｎａｌ）、バスラインのデータをＢＵＳと表示す
るならば、このフリップフロップ回路の動作は、次の４
つの論理式で表すことが出来る。

【０１０３】ｘ＝ＢＵＳ ｎａｎｄ ＣＳ ｙ＝（ｎｏｔ ＢＵＳ） ｎａｎｄ ＣＳ ＰＢＤ＝ｘ ｎａｎｄ ＰＢＤ ｚ＝ｙ ｎａｎｄ ＰＢＤ 今、制御信号ＣＳが１であるとすると、ｎａｎｄはビッ
トを反転するから、上述の論理式は次の通りとなる。

【０１０４】ｘ＝ｎｏｔ ＢＵＳ ｙ＝ＢＵＳ ｚ＝ｙ ｎａｎｄ ＰＢＤ ＰＢＤ＝ｘ ｎａｎｄ ｚ 従って、ＢＵＳが１であれば、０ ｎａｎｄ ｚ＝１よ
り、ＰＢＤ＝１となる。ＢＵＳが０であれば、ｚ＝０
ｎａｎｄ ＰＢＤ＝１、ＰＢＤ＝（ｎｏｔＢＵＳ） ｎ
ａｎｄ １＝ＢＵＳ＝０となる。こうして、ＰＢＤはＢ
ＵＳと一致する。

【０１０５】一方、制御信号が０の時は、ｘもｙも１で
あるから、ＰＢＤは前の値を保持する。

【０１０６】＜本願発明の第１の実施の形態での動作＞
次に本例の情報処理装置における、データ転送の処理
を、図１を参酌して、具体的に説明する。

【０１０７】ＲＯＭ０１０１からプログラムの一部であ
る命令［ＥＸＯＲ Ｒ２、Ｒ４］が信号線０１１３を通
してＣＰＵに転送される場合を考える。これが、１６進
数で、［ＣＡ ２４］という機械語に対応するものとす
る。このデータは信号線に流される際、１１００１０１
０００１０００１００というビットパターンとなる。

【０１０８】先ず、次の初期条件を仮定して考察する。
第１にこのデータの直前に信号線に乗ったデータが０で
あると仮定する。また、第２に定常消費電力発生装置Ｃ
のコンデンサは、充電状態にあるとする。即ち、この状
態はデータ１が乗っている状態に対応する。更に、第３
にＣＰＵからデータがバスに乗ったということを知らせ
る制御信号が、ラッチ０１１１、０１１２に入力される
ものとする。

【０１０９】[（１）信号列の最初の「１」の転送＝デ
ータ「０」より「１」の変換動作]まず、最初の１が乗
る際に、信号線０１１３は充電され、当該信号線０１１
３に１が乗っている状態となる。このとき、同じデータ
が定常消費電力発生装置Ｃ０１１４に入力される。この
とき、電力発生装置Ｃ０１１４がどのように動作するか
を詳細に説明する。

【０１１０】ＣＰＵからのデータ１は排他的論理和演算
装置０１０３に入力される。同時に、ＣＰＵからデータ
の出力信号を受けて、ラッチ回路０１１２は、保持して
いた信号線０１１３に直前に乗っていた値０を排他的論
理演算装置０１０３に入力する。このとき、排他的論理
演算装置０１０３は、以下の前述の表２にしたがって演
算を行うので、０と１の排他的論理和は１となる。この
値が、排他的論理和演算装置０１０４に入力される。

【０１１１】ＣＰＵからのデータの出力信号を受けて、
ラッチ回路０１１１は、保持しているコンデンサ０１１
０のデータ（電荷）１を排他的論理和演算装置０１０４
に入力するので、排他的論理和演算装置０１０４は、表
２にしたがって、０を出力する。この値は、インバータ
０１０５に入力され、前述の表３にしたがって値１を出
力する。

【０１１２】この１という値が、ＰＭＯＳゲート０１０
７に入力される。ＰＭＯＳは、ゲート電圧がＬＯＷのと
きのみ通電するので、この場合は通電しない。一方、イ
ンバータ０１０５から出力された値１は、ＮＭＯＳゲー
ト０１０８に入力されている。これにより、ゲート０１
０８が通電し、コンデンサ０１１１が放電を行う。これ
によって信号線０１１３とコンデンサ０１１１における
電力消費量の和は信号線を１本充電したときと同じにな
る。

【０１１３】［（２）データが「１」より「１」への変
換動作］次のデータは、１で、直前の信号線０１１３の
データも１である。コンデンサは充電状態である。この
ときの定常消費電力発生装置の動作は以下のようにな
る。

【０１１４】まず、情報処理装置Ｂ（ＣＰＵ）０１０２
からのデータ１が乗る際は、信号線０１１３は既に充電
状態にあり、信号線０１１３は充電されない。このと
き、同じデータが定常消費電力発生装置Ｃ０１１４に入
力される。情報処理装置Ｂ（ＣＰＵ）０１０２からのデ
ータ１は排他的論理和演算装置０１０４に入力される。
同時に、情報処理装置Ｂ（ＣＰＵ）０１０２からデータ
の出力信号を受けて、ラッチ回路０１１２は、保持して
いた信号線０１１３に直前に乗っていた値１を排他的論
理演算装置０１０３に入力する。このとき、排他的論理
演算装置０１０３は、表２にしたがって演算を行うの
で、１と１の排他的論理和は、０となる。この値が、排
他的論理和演算装置０１０４に入力される。

【０１１５】情報処理装置Ｂ（ＣＰＵ）０１０２からの
データの出力信号を受けて、ラッチ回路０１１１は、保
持しているコンデンサ０１１０のデータ（電荷）１を排
他的論理和演算装置０１０４に入力するので、排他的論
理和演算装置０１０４は、表２にしたがって、１を出力
する。この値は、インバータ０１０５に入力され、表３
にしたがって値０を出力する。

【０１１６】この０という値が、ＰＭＯＳゲート０１０
７に入力される。このＰＭＯＳは、ゲート電圧がＬｏｗ
のときのみ通電する。従って、この場合は通電状態にな
り、Ｖｄｄが供給され、コンデンサ０１１０が充電され
る。一方、インバータ０１０５から出力された値０は、
ＮＭＯＳゲート０１０８に入力されている。これによ
り、このＮＭＯＳゲート０１０８が通電しない。ここで
コンデンサ０１１０は１ビット分の電力を消費し、これ
によって信号線０１１３とコンデンサ０１１０における
電力消費量の和は信号線を１本充電したときと同じにな
る。

【０１１７】［（３）データが「１」より「０」への変
換動作］次のデータは、０である。信号線０１１３のデ
ータは１であり、コンデンサ０１１０は放電した状態に
ある。このときの電力発生装置０１１４の動作は次のよ
うになる。

【０１１８】まず、情報処理装置Ｂ（ＣＰＵ）０１０２
からのデータ０が乗る際は、信号線０１１３は充電状態
にあるので、信号線０１１３では放電が行われる。信号
線０１１３上の電荷は放電によって１ビット分の電力を
消費する。このとき、同じデータ０が定常消費電力発生
装置Ｃ０１１４に入力される。情報処理装置Ｂ（ＣＰ
Ｕ）０１０２からのデータ０は排他的論理和演算装置０
１０３に入力される。同時に、情報処理装置Ｂ（ＣＰ
Ｕ）０１０２からデータの出力信号を受けて、ラッチ回
路０１１２は、保持していた信号線０１１３に直前に乗
っていた値１を排他的論理演算装置０１０３に入力す
る。このとき、排他的論理演算装置０１０３は、表２に
したがって演算を行うので、０と１の排他的論理和は、
１となる。この値が、排他的論理和演算装置０１０４に
入力される。

【０１１９】情報処理装置Ｂ（ＣＰＵ）０１０２からの
データの出力信号を受けて、ラッチ回路０１１１は、保
持しているコンデンサ０１１０のデータ（電荷）０を排
他的論理和演算装置０１０４に入力するので、排他的論
理和演算装置０１０４は、表２にしたがって、１を出力
する。この値は、インバータ０１０５に入力され、表３
にしたがって値０を出力する。

【０１２０】この０という値が、ＰＭＯＳゲート０１０
７に入力される。このＰＭＯＳは、ゲート電圧がＬｏｗ
のときのみ通電する。従って、この場合は通電状態にな
り、Ｖｄｄが供給され、コンデンサ０１１０の充電が行
われる。一方、インバータ０１０５から出力された値０
は、ＮＭＯＳゲート０１０８に入力されている。これに
より、このＮＭＯＳゲート０１０８が通電しない。これ
によって信号線０１１３とコンデンサ０１１０における
電力消費量の和は信号線を１本充電したときと同じにな
る。

【０１２１】以下、全く同様の流れで、表１の全ての場
合を導くことができる。図７の（ｂ）は、先の命令コー
ド「１１００１０１０００１００１００」に対するデー
タの流れとコンデンサの状態を示している。

【０１２２】このようにして、全てのパターンについ
て、信号線０１１３とコンデンサ０１１０の消費電力の
和は、信号線０１１３の１ビット充放電において消費さ
れる電力と同じである。従って、デバイスの消費電力を
調べることによって信号線０１１３に乗ったデータを推
測することが困難となる。

【０１２３】こうして製造された情報処理装置を内蔵す
る半導体集積回路装置を、カード部材に適用して、高セ
キュリティのカード部材を提供することが出来る。カー
ド部材における半導体集積回路装置のの配置は、図２に
示したものと基本的に同様である。カード部材としては
接触型と非接触型があるが、本願発明はいずれの方式に
も当然適用することが出来る。

【０１２４】そして、前記チップはこれらの信号を外部
から、即ち、例えば端末機から、供給されることによっ
て稼動する。

【０１２５】尚、前記端末機自体は基本的に通例のカー
ド・システムのものを用いて十分である。以下、簡単に
カード・システムの動作を例示する。図３はこのカード
・システムの概念を例示する。

【０１２６】ＩＣカード５２の中にはチップ５１があっ
て、リーダライタ５３とデータのやりとりを行う例を示
している。リーダライタのなかには、コントロールプロ
セッサ５４およびデータベースとなる磁気ディスク５５
などが存在する。まず、リーダライタ５３からＩＣカー
ド５２に対して、ＩＤの問い合わせが行われる。まず、
リーダライタ５３からＩＣカード５２に対して、ＩＤ
（ＩＤＥＮＴＩＦＩＣＡＴＩＯＮ）、例えば、当該カー
ドの管理責任者を特定する為の氏名コードまたは認識コ
ードの問い合わせが行われる。図３にはこの状態を
（１）として示した。この氏名コードまたは認識コード
はＩＣチップの中にある所定のエリアに格納されてい
る。 ＩＣカードは氏名コードをリーダライタに返答す
る。図３にはこの状態を（２）として示した。リーダラ
イタはデータベース５３にある氏名コードを検索して、
データベース上の鍵コードを獲得する。

【０１２７】リーダライタは乱数をＩＣカードに送る。
この乱数は、例えばリーダライタ内のＭＰＵで回路的に
発生される。ＬＡＮ等でサーバ側から乱数を供給するこ
とも出来る。ＩＣカードは、乱数を受け取った時点で、
コマンドによってリーダライタから指示を受け、乱数を
鍵コード発生部に従って発生した鍵コードによって暗号
化した乱数を作成する。

【０１２８】一方、リーダライタはＩＣカードと同様に
データベースから得た鍵コードを使用して、ＩＣカード
へ送ったのと同じ乱数を暗号化する。これによって得ら
れた暗号化された乱数の結果と先のＩＣカードからの暗
号化された乱数を照合して、一致がとれれば、ＩＣカー
ドとリーダライタの相互認識が完了して、ＩＣカードの
正当性が認められる。

【０１２９】このようにして、本システムでは、この鍵
コードがリーダライタに伝えられるとリーダライタは磁
気ディスクの中のＩＤを検索して、正しく登録された鍵
コードによるＩＤであると認識する。

【０１３０】生成されたＩＣカードの鍵コード（ＩＤコ
ード）は、氏名コードまたは認識コードとともにデータ
ベースに格納される。

【０１３１】生成された鍵コードは電子マネーとしてＩ
Ｃカードが使用される時の本人認証や偽造チェックやＩ
Ｃカードとリーダライタの相互認証に使用することが出
来る。

【０１３２】上記システムは、例えば、一般商店での支
払や、チケットの購入、定期券での改札、免許証のチェ
ック、テレフォンカードによる電話等々多くの分野に応
用することが出来る。

【０１３３】以上のようなカード部材ならびにカード・
システムは、以下に述べる発明の諸形態を用いて実施可
能なことは言うまでもない。

【０１３４】続いて、本願発明に係わる情報処理装置の
実施の諸形態を説明する。

【０１３５】図８は発明の第２の実施の形態を説明する
為の情報処理装置の概要の基本構成図である。本例は、
情報処理装置間の信号の伝達が双方向に行われ、且つ電
力発生装置を双方の情報処理装置に共有して設けられた
例である。

【０１３６】本実施例の情報処理装置では、情報処理装
置Ａ（ＣＰＵ）０２０１と情報処理装置Ｂ(ＲＡＭ) ０
２０２(Ｐａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ:デ
ータの読み書きができるメモリ)とが信号線（バスライ
ン）０２１３によってつながれている。そして、情報処
理装置Ａ（ＣＰＵ）０２０１と情報処理装置Ｂ(ＲＡＭ)
０２０２に対して電力発生装置Ｃ０１１４が設けられて
いる。

【０１３７】電力発生装置Ｃ０１１４は、排他的論理和
演算装置(ＥＸＯＲ)０２０３、０２０４、インバータ０
２０５、ＮＭＯＳゲート回路０２０７、ＰＭＯＳゲート
回路０２０８、抵抗器Ｒ０２０９、コンデンサＣ ０２
１０、データの一時記憶用のラッチ回路（フリップフロ
ップ）０２１１、０２１２を有する。ここで、抵抗器Ｒ
０２０９の抵抗値は、信号線の抵抗値に等しいものと
し、コンデンサＣ０２１０の静電容量は、信号線の信号
容量に等しいものとする。ここでは簡単のため、信号線
のサイズは１ビットとし、ＣＰＵは８ビットプロセッサ
であるものとする。尚、信号線のサイズ、ＣＰＵのビッ
ト数は、本発明において本質的ではない。従って、前述
の条件の説明で、本願発明一般を説明して十分である。

【０１３８】本実施の形態においては、前述の情報処理
装置の第１の実施の形態の構成を一部そのまま用いてい
る。特に、情報処理装置Ａ(ＣＰＵ)０２０１から、情報
処理装置Ｂ(ＲＡＭ)０２０２にデータを信号線０２１３
によって転送する場合は、第１の実施の形態の情報処理
装置の例におけるＲＯＭから、ＲＡＭにデータを転送す
る際の定常消費電力発生装置の動作と全く同じ動作を行
う。

【０１３９】本例において特徴的なのは、情報処理装置
間の信号の伝達が双方向に行われることである。即ち、
それは、第１の実施の形態の情報処理装置の例のように
一方的なデータ転送ではなく、情報処理装置Ａ(ＣＰＵ)
０２０１から情報処理装置Ｂ(ＲＡＭ)０２０２へのデー
タ転送だけでなく、情報処理装置Ｂ(ＲＡＭ)０２０２か
ら情報処理装置Ａ(ＣＰＵ)０２０１へのデータ転送も行
うということである。

【０１４０】従って、これに伴って定常消費電力発生装
置０１１４が、その双方のデータ転送に際してその機能
を果たすように接続されている。

【０１４１】本例においては、情報処理装置Ａ(ＣＰＵ)
０２０１が、情報処理装置Ｂ(ＲＡＭ)０２０２に対して
データの読み出し信号を送り、それを受けて情報処理装
置Ｂ(ＲＡＭ)０２０２がデータを信号線０２１３に乗せ
ると同時に、排他的論理和演算装置０２０３にもデータ
を送信する。これ以後の動作は、第１の実施の形態の情
報処理装置の例において、情報処理装置Ａ（ＲＯＭ）０
１０１から、情報処理装置Ｂ（ＣＰＵ）０１０２にデー
タを転送する際の定常消費電力発生装置０１１４の動作
と全く同じである。従って、その動作の詳細説明は省略
する。

【０１４２】図８においては、情報処理装置Ａ(ＣＰＵ)
０２０１と定常消費電力発生装置Ｃ０１１４との距離
が、情報処理装置Ｂ(ＲＡＭ)０２０２と定常消費電力発
生装置Ｃ０１１４との間の距離よりも短く図示されてい
る。しかし、実際の構成では、ほぼ同じ距離に位置さ
せ、情報処理装置Ａ(ＣＰＵ)０２０１あるいは情報処理
装置Ｂ(ＣＰＵ)０２０２と定常消費電力発生装置Ｃ０１
１４とのデータのやりとりを行う信号線は、情報処理装
置Ａ(ＣＰＵ)０２０１あるいは情報処理装置Ｂ(ＣＰＵ)
０２０２と信号線０２１３との間の信号線よりも短いも
のとする。このとき、消費電力を調べることによって
は、信号線０２１３に乗ったデータを推測することが困
難となる。

【０１４３】図９は発明の第２の実施の形態の変形例を
説明する為の情報処理装置の基本構成図である。本例
は、情報処理装置間の信号の伝達が双方向に行われ、且
つ電力発生装置が双方の情報処理装置に対応して設けら
れた例である。

【０１４４】本実施例の情報処理装置は、情報処理装置
Ａ（ＣＰＵ）０２５１、情報処理装置Ｂ(ＲＡＭ) ０２
５２が信号線（バスライン）０２６３によってつながれ
ている。そして、前記双方の情報処理装置に対して電力
発生装置Ｃ０１１５、および電力発生装置Ｄ０１１６が
配されている。

【０１４５】電力発生装置Ｃ０１１５は、排他的論理和
演算装置(ＥＸＯＲ)０２５３、０２５４、インバータ０
２５５、ＰＭＯＳゲート回路０２５７、ＮＭＯＳゲート
回路０２５８、抵抗器Ｒ ０２５９、コンデンサＣ０２
６０、データの一時記憶用のラッチ回路（フリップフロ
ップ）０２６１、０２６２を有して構成される。電力発
生装置Ｄは、排他的論理和演算装置(ＥＸＯＲ)０２６
４、０２６５、インバータ ０２６６、ＰＭＯＳゲート
回路０２６８、ＮＭＯＳゲート回路０２６９、抵抗器Ｒ
０２７０、コンデンサＣ０２７１、データの一時記憶用
のラッチ回路（フリップフロップ）０２７２、０２７３
を有して構成される。

【０１４６】次に、次の条件を仮定してその動作を考察
する。抵抗器Ｒ０２５９の抵抗値は、信号線の抵抗値に
等しいものとし、コンデンサＣ０２６０の静電容量は、
信号線の信号容量に等しいものとする。

【０１４７】ここでは簡単のため、信号線のサイズは１
ビットとし、ＣＰＵは８ビットプロセッサであるものと
する。尚、信号線のサイズ、ＣＰＵのビット数は、本発
明において本質的ではない。従って、前述の条件の説明
で、本願発明一般を説明して十分である。

【０１４８】本例においては、第１の実施の形態の情報
処理装置の例の構成を一部そのまま用いている。特に、
情報処理装置Ａ(ＣＰＵ)０２５１から、情報処理装置Ｂ
(ＲＡＭ)０２５２にデータを信号線０２６３によって転
送する場合は、第１の実施の形態の情報処理装置の例に
おいて、情報処理装置Ａ（ＲＯＭ）０１０１から、情報
処理装置Ｂ（ＣＰＵ）０１０２にデータを転送する際の
定常消費電力発生装置の動作と全く同じ動作を行う。従
って、その詳細説明は省略する。

【０１４９】本例で特徴的なのは、第１の実施の形態に
おける情報処理装置の実施例のように一方的なデータ転
送ではなく、情報処理装置間の信号の伝達が双方向に行
われることである。即ち、この例では、情報処理装置Ａ
(ＣＰＵ)０２５１から情報処理装置Ｂ(ＲＡＭ)０２５２
へのデータ転送だけでなく、情報処理装置Ｂ(ＲＡＭ)０
２５２から情報処理装置Ａ(ＣＰＵ)０２５１へのデータ
転送も行う。本実施例においては、情報処理装置Ａ(Ｃ
ＰＵ)０２５１が、情報処理装置Ｂ(ＲＡＭ)０２５２に
対してデータの読み出し信号を送り、それを受けて情報
処理装置Ｂ(ＲＡＭ)０２５２がデータを信号線０２６３
に乗せると同時に、定常消費電力発生装置Ｄ０１１６に
おける、排他的論理和演算装置０２６４にもデータを送
信する。定常消費電力発生装置Ｄ０１１６は、定常消費
電力発生装置Ｃ０１１５と同一のものである。そして、
これ以後の動作は、第１の実施の形態における情報処理
装置の実施例において、情報処理装置Ａ（ＲＯＭ）０１
０１から、情報処理装置Ｂ（ＣＰＵ）０１０２にデータ
を転送する際の定常消費電力発生装置の動作と全く同じ
である。このとき、消費電力を調べることによって信号
線０２６３に乗ったデータを推測することが困難とな
る。

【０１５０】図１０は発明の第３の実施の形態を説明す
る為の情報処理装置の基本構成図である。

【０１５１】本実施例の基本的構造は、第１の実施の形
態と同様である。本例は、ダミー信号線を用いる例であ
る。即ち、本例では、第１の実施の形態に例示した抵抗
器０１０９とコンデンサ０１１０の部分が、ダミー信号
線０３０９に置き換えられている。

【０１５２】本実施例の情報処理装置は、データ処理装
置Ａ（ＲＯＭ）０３０１とデータ処理装置Ｂ(ＣＰＵ)０
３０２とが信号線（バスライン）０３１２でつながれて
いる。そして、データ処理装置Ａ（ＲＯＭ）０３０１に
対して、電力発生装置Ｃ０１１７が設けられている。電
力発生装置Ｃ０１１７は、排他的論理和演算装置(ＥＸ
ＯＲ)０３０３、０３０４、インバータ０３０５、ＰＭ
ＯＳゲート回路０３０７、ＮＭＯＳゲート回路０３０
８、ダミー信号線０３０９、データの一時記憶用のラッ
チ回路（フリップフロップ）０３１０、０３１１を有し
て構成される。

【０１５３】ここで、ダミー信号線０３０９の静電容量
は、信号線０３１２の静電容量に等しいものとし、抵抗
値は、信号線０３１２のそれと実質的に同じであるもの
とする。即ち、ダミー信号線０３０９は信号線０３１２
と全く同一の信号線を用いると考えてよい。ここでは説
明を簡単にのため、信号線のサイズは１ビットとし、Ｃ
ＰＵは８ビットプロセッサであるものとする。尚、信号
線のサイズ、ＣＰＵのビット数は、本発明において本質
的ではない。従って、前述の条件の説明で、本願発明一
般を説明して十分納得されるものである。

【０１５４】本例では、前記ダミー信号線０３０９の静
電容量が、第１の実施の形態に例示した抵抗器０１０９
とコンデンサ０１１０の部分と同等の役割を果たす。従
って、本例の動作は基本的に第１の実施の形態における
情報処理装置の実施の形態と同様である。従って、その
詳細説明は省略する。

【０１５５】図１１は発明の第４の実施の形態を説明す
る為の情報処理装置の基本構成図である。本例はプリチ
ャージ信号線制御方式であって、且つ電力発生装置を有
する例である。

【０１５６】本実施例の情報処理装置は、データ処理装
置Ａ（ＲＯＭ）０４０１とデータ処理装置Ｂ（ＣＰＵ）
０４０２が信号線０４０８によってつながれている。そ
して、電力発生装置Ｃ０１１８がデータ処理装置Ａ（Ｒ
ＯＭ）０４０１側に設けられている。そして、本例は、
プリチャージ方式の制御であるので、プリチャージ信号
線制御装置０４０７を有している。

【０１５７】プリチャージ信号線制御装置０４０７は、
二つのＰＭＯＳゲート回路０４０９、０４１０を有し、
そのゲート部には、データ処理装置Ｂ（ＣＰＵ）０４０
２からのデータ制御信号が入力される。ソース側には、
Ｖｄｄが接続されており、データ処理装置Ｂ（ＣＰＵ）
０４０２からの制御信号に応じて信号線０４０８及び電
力発生装置Ｃ０１１８にＶｄｄを供給する。電力発生装
置Ｃ０１１８は、ＮＭＯＳゲート回路０４０４、抵抗器
（Ｒ）０４０５、コンデンサＣ０４０６、論理積演算回
路０４１１を有する。ここで、抵抗器Ｒ０４０５の抵抗
値は、信号線の抵抗値に等しいものとし、コンデンサＣ
０４０６の静電容量は、信号線の信号容量に等しいも
のとする。ここでは説明を簡単にのため、信号線のサイ
ズは１ビットであるものとし、ＣＰＵは８ビットプロセ
ッサであるとする。信号線のサイズは、本発明において
本質的ではない。従って、前述の条件の説明で、本願発
明一般を説明して十分納得されるものである。

【０１５８】データ処理装置Ａ（ＲＯＭ）０４０１内に
記憶されているデータをデータ処理装置Ｂ（ＣＰＵ）０
４０２に転送する場合、データ信号を信号線（バスライ
ン）０４０８に乗せて転送しなければならない。

【０１５９】ここで、信号線（バスライン）０４０８の
データ転送に要する消費電力を観測する観測者がいた場
合を考えてみる。今、データが、仮に「０１０００１０
１００１」という並びだったとする。そして、定常電力
発生装置Ｃ０１１８がない場合、プリチャージ信号線制
御装置０４０７の働きによって、前記のデータ値が０か
ら１に変化するときに発生する消費電力を観測すること
により、このデータ列が、「０１０００１０１００１」
であることが直接わかる。尚、ここでは、正論理で考え
るものとした。すなわち、信号線の電位がＬＯＷのと
き、データ値は、０であり、ＨＩＧＨのときにデータ値
１に対応する。勿論、負論理の場合にも同じようにデー
タ値が１から０に変化するときに発生する消費電力を観
測することにより、データ列を推測することが出来る。

【０１６０】本願発明はこうした消費電力の分析を阻止
するひとつの方策を提供するものである。本例のデータ
転送の処理は次の通りである。

【０１６１】ＲＯＭ０４０１からプログラムの一部であ
る命令［ＥＸＯＲ Ｒ２、Ｒ４］が信号線０４０８を通
してデータ処理装置Ｂ（ＣＰＵ）０４０２に転送される
場合を考える。これが、１６進数で、［ＣＡ ２４］と
いう機械語に対応するものとする。このデータは信号線
に流される際、「１１００１０１０００１００１００」
というビットパターンとなる。

【０１６２】データ処理装置Ｂ（ＣＰＵ）０４０２が制
御信号を発信すると、プリチャージ信号線制御装置０４
０７の二つのＰＭＯＳ０４０９、０４１０のゲートが通
電してＶｄｄを信号線０４０８に供給して１（ＨＩＧ
Ｈ）にクリアする。更に、当該電位は、電力発生装置Ｃ
０１１８のコンデンサ０４０６を充電する。まず、最初
のデータ（ＭＤ−ＤＡＴＡ）１が乗る際に、信号線の放
電が行われ、電力が消費される。このとき、同じデータ
（ＭＤ−ＤＡＴＡ）１とＭＡＣＫ信号が電力発生装置Ｃ
０１１８に入力される。

【０１６３】このとき、定常電力発生装置Ｃ０１１８が
どのように動作するかを詳細に述べる。

【０１６４】前記のデータ列の最初の値「１」の場合、
データ処理装置Ａ（ＲＯＭ）０４０１からのデータ（Ｍ
Ｄ−ＤＡＴＡ）１が準備される。この最初の値「１」の
準備によって、データ処理装置Ａ（ＲＯＭ）０４０１は
ＭＡＣＫ信号を出力する。ＭＡＣＫ信号は、出力が確定
すると１であり、確定していない状態では０となる。Ｍ
ＡＣＫ信号が論理積演算装置０４１１に入力され、同時
にデータ（ＭＤ−ＤＡＴＡ）１が、信号線０４０８に乗
る。そして、さらに、データ（ＭＤ−ＤＡＴＡ）１は論
理積演算装置０４１１に入力される。

【０１６５】ＭＤ−ＤＡＴＡ、ＭＡＣＫ信号が共に１で
あるから、論理積演算装置０４１１の出力は１である。
そして、この値は、ＮＭＯＳゲート回路０４０４に入力
される。ＮＭＯＳゲート回路０４０４は、入力１（ＨＩ
ＧＨ）に対しては通電するので、コンデンサ０４０６は
放電を行う。一方、信号線０４０８上の値は変化しない
ので、信号線０４０８での充放電は行われない。

【０１６６】充放電を行なわない信号線０４０８におい
ては電力消費はなく、一方、放電を行なうコンデンサ０
４０６では電力の消費がなされる。従って、その両者の
和は、信号線１本の充電で消費される消費電力に等し
い。

【０１６７】次に、前記のデータ列の第２の値「１」の
場合、データ１が信号線０４０７に乗る。このときには
既に信号線０４０７はプリチャージされ１にクリアされ
ているので、再び上で説明したのと同じ動作が行われ、
信号線０４０８における消費電力と、コンデンサ０４０
６における消費電力の和は、信号線一本の充電で消費さ
れる消費電力に等しい。

【０１６８】次に、前記のデータ列の第３の値「０」の
場合、データ（ＭＤ−ＤＡＴＡ）０が信号線０４０８に
乗る。このときは、既に信号線０４０８はプリチャージ
され１にクリアされているので、値「１」から「０」へ
の変化に伴って電力消費が行われる。ＭＤ−ＤＡＴＡ０
とＭＡＣＫ信号１は、論理積演算装置０４１１に入力さ
れる。論理積演算装置０４１１の出力値は０となり、こ
の値は、ＮＭＯＳゲート回路０４０４に入力される。Ｎ
ＭＯＳゲート回路０４０４は、入力０（ＬＯＷ）に対し
ては通電しないので、コンデンサ０４０６での電力消費
は行われない。

【０１６９】データ値「１」から「０」への変化がある
前記信号線では電力の消費があり、一方、コンデンサ０
４０６では電力の消費がない。従って、その両者の消費
電力の和は、信号線１本の充電で消費される消費電力に
等しい。

【０１７０】以下同様の動作を行うので、常に信号線０
４０８における消費電力と、コンデンサ０４０６におけ
る消費電力の和は、信号線一本の充電で消費される消費
電力に等しい。

【０１７１】上述の信号線０４０８でのデータ「１１０
０１０１０００１００１００」に対するコンデンサ０４
０６の状態を、相互に対応させて図７の（ａ）に示す。

【０１７２】図１２は発明の第５の実施の形態を説明す
る為の情報処理装置の基本構成図である。本例はプリチ
ャージ信号線制御方式であって、且つ電力発生装置とし
ていわゆるダミー信号線を用いた例である。

【０１７３】本実施例の基本的構造は、第４の実施の形
態と同様であって、抵抗器とコンデンサの部分が、ダミ
ー信号線に置き換えられただけである。本実施例の情報
処理装置は、データ処理装置Ａ（ＲＯＭ）０５０１、デ
ータ処理装置Ｂ（ＣＰＵ）０５０２、プリチャージ信号
線制御装置０５０５、信号線（バスライン）０５０６、
定常電力発生装置Ｃ０１１９を有する。ここで、ダミー
信号線０５０７の静電容量は、信号線０５０６の静電容
量に等しいものとし、抵抗値は、信号線０５０６のそれ
と同じであるものとする。即ち、ダミー信号線 ０５０
７と信号線０５０６とは実質的に同一の信号線を用い
る。尚、定常電力発生装置Ｃ０１１９は、ＮＭＯＳゲー
ト回路０５０４、ダミー信号線０５０７、 論理積演算
装置０５０３を有する。

【０１７４】ここでは簡単のため、信号線のサイズは１
ビットとし、ＣＰＵは８ビットプロセッサであるものと
する。信号線のサイズ、ＣＰＵのビット数は、本発明に
おいて本質的ではない。従って、前述の条件の説明で、
本願発明一般を説明して十分納得されるものである。

【０１７５】動作は基本的に前述の第１の実施の形態の
情報処理装置の実施例と同様である。従って、その詳細
説明は省略する。

【０１７６】図１３は発明の第６の実施の形態を説明す
る為の情報処理装置の基本構成図である。本例はプリチ
ャージ信号線制御方式であって、且つ反転装置を有する
例である。

【０１７７】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）５００１とデータ処理装置Ｂ（ＲＡＭ）
５００２とが、各々信号線５００７、５００６につなが
れている。そして、両信号線５００７と５００６の間に
反転装置５００３が設けられている。更に、本例はプリ
チャージ信号線制御装置５００８を有する。

【０１７８】反転装置５００３は、４つのＣＭＯＳイン
バータ５００４、５００５、５００９、５０１０、ＰＭ
ＯＳゲート回路５０１１、５０１３、ＮＭＯＳゲート回
路５０１４、５０１２を有して構成されている。尚、信
号線５００６と信号線５００７の静電容量並びに抵抗値
は実質的に同一であるものとする。

【０１７９】データ処理装置Ａ（ＣＰＵ）５００１か
ら、データ処理装置Ｂ（ＲＡＭ）５００２にデータを転
送する際、データ処理装置Ａ（ＣＰＵ）５００１は、制
御信号をプリチャージバス制御装置５００８に発信す
る。この信号によって、プリチャージバス制御装置５０
０８内のＰＭＯＳゲート及びＮＭＯＳゲートを通電す
る。そして、電位Ｖｄｄが信号線 ５００７、５００６
を充電してＨＩＧＨの状態にする。更に、データ処理装
置Ａ（ＣＰＵ）５００１からの制御信号がインバータ５
０１０、ＮＭＯＳゲート回路５０１２に入力され、ＰＭ
ＯＳゲート回路５０１１、ＮＭＯＳゲート回路５０１２
が通電状態になる。この後、データ処理装置Ａ（ＣＰ
Ｕ）５００１からデータが送信される。

【０１８０】データ処理装置Ａ（ＣＰＵ）５００１から
のデータが０のとき、信号線５００７が放電する。この
値はインバータ５００４によって１に変換され、信号線
５００６に信号を送る。しかし、前述の通り、既に信号
線５００６は充電されているので充放電は起きない。そ
して、この値１がデータ処理装置Ｂ（ＲＡＭ）５００２
に入力される。この値「１」は、データ処理装置Ａ（Ｃ
ＰＵ）５００１が送ったデータ「０」とは反転してい
る。

【０１８１】逆にデータ処理装置Ａ（ＣＰＵ）５００１
からのデータが、１であった場合は、信号線５００７で
は充放電が起きず、信号線５００６で放電が生ずる。デ
ータ処理装置Ｂ（ＲＡＭ）５００２からデータ処理装置
Ａ（ＣＰＵ）５００１にデータが送られる場合も同様で
ある。信号線５００６と信号線５００７の静電容量並び
に抵抗値は実質的に同一であるから、全ての場合におい
て、信号線５００６、５００７での充放電の総和は信号
線５００６あるいは５００７の充放電で生ずる電力が消
費され、総和は一定となる。

【０１８２】次に、第７の実施の形態より第２２の実施
の形態の諸形態は、信号線に乗せるデータを暗号化する
諸例である。

【０１８３】図１４は発明の第７の実施の形態を説明す
る為の情報処理装置の基本構成図である。本例は暗号化
装置を用いて信号線に乗せるデータの暗号化を図る基本
的な例である。

【０１８４】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）０６０１とデータ処理装置Ｂ（ＲＡＭ）
０６０２とが信号線（バスライン）０６０５によってつ
ながれている。そして、データ処理装置Ａ（ＣＰＵ）０
６０１と信号線（バスライン）０６０５との間に暗号化
装置および復号化装置を有する。本例の暗号化装置とし
ては排他的論理和演算装置０６０３及び、復号化装置と
しては排他的論理和演算装置０６０４が用いられてい
る。尚、こうした暗号化装置および復号化装置として他
の構成の諸装置を用いることが出来ることは言うまでも
ない。

【０１８５】ここでは説明を容易にするのため、信号線
０６０５のサイズは８ビットとし、データ処理装置Ａ
（ＣＰＵ）０６０１は８ビットプロセッサであるものと
する。信号線のサイズ、ＣＰＵのビット数は、本発明に
おいて本質的ではない。従って、前述の条件の説明で、
本願発明一般を説明して十分納得されるものである。
又、ここでは、信号線０６０５の制御方式はスタティッ
ク信号線制御方式であるとして説明する。尚、本実施の
形態の思想の効果は、プリチャージ信号線制御方式にお
いても同じである。

【０１８６】本例の暗号化装置は、固定された８ビット
の鍵（Ｋｅｙ）とＣＰＵからの８ビットのデータとのビ
ット毎の排他的論理演算装置である。一方、本例の復号
化装置も同じ鍵とデータとのビット毎の排他的論理和演
算装置である。尚、鍵（Ｋｅｙ）自体は通例の技術で十
分である。

【０１８７】第１の発明の実施の形態の実施例で述べた
ように、スタティック信号線制御方式の場合は、信号線
に直前に乗っていた値とのビット反転数に比例して電力
消費が行われる。以下、１ビットに対する消費電力をＰ
と表示する。

【０１８８】例えば、データ処理装置Ａ（ＣＰＵ）０６
０１からデータ「０１１０１００」を送信したとする。
信号線０６０５に直前に乗っていたデータが、「１１０
１０１０１」であるとすると、ビット反転数は５であ
る。従って、この信号線０６０５で消費される電力は５
Ｐである。

【０１８９】データ処理装置Ａ（ＣＰＵ）０６０１か
ら、データ「１０１１０１１１ 」を信号線０６０５を
通してデータ処理装置Ｂ（ＲＡＭ）０６０２に転送し、
これを再び、データ処理装置Ｂ（ＲＡＭ）０６０２より
データ処理装置Ａ（ＣＰＵ）０６０１に戻す過程を考え
る。この場合、信号線０６０５に直前に乗っていたデー
タは、「０００１０１０１」であると仮定する。又、鍵
（Ｋｅｙ）は、「１０１０１１１０」であるものとす
る。

【０１９０】暗号化装置、復号化装置がない場合、信号
線のデータは、「０００１０１０１」より「１０１１０
１１１」と変化する。従って、この場合、ビット反転数
３に対応して、消費電力は３Ｐである。

【０１９１】しかし、本例の場合、暗号化装置、即ち排
他的論理和演算装置０６０３の働きにより、信号線０６
０５に乗るデータは、鍵（Ｋｅｙ）「１０１０１１１
０」と情報処理装置Ａ（ＣＰＵ）０６０１からのデータ
「１０１１０１１１」とのビット毎の排他的論理和とな
る。即ち、その結果は「０００１１００１」である。

【０１９２】このとき、信号線０６０５のデータは、信
号線０６０５に直前に乗っていたデータ「０００１０１
０１」より前述の排他的論理和の出力「０００１１００
１」に変化することとなる。従って、この場合は、ビッ
ト反転数２に対応して、電力消費は２Ｐとなる。この電
力消費は、暗号化装置、復号化装置がなく、本来消費さ
れるはずの３Ｐとは異なる値である。

【０１９３】データ処理装置Ｂ（ＲＡＭ）０６０２に
は、暗号化された値「０００１１００１」 が格納され
る。この暗号化された値を再び信号線０６０５を通して
データ処理装置Ａ（ＣＰＵ）０６０１に返す時を考察し
てみる。

【０１９４】データ処理装置Ｂ（ＲＡＭ）０６０２より
信号線０６０５に出力されるデータは、「０００１１０
０１」より「０００１１００１」となって変化しない。
従って、信号線０６０５は充放電せず、電力消費は行わ
れない。

【０１９５】この信号線０６０５よりの値は、復号化装
置、即ち、排他的論理和演算装置０６０４の働きによ
り、信号線０６０５よりのデータ「０００１１００１」
と鍵「１０１０１１１０」との排他的論理和「１０１１
０１１１」がデータ処理装置Ａ（ＣＰＵ）０６０１に入
力される。同一の数の排他的論理和は、０になるので、
データ処理装置Ａ（ＣＰＵ）は矛盾なく演算が可能であ
る。しかも信号線０６０５での充放電による消費電力
は、本来のデータとは異なる。従って、消費電力を基礎
として、元のデータを推測することが困難となる。図１
５は発明の第８の実施の形態を説明する為の情報処理装
置の基本構成図である。本例は信号線に乗せるデータの
暗号化を図る例であるが、更に、暗号化あるいは復号化
する際、鍵（Ｋｅｙ）として乱数を用いる例である。本
例では、データ処理装置より伝達するデータと乱数を用
いて暗号化をはかり、一方、データ処理装置に伝達され
るデータと前記と同様の乱数を用いて復号化を図るので
ある。

【０１９６】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）０７０１とデータ処理装置Ｂ（ＲＡＭ）
０７０２とが信号線（バスライン）０７０５でつながれ
ている。データ処理装置Ａ（ＣＰＵ）０７０１と信号線
０７０５の間に暗号化装置および復号化装置を有する。
暗号化装置としては排他的論理和演算装置０７０３及
び、復号化装置としては排他的論理和演算装置０７０４
が用いられる。

【０１９７】そして、これらの暗号化装置および復号化
装置に対する鍵として、乱数を用いる例である。従っ
て、本例は乱数発生装置（ＲＮＧ）０７０６、および暗
号化装置０７０３および復号化装置０７０８への鍵バッ
ファ０７０７、０７０８が準備されている。乱数発生装
置自体等は通例のものを用いて十分である。

【０１９８】乱数発生装置０７０６は、情報処理装置起
動時のリセット信号（Ｒｅｓｅｔ）を受けて稼動し、８
ビットの乱数を生成して停止し、再びリセット信号が入
力されるまで停止したままである。また、鍵バッファ０
７０７、 ０７０８は、前述の８ビットの乱数を格納す
るもので、８つのフリップフロップを有して構成されて
いる。

【０１９９】ここでは説明のため、信号線０７０５のサ
イズは８ビットとし、ＣＰＵは８ビットプロセッサであ
るものとする。信号線のサイズ、ＣＰＵのビット数は、
本発明において本質的ではない。従って、前述の条件の
説明で、本願発明一般を説明して十分納得されるもので
ある。また、信号線０７０５の制御方式はスタティック
信号線制御方式であるものとする。尚、本実施の形態の
効果はプリチャージ信号線制御方式においても同じであ
る。

【０２００】暗号化装置０７０３は、固定された８ビッ
トの鍵（Ｋｅｙ）とデータ処理装置Ａ（ＣＰＵ）０７０
１からの８ビットのデータとのビット毎の排他的論理演
算を行なう装置である。又、復号化装置０７０４も同じ
鍵とデータとのビット毎の排他的論理和演算を行なう装
置である。

【０２０１】リセット時に乱数生成装置０７０６を起動
させて新たな８ビット鍵を設定する部分を除いて本実施
例は、本発明の第６の実施の形態の実施例と同じで良
い。従って、鍵バッファに乱数の鍵が設定されて以後の
動作も第６の実施の形態の実施例と基本的に同様であ
る。従って信号線での充放電による消費電力は本来のデ
ータとは異なるものであり、さらに、暗号化に用いてい
る鍵がリセット毎に変化するので、消費電力から元のデ
ータを推測することがより困難となる。

【０２０２】図１６は発明の第９の実施の形態を説明す
る為の情報処理装置の基本構成図である。本例は信号線
に乗せるデータの暗号化を図る別な例であり、更に暗号
化装置が暗号鍵自動設定装置を有する例である。本例は
特に暗号化の鍵情報の提供源に特徴がある。

【０２０３】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）０８０１とデータ処理装置Ｂ（ＲＡＭ）
０８０２とがデータ信号線０８０６によってつながれて
いる。暗号化装置としての排他的論理和演算装置０８０
３、復号化装置としての排他的論理和演算装置０８０
４、そして、鍵バッファ０８０５が設けられている。更
に、データ処理装置Ａ（ＣＰＵ）０８０１とデータ処理
装置Ｂ（ＲＡＭ）０８０２とに対してアドレス信号線上
位４ビット０８０７、アドレス信号線下位４ビット０８
０８が設けられる。

【０２０４】ここでは説明のため、データ信号線０８０
６のサイズは８ビットとし、アドレス信号線０８０７、
０８０８のサイズも同じ８ビットであり、ＣＰＵは８ビ
ットプロセッサであるものとする。信号線のサイズ、Ｃ
ＰＵのビット数は、本発明において本質的ではない。従
って、前述の条件の説明で、本願発明一般を説明して十
分納得されるものである。また、データ信号線０８０６
及びアドレス信号線０８０７、０８０８の制御方式はス
タティック信号線制御方式であるものとする。プリチャ
ージ信号線制御方式においても本例の効果は同じであ
る。

【０２０５】暗号化装置０８０３は、固定された８ビッ
トの鍵（Ｋｅｙ）とデータ処理装置Ａ（ＣＰＵ）０８０
１からの８ビットのデータとのビット毎の排他的論理演
算を行なう装置である。復号化装置も同じ鍵とデータと
のビット毎の排他的論理和演算を行なう装置である。鍵
バッファ０８０５の上位４ビットは固定された鍵であ
り、下位４ビットは、アドレス信号線の下位４ビットが
格納されるものとする。図１６の鍵バッファ０８０５に
この旨を図示している。以下、鍵の固定部分の４ビット
は、Ｄ（１６進数表現）であるものとする。

【０２０６】データ処理装置Ａ（ＣＰＵ）０８０１がデ
ータ処理装置Ｂ（ＲＡＭ）０８０２のあるアドレスにデ
ータを転送する場合を考える。今、データ処理装置Ｂ
（ＲＡＭ）０８０２は、アドレスＦ０からアドレスＦＦ
までとする。尚、ここで、この値は本質的ではない。

【０２０７】データ処理装置Ａ（ＣＰＵ）０８０１は、
表４に示す以下のデータを、アドレスＦ４から順に転送
する。

【０２０８】

【表４】

【０２０９】データ処理装置Ａ（ＣＰＵ）０８０１から
データ５Ｄが転送される直前にデータ信号線０８０６に
乗っていたデータは、ＣＦであるとする。データ５Ｄの
転送が行われると、アドレス信号線には、Ｆ４が乗り、
データ処理装置Ｂ（ＲＡＭ）０８０２の転送位置が確定
する。

【０２１０】データ５Ｄは、排他的論理和演算装置０８
０３に入り、固定鍵４ビット Ｄ（１６進数表現）と、
アドレスＦ４の下位４ビットの４との排他的論理和５Ｄ
ｅｘｏｒ Ｄ４ = ０１０１１１０１ ｅｘｏｒ １１０１
０１００（２進数表現）= １０００１００１（２進数表
現）= ８９（１６進数表現）が送信される。即ち、［固
定鍵４ビット／アドレス下位４ビット］と［データ上位
４ビット／データ下位４ビット］のビット毎の排他的論
理和演算を行うことによって暗号化が行われた上で送信
される。

【０２１１】この８９（尚、この値は１６進数表現であ
る。）が、データ信号線０８０６に乗ったときに消費さ
れる電力は、３Ｐとなる。それは、データが、ＣＦ（１
１００１１１１）より８９（１０００１００１）と変化
するので、ビット反転値が３であることによる。尚、こ
こで用いているＰは、本発明の第７の実施の形態におい
て用いた記号である。即ち、Ｐは１ビットに対する消費
電力である。

【０２１２】以下同様のプロセスを経て、信号線０８０
６に乗るデータは、ＣＦ（１１００１１１１）より８９
（１０００１００１）へ、更にこの情報は７５（０１１
１０１０１）、更に２８（００１０１０００）へと変化
する。

【０２１３】この変化に対応する信号線０８０５におけ
る消費電力は、３Ｐより６Ｐへ、更に２Ｐと変化する。

【０２１４】これは本来の変化、ＣＦ（１１００１１１
１）より５Ｄ（０１０１１１０１）、更にＡ０（１０１
０００００）よりＦＥ（１１１１１１１０）への変化と
は異なっている。、即ち消費電力の変化として見れば、
３Ｐより７Ｐへ、更に５Ｐへの変化に対応する。従っ
て、半導体装置の消費電力の測定から、内部のデータを
推測することが困難となる。

【０２１５】図１７は発明の第１０の実施の形態を説明
する為の情報処理装置の基本構成図である。本例は信号
線に乗せるデータの暗号化を図る別な例であるが、更に
暗号化あるいは復号化装置がその設定手段を有する例で
ある。

【０２１６】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）０９０１とデータ処理装置Ｂ（ＲＡＭ）
０９０２とが信号線０９０７によってつながれている。
本例は、暗号化装置としての排他的論理和演算装置０９
０３、復号化装置としての排他的論理和演算装置０９０
４を有し、且つ８ビットの鍵データを保持する鍵バッフ
ァ０９０５を有する。ここでは説明のため、信号線０９
０７のサイズは８ビットとし、データ処理装置Ａ（ＣＰ
Ｕ）０９０１は８ビットプロセッサであるものとする。
信号線のサイズ、ＣＰＵのビット数は、本発明において
本質的ではない。従って、前述の条件の説明で、本願発
明一般を説明して十分納得されるものである。

【０２１７】また、鍵バッファ０９０５は、データ処理
装置Ａ（ＣＰＵ）０９０１に接続されている。そして、
この鍵バッファ０９０５に、データ処理装置Ａ（ＣＰ
Ｕ）０９０１から書き込みを行うことができ、且つこの
鍵バッファ０９０５はデータ処理装置Ｂ（ＲＡＭ）０９
０２からの出力データの暗号化、入力データの復号化に
用いられる。 データ処理装置Ａ（ＣＰＵ）０９０１か
ら鍵の書き換えを行うことができることを除いて、その
他の構成は本発明の第６の実施の形態における実施例と
同様である。従って、その詳細説明は省略する。

【０２１８】ここで前述の鍵バッファ０９０５の具体的
な例を図４０に例示する。尚、ここに例示した鍵バッフ
ァは、例えば、以下に本願発明の実施の形態として例示
する図２５、図２８および図２９などの鍵バッファ、１
６０７、１４０６、１４０７、１６０７の実装例として
適宜用い得ることは言うまでもない。

【０２１９】図４０を用いて上述の鍵バッファを説明す
る。本例は、１ビットのシフトレジスタ１４６１、１４
６２、１４６３、１４６４、１４６５、１４６６、１４
６７、および１４６８、１ビットの排他的論理和演算装
置１４７０、１４７１、１４７２、および乱数発生装置
（ＲＮＧ）１４６９からなる。

【０２２０】シフトレジスタ１４６１、１４６２、１４
６３、１４６４、１４６５，１４６６、１４６７、およ
び１４６８には、初期ビットが格納されているものとす
る。ここでは、説明のため、順に並べたとき１０１０１
１１０となるものとしておく。一回のビットシフトを行
う度に乱数発生装置１４６９は１ビットの欄数を発生す
るものとする。乱数は１ビットづつ発生し、例えば、０
１１となったとする。この時、この鍵バッファが発生す
る８ビット値の列は、以下のようになる。

【０２２１】１０１０１１１０‐‐＞０１０１１１００
‐‐＞１０１１１１０１‐‐＞０１１１１１１１ この８ビットの振る舞いは、非常に乱数に近いことが知
られている。一般に、正しい乱数の発生には時間がかか
ることが多い。しかし、本例のそれは、１ビットの乱数
を用いるだけで、８ビットの（疑似）乱数列を生成する
ことができる。従って、本例の乱数発生の手段によっ
て、極めて高速な処理が可能となる。このように高速動
作の疑似乱数発生手段によって、極めて実用的な情報処
理装置を提供することが出来る。

【０２２２】図１８は発明の第１１の実施の形態を説明
する為の情報処理装置の基本構成図である。本例は信号
線に乗せるデータの暗号化を図る別な例である。更に、
本例は鍵選択装置（マルチプレクサ）を用いて鍵（Ｋｅ
ｙ）を選択する例である。

【０２２３】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１００１とデータ処理装置Ｂ（ＲＡＭ）
１００２とがデータ信号線１００９でつながれている。
暗号化装置として排他的論理和演算装置１００３、復号
化装置として排他的論理和演算装置１００４が用いられ
る。

【０２２４】鍵選択装置（マルチプレクサ）１００６、
１０１４、鍵テーブル１００７、１０１５、鍵バッファ
１００８、１０１３、鍵番号転送用信号線１０１０を有
する。尚、前記鍵テーブル１００７、１０１５は固定さ
れたもので、書き換えできないものとする。そして、鍵
テーブル１００７、１０１５にはＫｅｙ０とＫｅｙ１が
格納されている。勿論、本願発明において、鍵テーブル
として書き換え可能な鍵テーブルを用いることも可能で
ある。鍵選択装置１００６は鍵バッファ１００８に接続
され、暗号化装置１００３に対して用いられる。鍵選択
装置１０１４は鍵バッファ１０１３に接続され、復号化
装置１００４に対して用いられる。鍵番号転送用信号線
１０１０によって鍵番号が転送される。

【０２２５】ここでは説明を容易にするのため、信号線
１００９のサイズは８ビットとし、ＣＰＵは８ビットプ
ロセッサであるものとする。信号線のサイズ、ＣＰＵの
ビット数は、本発明において本質的ではない。従って、
前述の条件の説明で、本願発明一般を説明して十分納得
されるものである。

【０２２６】本例によれば、ユーザ（例えばＩＣカード
のアプリケーションを制作する企業）は、鍵テーブル１
００７のどの鍵を用いて暗号化するのかを、鍵選択ビッ
トバッファ１０１１に指定することで選択できる。以
下、鍵選択ビットバッファ１０１１に格納された値をＳ
ＫＥＹＢＩＴと呼ぶ。

【０２２７】鍵選択装置１００６は、鍵選択ビットバッ
ファ１０１１に格納されたＳＫＥＹＢＩＴを参照して、
鍵テーブル１００７中から用いるべきＫｅｙを取り出
し、鍵バッファ１００８に格納する。ここで、ＳＫＥＹ
ＢＩＴが０であれば、鍵選択装置（マルチプレクサ）１
００６は、鍵テーブル１００７のＫｅｙ０を選択し、鍵
バッファ１００８に格納し、もしＳＫＥＹＢＩＴが１で
あれば、鍵テーブル１００７のＫｅｙ１を選択し、鍵バ
ッファ１００８に格納する。

【０２２８】データ処理装置Ａ（ＣＰＵ）１００１が、
データ処理装置Ｂ（ＲＡＭ）１００２にデータを転送す
る際、排他的論理和演算装置１００３によって鍵バッフ
ァ１０１１に格納されている８ビットの鍵データとデー
タ処理装置Ａ（ＣＰＵ）１００１からの８ビットのデー
タとの排他的論理和がとられる。そして、この値がデー
タ信号線１０１０に乗せられて、データ処理装置Ｂ（Ｒ
ＡＭ）１００２に転送される。同時に、鍵選択ビットバ
ッファ１０１１に格納されているＳＫＥＹＢＩＴの値を
鍵番号転送用信号線１０１０を通してデータ処理装置Ｂ
（ＲＡＭ）１００２に転送される。このとき、データ処
理装置Ｂ（ＲＡＭ）１００２内のデータは、表５に示さ
れる形で格納される。

【０２２９】

【表５】

【０２３０】これは、ＤＡＴＡが、鍵番号がＳＫＥＹＢ
ＩＴとなる鍵によって暗号化されていることを示してい
る。鍵選択ビットバッファ１０１１内のＳＫＥＹＢＩＴ
がプログラム等によって書き換えられた場合は、別の鍵
によって暗号化される。例えば、データ処理装置Ｂ（Ｒ
ＡＭ）の内部データは、次のようなものになる。

【０２３１】１ ＥＦ ０ Ａ３ １ ３Ｅ １ ５４ ０ ３Ｄ これらのデータを、再びデータ処理装置Ａ（ＣＰＵ）１
００１に戻して用いるときには、次の動作を行なう。こ
れら暗号化データを転送する前に、データ処理装置Ｂ
（ＲＡＭ）１００２より、鍵番号転送用信号線１０１０
を通して鍵選択ビットを鍵選択装置１０１４に転送す
る。鍵選択装置１０１４は、鍵選択ビットに応じて鍵テ
ーブル１０１５に格納された鍵を選択し、鍵バッファ１
０１３に転送する。その上でデータ処理装置Ａ（ＣＰ
Ｕ）１００１は、データ処理装置Ｂ（ＲＡＭ）１００２
に対してデータを要求し、データ処理装置Ｂ（ＲＡＭ）
１００２の該当データをデータ信号線１００９に乗せ
る。更に、排他的論理和演算装置１００４によって該当
データと鍵バッファ１０１３に格納された鍵との排他的
論理和をとり、データ処理装置Ａ（ＣＰＵ）１００１に
入力する。データの暗号化に用いた鍵番号に応じて復号
化が行われるので、データ処理装置Ａ（ＣＰＵ）１００
１では矛盾なく処理が行われる。

【０２３２】図１９は発明の第１２の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は、信号線のデータを暗号化して伝達するひと
つの例である。更には、本例は記憶装置を複数の領域に
分割し、領域毎に暗号化するか否かを指定して、暗号
化、復号化する方法である。

【０２３３】本実施例の情報処理装置は、データ処理装
置５１１０１と情報記憶装置５１１０２とがデータバス
５１１０７によってつながれている。データ処理装置５
１１０１に暗号化装置５１１０３および複号化装置５１
１０４が設けられている。そして、本例では、暗号化判
定回路７３１２によって暗号するか否かを判定して、こ
の情報を暗号化装置５１１０３および複号化装置５１１
０４に与えられる。この動作の為、暗号鍵記憶装置５１
１０６、暗号化領域指定レジスタ７３１１、暗号化判定
回路７３１２、ＡＮＤ回路５１１１２などが設けられて
いる。更に、本例は情報記憶装置とデータ処理装置の間
にはアドレスバス５１１０８を有する。

【０２３４】ここで、情報記憶装置５１１０２自体の構
成は、通例に従って十分である。情報記憶装置の記憶領
域は、記憶領域のアドレス値によって複数の領域に分類
され、それぞれの領域に対して暗号化を行うか否かを、
暗号化領域指定レジスタ７３１１で指定する。暗号化判
定回路７３１２は、アドレスバス５１１０８に現れるア
ドレス値と、暗号化領域指定レジスタ７３１１の値によ
って、暗号化を行うか判定する。

【０２３５】図２０は、暗号化判定回路のひとつの実施
例を示す。この暗号化判定回路の例では、メモリを分割
する際の上位ｐビット分を参照し、メモリアレイの領域
をｐビットのそれぞれの状態で識別し、２＾ｐの領域に
分割する。暗号化領域指定レジスタ７３１１は、２＾ｐ
ビットの長さを持ち、各ビットはメモリアレイ上の１つ
の領域と対応し、暗号化を行うか否かを制御する。

【０２３６】暗号化領域指定レジスタ７３１１の各ビッ
トと、該ビットに相当するアドレス領域を表すビットパ
タンに対して、ビットがすべて１となるようにＮＯＴを
挟んだのち、暗号化領域指定レジスタの該当ビットとの
論理積をとる。この論理積が１のときは、暗号化を行
い、０の時は暗号化を行わない。暗号化領域指定レジス
タ７３１１の各ビットに対して同様の回路を作り、その
後論理積すべてのビットの論理和を論理和演算装置７３
１４で取る。この論理和が１のときは、暗号化を行い、
０の時は暗号化を行わないようにする。

【０２３７】暗号化判定回路７３１２の出力は、暗号鍵
とのＡＮＤが論理積演算装置５１１１２で計算され、暗
号化装置５１１０３複号化装置５１１０４にそれそれ送
られる。論理積演算装置５１１１２の出力は、暗号化を
行う際には、暗号鍵と同じ値になるが、暗号化を行わな
いときには、０となる。暗号化装置５１１０３は、暗号
鍵として０が与えられると、入力と出力が等しくなるの
で、暗号化を行わないのと等価になる。

【０２３８】読み出し時の複号化の手順は、書き込みと
同様、アドレスの値と暗号化領域指定レジスタ７３１１
の値によって、複号化を行う際の暗号鍵を０とするか暗
号鍵の値にするかを制御し、複号化を行う。

【０２３９】このようにして、情報記憶装置をアドレス
によって複数領域に分割して、それぞれの領域ごとに暗
号化の有無が設定できる。暗号化を施された領域では、
データバス５１１０７に現れるビットパタンや情報記憶
装置に記録されるデータのビットパタンは実際のデータ
とは異なるため、情報記憶装置へのデータの書き込み・
読み込み時の消費電流パタンやバスで消費される電流パ
タンから実際のデータを推測する事が困難となる。

【０２４０】図２１は発明の第１３の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータの暗号化複号化を図る
別な例である。本例は特定のデータパターンに対しては
暗号化を行わない例である。

【０２４１】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１１０１とデータ処理装置Ｂ（ＲＡＭ）
１１０２とが信号線１１０９でつながれている。暗号化
装置としては排他的論理和演算装置１１０３、復号化装
置としては排他的論理和演算装置１１０４が設けられて
いる。この暗号化装置および復号化装置に対する鍵選択
の為にラッチ回路１１０５、８ビットの暗号化禁止デー
タバッファ１１０６、復号化禁止データバッファ１１１
３、鍵テーブル１１０７、１１１２、鍵選択装置１１０
８、１１１１、など設けられている。

【０２４２】ここで、復号化禁止データバッファ１１１
３の内部のデータは、暗号化禁止データバッファ１１０
６内部のデータと同じデータが格納されている。また、
鍵テーブル１１０７と１１１２とは全く同じ鍵データが
格納されている。

【０２４３】ここでは説明のため、信号線０７０５のサ
イズは８ビットとし、ＣＰＵは８ビットプロセッサであ
るものとする。信号線のサイズ、ＣＰＵのビット数は、
本発明において本質的ではない。従って、前述の条件の
説明で、本願発明一般を説明して十分納得されるもので
ある。

【０２４４】鍵テーブル１１０７には、暗号化用の鍵
（Ｋｅｙ）及び、０が格納されているものとする。暗号
化禁止データバッファ１１０６及び、復号化禁止データ
バッファ１１１３には、禁止データ（ＦＤＡＴＡ）及
び、ＦＤＡＴＡと暗号化鍵（Ｋｅｙ）との排他的論理和
の値が格納されている。このＦＤＡＴＡとＫｅｙの排他
的論理和の値をＣＯ−ＦＤＡＴＡと呼ぶ。ＣＯ−ＦＤＡ
ＴＡが必要な理由は、次のようである。データとＫｅｙ
との排他的論理和がＦＤＡＴＡに一致してしまった場
合、この暗号化データをデータ処理装置Ｂ（ＲＡＭ）１
１０２からデータ処理装置Ａ（ＣＰＵ）１１０１に戻し
たときに、暗号化がなされたままデータ処理装置Ａ（Ｃ
ＰＵ）１１０１に入力され、処理が矛盾するからであ
る。

【０２４５】鍵（Ｋｅｙ）との排他的論理和がＦＤＡＴ
Ａに一致するのは、ＣＯ−ＦＤＡＴＡだけであるから、
暗号化禁止データバッファ１１０６及び復号化禁止デー
タバッファ１１１３に格納しなければならないデータ
は、禁止データ（ＦＤＡＴＡ）及びＣＯ−ＦＤＡＴＡだ
けである。

【０２４６】データ処理装置Ａ（ＣＰＵ）１１０１から
データ処理装置Ｂ（ＲＡＭ）１１０２に信号線１１０９
を通してデータを転送する際、該データは、鍵選択装置
１１０８及び、ラッチ回路１１０５に入力される。ラッ
チ回路１１０５は、鍵選択装置１１０８からデータ保持
解除信号の値（ＯＵＴＤＡＴＡ−ＢＩＴ）が１になるま
で、該デ−タを保持し続け、ＯＵＴＤＡＴＡ−ＢＩＴが
１になると、保持を解除し、排他的論理和演算装置１１
０３に入力される。鍵選択装置１１０８に入力されたデ
ータは、暗号化禁止データバッファ１１０６に保持され
ている８ビットの暗号化禁止データ（ＦＤＡＴＡ）及び
ＣＯ−ＦＤＡＴＡと比較される。そして、鍵選択装置１
１０８に入力されたデータがそのいずれか一方と同じで
あれば、鍵テーブル１１０７より値０を選択して保持
し、ラッチ回路１１０５にＯＵＴＢＩＴ−ＤＡＴＡ１を
送るとともに、排他的論理和演算装置１１０３に値０を
送信する。任意のビット値ｘと０との排他的論理和がｘ
に等しいので、このときには該データは暗号化されずに
信号線１１０９に乗せられ、データ処理装置Ｂ（ＲＡ
Ｍ）に入力される。

【０２４７】一方、ＦＤＡＴＡまたはＣＯ−ＦＤＡＴＡ
と該データが同一でない場合は、鍵テーブルより値Ｋｅ
ｙを選択して保持し、ラッチ回路１１０５にＯＵＴＢＩ
Ｔ−ＤＡＴＡ１を送るとともに、排他的論理和演算装置
１１０３に値Ｋｅｙを送信する。このとき、該データは
暗号化されて信号線１１０９に乗せられ、データ処理装
置Ｂ（ＲＡＭ）に入力される。逆に情報処理装置Ｂ（Ｒ
ＡＭ）のデータをデータ処理装置Ａ（ＣＰＵ）に転送す
るときには、そのまま信号線１１０９に乗せて転送を行
う。このときも、以上と同様のプロセスでデータとＦＤ
ＡＴＡまたはＣＯ−ＦＤＡＴＡが一致したときには復号
化されず、不一致のときには同じＫｅｙによる復号化が
なされ、矛盾なく処理が行われる。

【０２４８】図２２は発明の第１４の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータを暗号化する別な例で
ある。更には本例はデータを伝達する両データ処理装置
と信号線の間の双方に暗号化および復号化装置を挿入す
る例である。

【０２４９】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１３０１とデータ処理装置Ｂ（ＲＡＭ）
１３０２とが信号線１３０７でつながれている。暗号化
装置としては排他的論理和演算装置１３０３、１３０
５、復号化装置としては排他的論理和演算装置１３０
４、１３０６が用いられる。排他的論理和演算装置１３
０３、１３０４、１３０５、１３０６は、全て同一の鍵
Ｋｅｙ とデータとの排他的論理和を計算して出力する
ものである。データ処理装置Ａ（ＣＰＵ）１３０１から
出力されたデータは、排他的論理和演算装置１３０３に
よって暗号化され、信号線１３０７を通してデータ処理
装置Ｂ（ＲＡＭ）１３０２に転送される。しかし、一
方、データ処理装置Ｂ（ＲＡＭ）１３０２に入力される
前に排他的論理和演算装置１３０６によって復号された
後、データ処理装置Ｂ（ＲＡＭ）１３０２に入力され
る。

【０２５０】本発明の第６の実施の形態とは異なり、本
実施例においては、データ処理装置Ｂ（ＲＡＭ）１３０
２内のデータは、暗号化されていない元のデータとな
る。また、データ処理装置Ｂ（ＲＡＭ）１３０２内のデ
ータがデータ処理装置Ａ（ＣＰＵ）１３０１に転送され
るときには、排他的論理和演算装置１３０５によって暗
号化が行われ、信号線１３０７を通してデータ処理装置
Ａ（ＣＰＵ）１３０１に転送されるが、データ処理装置
Ａ（ＣＰＵ）１３０１に入力される前に排他的論理和演
算装置１３０４によって復号された後、データ処理装置
Ａ（ＣＰＵ）１３０１に入力される。

【０２５１】このとき、信号線における充放電は、本発
明の第６の実施の形態における情報処理装置におけるも
のと全く同じである。

【０２５２】図２３は発明の第１５の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータの暗号化を図る別な例
である。本例はデータ処理装置と信号線の間に暗号化お
よび復号化装置ならびに鍵情報を設定する装置を挿入す
る例である。

【０２５３】本実施例の情報処理装置は、本発明の第６
の実施の形態の情報処理装置の実施例を双方向化したも
のである。本例は、データ処理装置Ａ（ＣＰＵ）１４０
１、データ処理装置Ｂ（ＲＡＭ）１４０２、信号線１４
１０、暗号化装置としての排他的論理和演算装置１４０
３、１４１１及び、復号化装置としての排他的論理和演
算装置１４０４、１４１２、乱数発生装置（ＲＮＧ）１
４０９、鍵バッファ１４０５、１４０６、１４０７、１
４０８を有する。

【０２５４】乱数発生装置１４０９は、情報処理装置起
動時のリセット信号（Ｒｅｓｅｔ）を受けて稼動し、８
ビットの乱数を生成して停止し、再びリセット信号が入
力されるまで停止したままである。また、鍵バッファ
は、８ビットの乱数を格納するもので、８つのフリップ
フロップから構成される。ここでは説明のため、信号線
１４１０のサイズは８ビットとし、ＣＰＵは８ビットプ
ロセッサであるものとする。信号線のサイズ、ＣＰＵの
ビット数は、本発明において本質的ではない。従って、
前述の条件の説明で、本願発明一般を説明して十分納得
されるものである。また、信号線１４１０の制御方式は
スタティック信号線制御方式であるものとする。尚、プ
リチャージ信号線制御方式においても本例の効果は同じ
である。

【０２５５】リセット時に乱数生成装置１４０９を起動
させて新たな８ビット鍵を設定する部分を除いて本実施
例は、本発明の第１３の実施の形態における情報処理装
置と同じものである。従って、鍵バッファに乱数の鍵が
設定されて以後の動作も同様である。動作の詳細説明は
省略する。

【０２５６】本例においても、当然、信号線での充放電
による消費電力は本来のデータとは異なるものであり、
さらに、暗号化に用いている鍵がリセット毎に変化する
ので、消費電力から元のデータを推測することが困難と
なる。

【０２５７】図２４は発明の第１６の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータの暗号化を図る別な例
である。本例は暗号化に用いる鍵情報の一部として記憶
装置の番地情報を用いる例である。

【０２５８】本実施例の情報処理装置は、基本的に本発
明の第７の実施の形態の情報処理装置を双方向化したも
のである。本例は、データ処理装置Ａ（ＣＰＵ）１５０
１、データ処理装置Ｂ（ＲＡＭ）１５０２、暗号化装置
としての排他的論理和演算装置１５０３、１５０５、復
号化装置としての排他的論理和演算装置１５０４、１５
０６、鍵バッファ１５０７、データ信号線１５１０、ア
ドレス信号線上位４ビット１５０８、アドレス信号線下
位４ビット１５０９を有する。ここでは説明のため、デ
ータ信号線１５１０のサイズは８ビットとし、アドレス
信号線１５０８、１５０９のサイズも同じ８ビットであ
り、ＣＰＵは８ビットプロセッサであるものとする。信
号線のサイズ、ＣＰＵのビット数は、本発明において本
質的ではない。従って、前述の条件の説明で、本願発明
一般を説明して十分納得されるものである。また、デー
タ信号線１５１０及びアドレス信号線１５０８、１５０
９の制御方式はスタティック信号線制御方式であるもの
とする。プリチャージ信号線制御方式においても本例の
効果は同じである。

【０２５９】暗号化装置は、固定された８ビットの鍵
（Ｋｅｙ）とＣＰＵからの８ビットのデータとのビット
毎の排他的論理演算装置であり、復号化装置も同じ鍵と
データとのビット毎の排他的論理和演算装置である。鍵
バッファ１５０７の上位４ビットは固定された鍵であ
り、下位４ビットは、アドレス信号線下位４ビット１５
０９のデータが格納されるものとする。

【０２６０】データ処理装置Ａ（ＣＰＵ）からデータが
転送される場合の動作は、本発明の第７の実施の形態の
情報処理装置において説明したものと同じである。

【０２６１】しかし、データ信号線１５１０に暗号化さ
れたまま入力されるのではなく、鍵バッファ１５０７に
格納されている暗号化鍵を用いて復号化されてからデー
タ処理装置Ｂ（ＲＡＭ）１５０２に入力される。逆に、
データ処理装置Ｂ（ＲＡＭ）１５０２の内部のデータを
データ処理装置Ａ（ＣＰＵ）１５０１に転送するときに
は、データ処理装置Ａ（ＣＰＵ）１５０１から、対応す
るアドレスがアドレス線１５０８、１５０９によって転
送され、その値を用いて鍵バッファ１５０７の値が決定
される。そして、この鍵バッファ１５０７の値とデータ
との排他的論理和が、データ信号線１５１０に乗せられ
る。排他的論理和演算装置１５０４によって、この値と
暗号化に用いた鍵バッファ１５０７の鍵との排他的論理
和をとることによって復号し、データ処理装置Ａ（ＣＰ
Ｕ）に入力される。このとき、信号線における充放電の
動作は、前述の第７の実施の形態の情報処理装置の実施
例におけるものと全く同じである。

【０２６２】図２５は発明の第１７の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータの暗号化を図る別な例
である。更には本例はデータ処理装置と信号線の間に暗
号化および復号化装置を挿入し、且つ暗号化に用いる鍵
情報を自動的に再設定する例である。

【０２６３】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１６０１、データ処理装置Ｂ（ＲＡＭ）
１６０２、暗号化装置としての排他的論理和演算装置１
６０３、１６０５、復号化装置としての排他的論理和演
算装置１６０４、１６０６、８ビットの鍵を格納する鍵
バッファ１６０７、乱数生成装置（RNG）１６０８、５
ビット入力１出力の論理和演算装置１６０９、５ビット
の大きさを持つカウンタ１６１０、信号線１６１１から
構成される。カウンタ１６１０は、クロック信号（ＣＬ
Ｋ）のエッジの立ち上がりに合わせてカウントを行い、
５ビットより大きな部分は無視される。ここでは説明の
ため、信号線１６１１のサイズは８ビットとし、ＣＰＵ
は８ビットプロセッサであるものとする。信号線のサイ
ズ、ＣＰＵのビット数は、本発明において本質的ではな
い。従って、前述の条件の説明で、本願発明一般を説明
して十分納得されるものである。

【０２６４】データ処理装置Ａ（ＣＰＵ）１６０１から
データ処理装置Ｂ（ＲＡＭ）１６０２にデータを転送す
る場合、データ処理装置Ａ（ＣＰＵ）１６０１は、クロ
ック信号に同期してデータを転送する。クロック信号が
発信されると、カウンタ１６１０はカウントを始める。
論理和演算装置１６０９は、カウンタの各ビット全てに
対する論理和を乱数生成装置１６０８に送信する。乱数
生成装置１６０８は、該論理和の値が０であれば、８ビ
ットの乱数を生成し、該８ビット乱数を鍵バッファ１６
０７に送信して停止する。このとき、カウンタの値が全
て０になったときのみ、乱数生成装置１６０８は、０を
受け取るので、鍵は３２クロック毎に暗号化、復号化に
用いる鍵を交換することになる。鍵バッファ１６０７
は、排他的論理和演算装置１６０３、１６０４、１６０
５、１６０６全てに同一の鍵を供給する。

【０２６５】データ処理装置Ａ（ＣＰＵ）からデータを
データ処理装置Ｂ（ＲＡＭ）に信号線１６１１を通して
転送する際、まず、排他的論理和演算装置１６０３にて
鍵バッファ１６０７の値とデータとの排他的論理和を信
号線１６１１に乗せて転送する。この暗号化されたデー
タは、データ処理装置Ｂ（ＲＡＭ）に入る前に同じ鍵バ
ッファ１６０７の値との排他的論理和が取られるので、
復号されて元のデータ値になり、データ処理装置Ｂ（Ｒ
ＡＭ）１６０２に入力される。データ処理装置Ｂ（ＲＡ
Ｍ）１６０２のデータをデータ処理装置Ａ（ＣＰＵ）１
６０１に転送する場合も同様である。

【０２６６】図２６は発明の第１８の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータの暗号化を図る別な例
である。本例はデータ処理装置Ａ（ＣＰＵ）１７０１か
ら鍵の書き換えを行うことができる例である。

【０２６７】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１７０１、データ処理装置Ｂ（ＲＡＭ）
１７０２、暗号化装置としての排他的論理和演算装置１
７０３、１７０５、復号化装置としての排他的論理和演
算装置１７０４、１７０６、８ビットを格納する鍵バッ
ファ１７０７、信号線１７０９から構成される。ここで
は説明のため、信号線１７０９のサイズは８ビットと
し、ＣＰＵは８ビットプロセッサであるものとする。信
号線のサイズ、ＣＰＵのビット数は、本発明において本
質的ではない。従って、前述の条件の説明で、本願発明
一般を説明して十分納得されるものである。

【０２６８】鍵バッファ１７０７はＣＰＵ１７０１に接
続されており、ＣＰＵ１７０１から鍵バッファ１７０７
の内容を変更することが可能である。鍵バッファ１７０
７に保持された鍵情報は、データ処理装置Ａ（ＣＰＵ）
１７０１からの出力データの暗号化、入力データの復号
化に用いられる。データ処理装置Ａ（ＣＰＵ）１７０１
から鍵の書き換えを行うことができることを除いて、そ
の他の構成は本発明の第１５の実施の形態における実施
例と同様である。

【０２６９】図２７は発明の第１９の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は信号線に乗せるデータを暗号化し、且つ復号
化してデータを格納する例である。

【０２７０】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１３０１、データ処理装置Ｂ（ＲＡＭ）
１３０２、暗号化装置としての排他的論理和演算装置１
３０３、復号化装置としての排他的論理和演算装置１３
０６、信号線１３０７から構成されている。排他的論理
和演算装置１３０３、１３０６は、全て同一の鍵Ｋｅｙ
とデータとの排他的論理和を計算して出力するものであ
る。

【０２７１】データ処理装置Ａ（ＣＰＵ）１３０１から
出力されたデータは、排他的論理和演算装置１３０３に
よって暗号化され、信号線１３０７を通してデータ処理
装置Ｂ（ＲＡＭ）１３０２に転送されるが、データ処理
装置Ｂ（ＲＡＭ）１３０２に入力される前に排他的論理
和演算装置１３０６によって復号された後、データ処理
装置Ｂ（ＲＡＭ）１３０２に入力される。

【０２７２】本発明の第６の実施の形態とは異なり、本
実施例においては、データ処理装置Ｂ（ＲＡＭ）１３０
２内のデータは、暗号化されていない元のデータとな
る。このとき、データ処理装置Ａ（ＣＰＵ）１３０１か
ら、データ処理装置Ｂ（ＲＡＭ）１３０２に送られる情
報は、信号線上では暗号化されている。従って、信号線
の充放電電流からは、送られた情報を推測することは困
難になる。

【０２７３】図２８は発明の第２０の実施の形態を説明
する為の情報処理装置の概要を説明する基本構成図であ
る。本例は本例は信号線に乗せるデータを暗号化し、且
つ復号化してデータを格納する例である。更には、本例
は乱数を用いた鍵をもちいた例である。

【０２７４】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１４０１、データ処理装置Ｂ（ＲＡＭ）
１４０２、信号線１４１０、暗号化装置としての排他
的論理和演算装置１４０３及び、復号化装置としての排
他的論理和演算装置１４１２、乱数発生装置（ＲＮＧ）
１４０９、鍵バッファ１４０６、１４０７から構成され
る。

【０２７５】乱数発生装置１４０９は、情報処理装置起
動時のリセット信号（Ｒｅｓｅｔ）を受けて稼動し、８
ビットの乱数を生成して停止し、再びリセット信号が入
力されるまで停止したままである。また、鍵バッファ
は、８ビットの乱数を格納するもので、８つのフリップ
フロップから構成される。ここでは説明のため、信号線
１４１０のサイズは８ビットとし、ＣＰＵは８ビットプ
ロセッサであるものとする。信号線のサイズ、ＣＰＵの
ビット数は、本発明において本質的ではない。従って、
前述の条件の説明で、本願発明一般を説明して十分納得
されるものである。また、信号線１４１０の制御方式は
スタティック信号線制御方式であるものとする。プリチ
ャージ信号線制御方式においても本例の効果は同じであ
る。

【０２７６】リセット時に乱数生成装置１４０９を起動
させて新たな８ビット鍵を設定する部分を除いて本実施
例は、本発明の第１９の実施の形態における情報処理装
置の実施例と同じものである。従って、鍵バッファに乱
数の鍵が設定されて以後の動作も同様である。従って信
号線での充放電による消費電力は本来のデータとは異な
るものであり、さらに、暗号化に用いている鍵がリセッ
ト毎に変化するので、消費電力から元のデータを推測す
ることが困難となる。

【０２７７】図２９は発明の第２１の実施の形態を説明
する為の情報処理装置の基本構成図である。本例は信号
線に乗せるデータの暗号化を図る例である。更には、本
例は乱数を用いて鍵情報を設定する例である。

【０２７８】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）１６０１、データ処理装置Ｂ（ＲＡＭ）
１６０２、暗号化装置としての排他的論理和演算装置１
６０３、復号化装置としての排他的論理和演算装置１６
０６、８ビットの鍵を格納する鍵バッファ１６０７、乱
数生成装置（ＲＮＧ）１６０８、５ビット入力１出力の
論理和演算装置１６０９、５ビットの大きさを持つカウ
ンタ１６１０、信号線１６１１から構成される。カウン
タ１６１０は、クロック信号（ＣＬＫ）のエッジの立ち
上がりに合わせてカウントを行い、５ビットより大きな
部分は無視される。ここでは説明のため、信号線１６１
１のサイズは８ビットとし、ＣＰＵは８ビットプロセッ
サであるものとする。信号線のサイズ、ＣＰＵのビット
数は、本発明において本質的ではない。従って、前述の
条件の説明で、本願発明一般を説明して十分納得される
ものである。

【０２７９】本例では、データ処理装置Ａ（ＣＰＵ）１
６０１からデータ処理装置Ｂ（ＲＡＭ）１６０２にデー
タを転送する場合、データ処理装置Ａ（ＣＰＵ）１６０
１は、クロック信号に同期してデータを転送する。クロ
ック信号が発信されると、カウンタ１６１０はカウント
を始める。論理和演算装置１６０９は、カウンタの各ビ
ット全てに対する論理和を乱数生成装置１６０８に送信
する。乱数生成装置１６０８は、該論理和の値が０であ
れば、８ビットの乱数を生成し、該８ビット乱数を鍵バ
ッファ１６０７に送信して停止する。このとき、カウン
タの値が全て０になったときのみ、乱数生成装置１６０
８は、０を受け取るので、鍵は３２クロック毎に暗号
化、復号化に用いる鍵を交換することになる。鍵バッフ
ァ１６０７は、排他的論理和演算装置１６０３、 １６
０６全てに同一の鍵を供給する。

【０２８０】データ処理装置Ａ（ＣＰＵ）からデータを
データ処理装置Ｂ（ＲＡＭ）に信号線１６１１を通して
転送する際、まず、排他的論理和演算装置１６０３にて
鍵バッファ１６０７の値とデータとの排他的論理和を信
号線１６１１に乗せて転送する。この暗号化されたデー
タは、データ処理装置Ｂ（ＲＡＭ）に入る前に同じ鍵バ
ッファ１６０７の値との排他的論理和が取られるので、
復号されて元のデータ値になり、データ処理装置Ｂ（Ｒ
ＡＭ）１６０２に入力される。信号線１６１１での充放
電による消費電力は、本来のデータとは異なるものであ
り、さらに、暗号化に用いている鍵が定期的に変化す
る。従って、信号線１６１１での消費電力から元のデー
タを推測することが困難となる。

【０２８１】図３０は発明の第２２の実施の形態を説明
する為の情報処理装置の基本構成図である。本例は信号
線に乗せるデータの暗号化を図る例である。更には、本
例は鍵情報の設定、変更が出来る装置を有する例であ
る。

【０２８２】本実施例の情報処理装置は、データ処理装
置Ａ（ＣＰＵ）、データ処理装置Ｂ（ＲＡＭ）、暗号化
装置としての排他的論理和演算装置１７０３、復号化装
置としての排他的論理和演算装置１７０６、８ビットを
格納する鍵バッファ１７０７、信号線１７０９から構成
される。ここでは説明のため、信号線１７０９のサイズ
は８ビットとし、ＣＰＵは８ビットプロセッサであるも
のとする。信号線のサイズ、ＣＰＵのビット数は、本発
明において本質的ではない。従って、前述の条件の説明
で、本願発明一般を説明して十分納得されるものであ
る。

【０２８３】鍵バッファ１７０７はデータ処理装置Ａ
（ＣＰＵ）１７０１に接続されており、データ処理装置
Ａ（ＣＰＵ）１７０１から鍵バッファ １７０７の内容
を変更することが可能である。鍵バッファ１７０７に保
持された鍵情報は、データ処理装置Ａ（ＣＰＵ）１７０
１からデータ処理装置Ｂ（ＲＡＭ）へ信号線１７０９を
通じて送られるデータの暗号化および複号化の双方に使
われる。データ処理装置Ａ（ＣＰＵ）１７０１から鍵の
書き換えを行うことができることを除いて、その他の構
成は本発明の第１９の実施の形態と同様である。従っ
て、その動作の詳細説明は省略する。

【０２８４】尚、以下の第２３より第２９までの発明の
実施の形態はいわゆる半導体記憶装置あるいはより大き
い情報処理装置に含まれる半導体記憶装置の部分に本願
発明の基本思想を適用した例である。従って、以下の第
２３より第２９までの発明の実施の形態を、例えば、い
わゆるマイクロコンピュータ・システムに含まれる記憶
部に適用することが出来る。更には、こうした大きな半
導体装置システムの記憶部に本例の如き方法を適用し、
更に、全体システムの情報の処理に際して、上記した本
願諸発明を合わせて適用することも当然可能である。

【０２８５】図３１は発明の第２３の実施の形態を説明
する為の情報処理装置の基本構成図である。

【０２８６】第２３の実施例の情報記憶装置７００１
は、いわゆる半導体記憶装置の例である。

【０２８７】本半導体記憶装置は、基本的な半導体記憶
装置と同様に、メモリセルアレイ７００２、アドレスデ
コーダ７００５、およびデータバス７００７を有して構
成される。そして、本例は、信号の暗号化の為に、暗号
化装置７００３、複号化装置７００４、暗号鍵記憶装置
７００６を有する。

【０２８８】ここで、メモリセルアレイ７００２の構成
自体は、通例に従って十分である。メモリセルは多くの
例は１トランジスタ、１キャパシタンスで構成される。
更にまた、その他の形態もとることが出来る。

【０２８９】図３２はメモリセルアレイ７００２の代表
的な例を示す回路図である。図３２に点線で囲った領域
６６が１つのメモリセルに当たる領域である。各メモリ
セル６６は各ビット線６５によってそれぞれセンスアン
プ６０、６１に接続される。一方、各ワード線６４によ
ってそれぞれワード線ドライバ６２、６３に接続されて
いる。こうした半導体メモリ装置に対して本願発明に技
術思想を適用して、セキュリティに関して極めて有用な
効果を奏する。尚、図３２に示したセンスアンプ６０、
６１の出力は、例えば図３１のメモリセルアレー７００
２の読み出しデータとなる。一方、メモリセルアレイ７
００２の書き込みデータに従い、ビット線６６を通し
て、ワード線により選択されたメモリセル６６のキャパ
シタンスを充放電する。尚、以下に示すメモリセルアレ
ーを用いた本願発明の実施の諸形態に本例のメモリセル
アレーを用いて十分である。勿論、本願発明の他の実施
の形態として、メモリセルアレーを他の形態のものを用
い得ることは言うまでもない。

【０２９０】以下に本例の動作の詳細を説明する。メモ
リアレイ７００２へのデータの書き込みは、次のような
動作である。データが、データバス７００７より暗号化
装置７００３に送られる。そして、暗号化装置７００３
では、暗号鍵記憶装置（鍵バッファ）７００６内の情報
を参照して、暗号化装置７００３によって、データが暗
号化される。一方、アドレスバス７００８で指定された
アドレスが、アドレスデコーダ７００５によりでコード
化され、ワード選択信号としてメモリセルアレイ７００
２に送られる。メモリセルアレーでは、このコード化さ
れたアドレスによって、データを書き込むべきメモリセ
ルが選択される。そして、メモリセルには、暗号化処理
装置７００３により暗号化されたデータが書き込まれ
る。

【０２９１】また、メモリセルアレイ７００２からのデ
ータの読み出しは、、次のような動作である。アドレス
バス７００８で指定されたアドレスが、アドレスデコー
ダ７００５によりデコードされ、ワード選択信号として
メモリセルアレイ７００２に送られる。そして、ワード
選択信号によって選択されたメモリセルの内容が読み出
される。読み出されたメモリセルの内容は、複号化装置
７００４に送られる。複号化装置７００４は、暗号鍵格
納装置（鍵バッファ）７００６より取り出した暗号鍵情
報を参照して、複号化する。こうして、復号化されたデ
ータはデータバス７００７に出力する。尚、ここで、暗
号鍵記憶装置７００６の鍵情報は、その外部より書き換
えることが出来る。本願明細書における本実施例以外の
例における暗号鍵記憶装置に関しても同様のことが言え
る。

【０２９２】このようにこの発明のひとつの実施例で
は、データバス７００７から送られてきたデータをメモ
リセルアレイ７００２に格納する前に暗号化が施され、
メモリセルアレイ７００２からデータを読み出す際には
複号化が施されてデータバス７００７に出力される。

【０２９３】従って、メモリセルアレイを含む半導体装
置においても、これまで説明してきた諸情報処理装置と
同等に扱える。この結果、メモリセル上に実際に記録さ
れるデータのビットパタンは、記憶させようとしたデー
タとは異なるため、セル上のデータの書き込み・読み込
み時の消費電流パタンからセル上のデータを推測する事
が困難になる。

【０２９４】このように、通例のメモリセルを有する半
導体記憶装置に対しても、本願の発明諸思想を適用する
ことが出来る。本例ならびに以下の諸例に限らないこと
は言うまでもない。尚、上述の例では、一般的なマトリ
クス状のメモリアレの行の選択についてのアドレスを言
及した。しかし、当該メモリアレーの列に対して本例の
発明思想を適用することが出来る。更に、メモリアレー
の行列の双方に本願の発明思想を適用することも出来
る。

【０２９５】これを背景として、以下の実施の諸形態に
おいて、いわゆる半導体記憶装置を情報処理装置と称す
る。従って、本願明細書において、情報処理装置はいわ
ゆる半導体記憶装置をも含むものである。

【０２９６】図３３は発明の第２４の実施の形態を説明
する為の情報処理装置の基本構成図である。本例はいわ
ゆる半導体記憶装置の例である。本例は暗号化に当っ
て、暗号化鍵を用いる。

【０２９７】本実施例の情報記憶装置は、通例の半導体
記憶装置と同様に、メモリセルアレイ７００２、アドレ
スデコーダ７００５およびデータバス７００７を有す
る。そして、本例は、信号の暗号化および復号化の為、
暗号化装置７００３、複号化装置７００４、暗号鍵記憶
装置７００６、暗号鍵記憶装置の鍵と、アドレス情報の
一部から新たな暗号化鍵を生成するためのＥＯＲ回路７
１０９を有する。ここで、メモリセルアレイ７００２の
構成は、通例に従って十分である。

【０２９８】メモリアレイ７００２へのデータの書き込
みは、次のような動作である。

【０２９９】データが、データバス７００７より暗号鍵
記憶装置７００６に送られる。そして、暗号鍵記憶装置
７００６では、暗号鍵記憶装置７００６内の情報とアド
レスバス７００８の情報を排他的論理和演算装置７１０
９で合成する。こうして得られる暗号鍵を用いて、デー
タバス７００７から送られたデータは暗号化装置７００
３によって暗号化される。一方、アドレスバス７００８
で指定されたアドレスが、アドレスデコーダ７００５に
よりでコード化され、ワード選択信号としてメモリセル
アレイ７００２に送られる。

【０３００】メモリセルアレーでは、このコード化され
たアドレスによって、データを書き込むべきメモリセル
が選択される。こうして、メモリセルには、暗号化処理
装置７００３により暗号化されたデータが書き込まれ
る。

【０３０１】また、メモリセルアレイからのデータの読
み込みは、、次のような動作である。アドレスバス７０
０８で指定されたアドレスが、アドレスデコーダ７００
５によりでコードされ、ワード選択信号としてメモリセ
ルアレイ７００２に送られる。そして、ワード選択信号
によって選択されたメモリセルの内容が読み出される。
読み出されたメモリセルの内容は、複号化装置７００４
に送られる。複号化装置７００４は、暗号鍵記憶装置
（鍵バッファ）７００６内の情報とアドレスバス７００
８の情報を、ＥＯＲ回路７１０９で合成して得られる暗
号鍵を用いて、メモリセルから読み出された内容を複号
化する。こうして、復号化されたデータはデータバス７
００７に出力する。

【０３０２】このように、データバス７００７から送ら
れてきたデータをメモリセルアレイ７００２に格納する
前に暗号化が施され、一方、メモリセルアレイからデー
タを読み出す際には複号化が施されてデータバス７００
７に出力される。従って、半導体記憶装置は普通の情報
記憶装置と同等に扱える。 この結果、セル上に記録さ
れるデータのビットパタンは記憶させようとしたデータ
とは異なるため、セル上のデータの書き込み・読み込み
時の消費電流パタンからセル上の実際のデータが容易に
推測する事が困難になる。

【０３０３】図３４は発明の第２５の実施の形態を説明
する為の情報処理装置の基本構成図である。本例はいわ
ゆる半導体記憶装置の例である。本例は暗号化に当っ
て、暗号化鍵を用いるが、この暗号化鍵を自動初期化す
るものである。

【０３０４】本実施例の情報記憶装置は、図３１の実施
例の暗号鍵記憶装置７００６に、暗号化鍵自動初期化装
置７２１０を接続し、この暗号化鍵自動初期化装置７２
１０で暗号鍵を初期化するようにしたものである。本例
のその他の構成は前述の例と同様であるので、その詳細
説明は省略する。

【０３０５】暗号化鍵自動初期化装置７２１０は、通例
の乱数発生装置を使用して、初期値を設定する構成にな
っている。情報処理装置が起動もしくはリセットスター
トした際に、暗号化鍵自動初期化装置７２１０は、乱数
により暗号鍵を自動生成し、暗号鍵記憶装置７００６に
暗号鍵を設定する。このことにより、起動もしくはリセ
ットスタートのたびに暗号鍵が変更され、同一のデータ
を格納した場合でも、起動毎にセル上のデータの書き込
み、読み込み時の消費電流パタンが変化する。従って、
消費電流パタンからセル上の実際のデータが容易に推測
する事が困難になる。

【０３０６】図３５は発明の第２６の実施の形態を説明
する為の情報処理装置の基本構成図である。本例はいわ
ゆる半導体記憶装置の例である。本例は暗号化に当っ
て、暗号化を行うか否かを制御を行なうものである。

【０３０７】本実施例の情報記憶装置は、メモリセルア
レイ７００２、アドレスデコーダ７００５、暗号化装置
７００３、複号化装置７００４、暗号鍵記憶装置７００
６、暗号化領域指定レジスタ７３１１、暗号化判定回路
７３１２を有する。ここで、メモリセルアレイ７００２
の構成は、通例に従って十分である。

【０３０８】メモリアレイ７００２はアドレス値によっ
て複数の領域に分類され、それぞれの領域に対して暗号
化を行うか否かを、暗号化領域指定レジスタ７３１１で
指定する。暗号化判定回路７３１２は、アドレスバス７
００８に現れるアドレス値と、暗号化領域指定レジスタ
７３１１の値によって、暗号化を行うか判定する。

【０３０９】図２０に、本例で用いる暗号化判定回路の
ひとつの実施例を示す。この例は前述したものと同様で
ある。この暗号化判定回路の実施例では、メモリを分割
する際の上位ｐビット分を参照し、メモリアレイの領域
をｐビットのそれぞれの状態で識別し、２＾ｐの領域に
分割する。暗号化領域指定レジスタ７３１１は、２＾ｐ
ビットの長さを持ち、各ビットはメモリアレイ上の１つ
の領域と対応し、暗号化を行うか否かを制御する。

【０３１０】暗号化領域指定レジスタ７３１１の各ビッ
トと、当該ビットに相当するアドレス領域を表すビット
パタンに対して、ビットがすべて１となるようにＮＯＴ
を挟んだのち、暗号化領域指定レジスタの該当ビットと
の論理積をとる。この論理積が１のときは、暗号化を行
い、０の時は暗号化を行わない。暗号化領域指定レジス
タ７３１１の各ビットに対して同様の回路を作り、その
後論理積すべてのビットの論理和をＯＲ回路７３１４で
取る。この論理和が１のときは、暗号化を行い、０の時
は暗号化を行わないようにする。

【０３１１】つぎに、暗号化判定回路７３１２の出力
と、暗号鍵のＡＮＤを論理積演算装置７３１３で論理積
を計算する。論理積演算装置７３１３の出力は、暗号化
を行う際には、暗号鍵と同じ値になるが、暗号化を行わ
ないときには、０を出力する。暗号化装置７００３は、
暗号鍵として０が与えられると、入力と出力が等しくな
るので、暗号化を行わないのと等価になる。

【０３１２】読み出し事の複号化の手順は、書き込みと
同様、アドレスの値と暗号化領域指定レジスタ７３１１
の値によって、複号化を行う際の暗号鍵を０とするか暗
号鍵の値にするかを制御し、複号化を行う。

【０３１３】このようにして、メモリセルアレイをアド
レスによって複数領域に分割して、それぞれの領域ごと
に暗号化の有無が設定できる。暗号化を施された領域で
は、セル上に記録されるデータのビットパタンは記憶さ
せようとしたデータとは異なるため、セル上のデータの
書き込み、読み込み時の消費電流パタンからセル上の実
際のデータが容易に推測する事が困難になる。

【０３１４】第２７の実施の形態より第２８の実施の形
態はいわゆる半導体記憶装置とその他の情報処理装置を
一つの装置内に有する例である。

【０３１５】図３６は発明の第２７の実施の形態を説明
する為の情報処理装置の基本構成図である。

【０３１６】本例では、情報記憶装置７０５２には予め
暗号化されたデータが格納されているものとして、これ
以降の動作を説明する。尚、この暗号化されたデータの
格納は、これまでに説明した諸方法によって行うことが
出来る。 本実施例の情報記憶装置は、データ処理装置
７０５１、情報記憶装置７０５２がデータバス７０５７
でつながれている。そして、データ処理装置７０５１と
データバス７０５７の間に複号化装置７０５３および複
号化装置で暗号を複号化するための鍵情報を格納した鍵
バッファ７０５６が設けられている。

【０３１７】ここで、復号化装置、鍵バッファ自体はこ
れまで説明したもので十分である。

【０３１８】尚、前述したように、情報記憶装置７０５
２には、複号化装置７０５３と鍵バッファ７０５６に格
納された暗号化鍵により復号できる形式で暗号化された
情報が予め格納されている。暗号化された情報は、デー
タバス７０５７により複号化装置７０５３に送られ、複
号化装置７０５３により複号化される。そして、復号化
されたデータが複号化装置７０５３よりデータ処理装置
７０５１に送られる。

【０３１９】従って、情報記憶装置や信号線を流れる情
報は、データ処理装置で使用される情報とは異なるビッ
トパタンを有しており、情報記憶装置７０５２やデータ
バス７０５７での消費電流パタンから情報を推測する事
が困難となる。

【０３２０】図３７は発明の第２８の実施の形態を説明
する為の情報処理装置の基本構成図である。本例はデー
タの復号化に当って、暗号化鍵を用いる例である。

【０３２１】本例では、情報記憶装置７０５２には予め
暗号化されたデータが格納されているものとして、これ
以降の動作を説明する。尚、この暗号化されたデータの
格納は、これまでに説明した諸方法によって行うことが
出来る。 本実施例の情報記憶装置は、データ処理装置
７０５１、情報記憶装置７０５２がデータバス７０５７
でつながれている。そして、データ処理装置７０５１と
データバス７０５７の間に複号化装置７０５３および複
号化装置で暗号を複号化するための鍵情報を格納した鍵
バッファ７０５６、およびアドレスバス７０５８が設け
られている。ここで、復号化装置、鍵バッファ自体はこ
れまで説明したもので十分である。

【０３２２】複号化装置７０５３は、複号化する際の暗
号化鍵として、情報記憶装置７０５２の格納アドレスの
一部分と、鍵バッファ７０５６に格納された暗号鍵との
ＥＯＲを計算したものを暗号化鍵として使用する。情報
記憶装置７０５２には、複号化装置７０５３により復号
可能な形式で暗号化された情報が予め格納されている。

【０３２３】データ処理装置７０５１がアドレスバス７
０５８にアドレス情報を出力すると、情報格納装置７０
５２は、データバスに暗号化された状態のデータをその
ままデータバス７０５７に出力する。複号化装置７０５
３には、情報記憶装置７０５２の格納アドレスの一部分
と、鍵バッファ７０５６に格納された暗号鍵とのＥＯＲ
をＥＯＲ回路７０５４により計算された複号化鍵が暗号
化された情報とが、鍵として送られる。そして、この鍵
によって、データバス７０５７上の情報を複号化して、
データ処理装置７０５１へ送る。

【０３２４】この場合、情報記憶装置７０５２やデータ
バス７０５７を流れる情報は、データ処理装置７０５１
で使用される情報とは異なるビットパタンを有してい
る。又、格納アドレスごとに暗号化の鍵情報が異なるた
め、消費電力が同じ値であっても、アドレスによって異
なるビットパタンに暗号化されている。この為、情報記
憶装置や信号線でのの消費電流パタンから情報を推測す
る事が前記第２７の実施の形態に係る発明よりも更に困
難となる。 図３８は発明の第２９の実施の形態を説明
する為の情報処理装置の基本構成図である。本例はいわ
ゆる半導体記憶装置とその他の情報処理装置を有する例
である。

【０３２５】本実施例の情報記憶装置は、データ処理装
置７０５１、情報記憶装置７０５２がデータバス７０５
７でつながれている。そして、データ処理装置７０５１
とデータバス７０５７の間に複号化装置７０５３および
複号化装置で暗号を複号化するための鍵情報を格納した
鍵バッファ７０５６、およびアドレスバス７０５８が設
けられている。更に、記憶領域のどの領域のデータを暗
号化するかを指定する為に、ＡＮＤ回路１１１２、暗号
化領域指定レジスタ７３１１、暗号化判定回路７３１２
を有する。ここで、情報記憶装置７０５２の構成は、通
例に従って十分である。又、復号化装置、鍵バッファ自
体など個別の手段は、例えばこれまで説明したもので十
分である。

【０３２６】本実施の形態に特徴的な暗号化領域の指定
に関する動作を主に説明する。

【０３２７】それぞれの記憶領域に対して暗号化を行っ
たか否かを、暗号化領域指定レジスタ７３１１で指定す
る。暗号化判定回路７３１２は、アドレスバス７０５８
に現れるアドレス値と、暗号化領域指定レジスタ７３１
１の値によって、復号化を行うか判定する。暗号化判定
回路の構成は、前述の図２０と同一である。情報記憶装
置７０５２には、複号化装置７０５３により復号可能な
形式で暗号化された情報が予め格納されている。データ
処理装置７０５１がアドレスバス７０５８にアドレス情
報を出力すると、情報格納装置７０５２は、データバス
に暗号化された状態のデータを出力する。暗号化判定回
路７３１２は、アドレスバス７０５８に出力されたアド
レス値の一部と、暗号化領域指定レジスタ７３１１の値
を参照して、該アドレスのデータが暗号化されているか
否かを判定し、暗号化されている場合は１を、暗号化さ
れていない場合は０を返す。

【０３２８】暗号化判定回路７３１２の出力は、ＡＮＤ
回路１１１２にて鍵バッファ７０５６とＡＮＤが取られ
る。その結果、複号化装置７０５３には、暗号化されて
いるアドレス領域をアクセスした場合は、鍵バッファ７
０５６の内容が渡り、暗号化されていないアドレス領域
をアクセスした場合は、０が渡る。複号化装置７０５３
はＥＯＲ回路になっているため、０が渡されると入力さ
れた値をそのままデータ処理装置７０５１へ渡す。した
がって、暗号化された領域のデータは鍵バッファ７０５
６の値を用いて正しく複号化される一方、暗号化されて
いない領域のデータはそのままデータ処理装置７０５１
に渡される。暗号化を施された領域では、データバス７
０５７に現れるビットパタンや情報記憶装置７０５２に
記録されるデータのビットパタンは実際のデータとは異
なるため、情報記憶装置７０５２の読み込み時の消費電
流パタンやデータバス７０５７で消費される電流パタン
から実際のデータを推測する事が困難となる。

【０３２９】図３９は発明の第３０の実施の形態を説明
する為の情報処理装置の基本構成図である。本例はいわ
ゆる半導体記憶装置とその他の情報処理装置を有する半
導体装置システムの例である。

【０３３０】本実施例のランダム転送制御装置は、転送
元のアドレスを記憶するアドレスレジスタ１８００２
と、転送先のアドレスを記憶するアドレスレジスタ１８
００３と、転送元、転送先レジスタを切り替えるための
マルチプレクサ１８００４と、転送先、転送元アドレス
レジスタの値を更新するための加算器１８００５と、ア
ドレスレジスタと乱数とＥＯＲを取り、転送アドレスの
転送順番をランダム化するための排他的論理和演算装置
１８００７と、排他的論理和演算装置１８００７で転送
順番を変えるための排他的論理和演算に用いる乱数値を
生成するための乱数発生装置１８００６と、転送回数を
カウントするためのカウンタ１８００９と、順番を変え
て生成されたアドレスを一時的に保管するアドレスバッ
ファ１８００８と、転送されるデータを一時的に保管す
るデータバッファ１８０１１、転送順番をランダムかし
たときのアドレスを保存するアドレスレジスタ、これら
の各回路を制御して転送を実行する制御回路１８０１２
とにより構成されている。まず転送元アドレスが転送元
アドレスレジスタ１８００２に、転送先アドレスが転送
先アドレスレジスタ１８００３に、転送バイト数がカウ
ンタ１８００９にセットされる。ここで、カウンタにセ
ットされる転送バイト数の初期値は２の累乗の値をと
る。転送元アドレスレジスタ１８００２転送先アドレス
レジスタ１８００３、に初期値としてセットされる値
は、転送バイト数で余剰を計算したときに、０となる値
である必要がある。次に、制御装置１８０１２の転送動
作を順を追って説明する。

【０３３１】ＳＴＥＰ ０：まず制御回路１８０１２か
ら乱数発生回路１８００６へ乱数発生要求が送られ、乱
数発生回路１８００６では、転送前に転送バイト数より
も小さな値の乱数を生成し保持する。

【０３３２】ＳＴＥＰ １：つぎに、制御回路８０１２
からマルチプレクサ１８００４に対して、転送元アドレ
スレジスタ１８００２を選択するように選択信号が送ら
れ、マルチプレクサをとおった転送元アドレスは、乱数
発生回路１８００６に保持された乱数値との排他的論理
和演算を排他的論理和演算装置１８００７で行い、アド
レスバッファ１８００８に格納される。

【０３３３】ＳＴＥＰ ２：制御回路１８０１２は、ア
ドレスバッファ１８００８のアドレス値をアドレスバス
に出力し、アドレスバス１８０３２に乗ったアドレス値
の内容がデータバス１８０３１に載ったのち、制御回路
１８０１２は、ラッチ信号をデータバッファ１８０１１
に送って、データバッファ１８０１１にデータバスの値
を格納する。加算回路１８００５では、転送元アドレス
レジスタの値に１を加算する計算が行われている。加算
が終わったら、制御回路１８０１２から転送元アドレス
レジスタに対するラッチ信号を制御して、転送元アドレ
スレジスタに加算回路の出力を格納する。

【０３３４】ＳＴＥＰ３：つぎに、制御回路１８０１２
は制御回路１８０１２からマルチプレクサ１８００４に
対して、転送先アドレスレジスタ１８００３を選択する
ように選択信号が送られ、マルチプレクサをとおった転
送先アドレスは、乱数発生回路１８００６に保持された
乱数値とのＥＯＲ演算をＥＯＲ回路１８００７で行い、
アドレスバッファ１８００８に格納される。

【０３３５】ＳＴＥＰ ４：制御回路１８０１２は、ア
ドレスバッファ１８００８のアドレス値をアドレスバス
１８０３２へ、データバッファ１８０１１のデータ値を
データバス１８０３１に出力するように制御信号を送
る。さらにアドレスバス１８０３２のアドレスに、デー
タバス１８０３１上のデータを書き込むように制御信号
を発行する。

【０３３６】ＳＴＥＰ ５：加算回路１８００５では、
転送先アドレスレジスタの値に１を加算する計算が行わ
れている。加算が終わったら、制御回路１８０１２は転
送先アドレスレジスタ１８００３に対するラッチ信号を
制御して、転送先アドレスレジスタ１８００３に加算回
路１８００５の出力を格納する。

【０３３７】ＳＴＥＰ ６：カウンタ１８００９の値に-
１を加算回路１８０１０で加算し、１減算する。制御回
路１８０１２は、カウンタ１８００９へラッチ信号を送
り、加算回路１８０１０の演算結果をカウンタ１８００
９に格納する。

【０３３８】ＳＴＥＰ ７：つぎに制御回路は、カウン
タ１８００９の内容が０か否かを検査し、非ゼロの場合
は、ＳＴＥＰ １からの処理を繰り返す。

【０３３９】以上の動作により、乱数値の違いにより、
同一の内容を同一のアドレスに対して転送する場合で
も、乱数発生回路で生成される乱数値が異なることで、
データの転送順が異なり、動作時の消費電流パタンが毎
転送ごとに異なることとなり、消費電流パタンから同一
のデータを転送しているか否かを推測する事が困難にな
る。

【０３４０】

【発明の効果】本願発明は、高いセキュリティを持つ情
報処理装置を提供することが出来る。本願発明は、高い
セキュリティを持つ情報記憶装置を提供することが出来
る。更には、本願発明は、高いセキュリティを持つカー
ド部材、および情報処理システムを提供することが出来
る。

【図面の簡単な説明】

【図１】図１はマイクロコンピュータの基本構成を示す
図である。

【図２】図２はＩＣカードにおける半導体集積回路装置
の配置を示す図である。

【図３】図３はカード・システムの概要を示す構成図で
ある。

【図４】図４は通例のＩＣカード用半導体装置における
１サイクルの消費電力を示す電流波形を示す図である。

【図５】図５は本願情報処理装置の第１の実施の形態を
示す基本構成図である。

【図６】図６はデータの一時記憶の為のフリップフロッ
プの例を示す図である。

【図７】図７は信号線の状態と電力消費の為のコンデン
サの状態を示す図であり、同図の（ａ）はプリチャージ
方式の場合、同図の（ｂ）はスタティック方式の場合の
諸例を示すものである。

【図８】図８は本願情報処理装置の第２の実施の形態を
示す基本構成図である。

【図９】図９は本願情報処理装置の第２の実施の形態の
別な例を示す基本構成図である。

【図１０】図１０は本願情報処理装置の第３の実施の形
態を示す基本構成図である。

【図１１】図１１は本願情報処理装置の第４の実施の形
態を示す基本構成図である。

【図１２】図１２は本願情報処理装置の第５の実施の形
態を示す基本構成図である。

【図１３】図１３は本願情報処理装置の第６の実施の形
態を示す基本構成図である。

【図１４】図１４は本願情報処理装置の第７の実施の形
態を示す基本構成図である。

【図１５】図１５は本願情報処理装置の第８の実施の形
態を示す基本構成図である。

【図１６】図１６は本願情報処理装置の第９の実施の形
態を示す基本構成図である。

【図１７】図１７は本願情報処理装置の第１０の実施の
形態を示す基本構成図である。

【図１８】図１８は本願情報処理装置の第１１の実施の
形態を示す基本構成図である。

【図１９】図１９は本願情報処理装置の第１２の実施の
形態を示す基本構成図である。

【図２０】図２０は暗号化判定回路の一例を示す図であ
る。

【図２１】図２１は本願情報処理装置の第１３の実施の
形態を示す基本構成図である。

【図２２】図２２は本願情報処理装置の第１４の実施の
形態を示す基本構成図である。

【図２３】図２３は本願情報処理装置の第１５の実施の
形態を示す基本構成図である。

【図２４】図２４は本願情報処理装置の第１６の実施の
形態を示す基本構成図である。

【図２５】図２５は本願情報処理装置の第１７の実施の
形態を示す基本構成図である。

【図２６】図２６は本願情報処理装置の第１８の実施の
形態を示す基本構成図である。

【図２７】図２７は本願情報処理装置の第１９の実施の
形態を示す基本構成図である。

【図２８】図２８は本願情報処理装置の第２０の実施の
形態を示す基本構成図である。

【図２９】図２９は本願情報処理装置の第２１の実施の
形態を示す基本構成図である。

【図３０】図３０は本願情報処理装置の第２２の実施の
形態を示す基本構成図である。

【図３１】図３１は本願情報処理装置の第２３の実施の
形態を示す基本構成図である。

【図３２】図３２はメモリセルアレーのひとつの例を示
す図である。

【図３３】図３３は本願情報処理装置の第２４の実施の
形態を示す基本構成図である。

【図３４】図３４は本願情報処理装置の第２５の実施の
形態を示す基本構成図である。

【図３５】図３５は本願情報処理装置の第２６の実施の
形態を示す基本構成図である。

【図３６】図３６は本願情報処理装置の第２７の実施の
形態を示す基本構成図である。

【図３７】図３７は本願情報処理装置の第２８の実施の
形態を示す基本構成図である。

【図３８】図３８は本願情報処理装置の第２９の実施の
形態を示す基本構成図である。

【図３９】図３９は本願情報処理装置の第３０の実施の
形態を示す基本構成図である。

【図４０】図４０は鍵バッファの実装例を示す図であ
る。

【記号の説明】８００１は中央演算処理装置、８００２
は記憶装置、５１は半導体チップ、５２はカード部材、
５３はリーダライタ、５４はコントロールプロセッサ、
５５は磁気ディスク、０１０１、０４０１、０５０１は
情報処理装置（ＲＯＭ）、０１０２、０２０１、０２５
１、０３０１、０４０２、０５０２は情報処理装置（Ｃ
ＰＵ）、０２０２、０２５２、０３０２は情報処理装置
（ＲＡＭ）、１１０１、１３０１、１４０１、１５０
１、１６０１、１７０１、１３０１、１４０１、１６０
１、１７０１はデータ処理装置（ＣＰＵ）、１１０２、
１３０２、１４０２、１５０２、１６０２、１７０２、
１３０２、１４０２、１６０２、１７０２はデータ処理
装置（ＲＡＭ）、０１１３、０２１３、０２６３、０３
１２、０４０８、０５０６は信号線、０１１４、０１１
５、０１１６、０１１７、０１１８、０１１９は電力発
生装置、０３０９、０５０７はダミー信号線、０４０
７、０５０５、５００８はプリチャージ信号制御装置、
５００３は反転装置、５１１０１はデータ処理装置、５
１１０２は情報記憶装置、５１１０７、７００７はデー
タバス、５１１０８、７００８はアドレスバス、７００
２はメモリセルアレイである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 隆 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大木 優 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 塚元 卓 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 渡瀬 弘 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 寺内 千晶 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グル−プ内 (72)発明者 中田 邦彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グル−プ内 (72)発明者 長崎 信孝 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 平 聡 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 成吉 雄一郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 福澤 寧子 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B017 AA08 5B035 AA13 BB09 CA38

Claims (43)

【特許請求の範囲】
1. 【請求項１】 情報処理装置と、当該第１の情報処理装
   置につながれた信号線とを少なくとも有し、前記情報処
   理装置よりの信号を伝達する前記信号線での電力の消費
   状態に対応して、この電力消費状態とは別の電力の消費
   が可能とされていることを特徴とする情報処理装置。
2. 【請求項２】 第１の情報処理装置と、第２の情報処理
   装置と、その両者を結ぶ信号線とを少なくとも有し、前
   記第１もしくは第２の情報処理装置の少なくとも一方よ
   りの信号を伝達する前記信号線での第１の電力の消費状
   態に対応して第２の電力の消費状態が定められ、且つ前
   記信号線での第１の電力の消費と前記第２の電力の消費
   とが互いに相反する期間に可能とされていることを特徴
   とする情報処理装置。
3. 【請求項３】 情報処理装置と、当該情報処理装置につ
   ながれた信号線とを少なくとも有し、前記情報処理装置
   の信号を伝達する前記信号線での第１の電力の消費状態
   に対応して第２の電力の消費状態が定められ、且つ前記
   信号線での第１の電力の消費と前記第２の電力の消費と
   の和が所望値となされるごとく構成されたことを特徴と
   する情報処理装置。
4. 【請求項４】 情報処理装置と、当該情報処理装置につ
   ながれた信号線とを少なくとも有し、前記情報処理装置
   の信号を伝達する前記信号線での第１の電力の消費状態
   に対応して第２の電力の消費状態が定められ、且つ前記
   信号線での第１の電力の消費がなされる期間では、前記
   第２の電力の消費がなされず、前記信号線での第１の電
   力の消費がなされない期間では第２の電力の消費が可能
   とされていることを特徴とする情報処理装置。
5. 【請求項５】 情報処理装置と、当該情報処理装置につ
   ながれた信号線とを少なくとも有し、前記情報処理装置
   のディジタル信号を伝達する前記信号線での信号値の反
   転に対応して電力の消費が可能とされていることを特徴
   とする情報処理装置。
6. 【請求項６】 第１の情報処理装置と、第２の情報処理
   装置と、その両者を結ぶ信号線とを少なくとも有し、前
   記第１もしくは第２の情報処理装置の少なくとも一方よ
   りのディジタル信号に基づく前記信号線での第１の電力
   の消費状態に対応して、前記信号線での転送信号の信号
   値の反転に対応して第２の電力の消費がなされる手段を
   有することを特徴とする情報処理装置。
7. 【請求項７】 情報処理装置と、当該情報処理装置につ
   ながれた信号線とを少なくとも有し、前記情報処理装置
   と前記信号線との間において、前記情報処理装置よりの
   信号を暗号化が可能であり且つ前記信号線より暗号化さ
   れて転送される信号を復号化することが可能なことを特
   徴とする情報処理装置。
8. 【請求項８】 第１の情報処理装置と、第２の情報処理
   装置と、その両者を結ぶ信号線とを少なくとも有し、前
   記第１の情報処理装置あるいは第２の情報処理装置の少
   なくとも１者と前記信号線との間において、前記第１の
   情報処理装置あるいは第２の情報処理装置よりの信号を
   暗号化し、且つ前記信号線より転送されてくる信号を復
   号化することが可能なことを特徴とする情報処理装置。
9. 【請求項９】 第１の情報処理装置と、第２の情報処理
   装置と、その両者を結ぶ信号線とを少なくとも有し、前
   記第１の情報処理装置よりの信号を暗号化し、当該暗号
   化された第１の情報処理装置よりの信号を復号化して第
   ２の情報処理装置に入力し、且つ前記第２の情報処理装
   置の出力を暗号化し、当該暗号化された第２の情報処理
   装置よりの信号を復号化して第１の情報処理装置に入力
   することが可能なことを特徴とする情報処理装置。
10. 【請求項１０】 情報処理装置と、情報記憶装置と、少
    なくとも前記情報処理装置につながれた信号線とを少な
    くとも有し、少なくとも前記情報記憶装置への情報の格
    納は当該格納すべき情報を暗号化してなされ、且つ前記
    情報記憶装置に格納された情報の復号化が可能なことを
    特徴とする情報処理装置。
11. 【請求項１１】 情報処理装置と、情報記憶装置と、少
    なくとも前記情報処理装置につながれた信号線とを少な
    くとも有し、少なくとも前記情報記憶装置への情報の格
    納は当該格納すべき情報を暗号化してなされ、且つ前記
    情報記憶装置に格納された情報を復号化して、前記信号
    線を介して前記情報処理装置に入力が可能なことを特徴
    とする情報処理装置。
12. 【請求項１２】 情報処理装置と、当該情報処理装置に
    つながれた信号線とを少なくとも有し、前記情報処理装
    置よりの出力される信号列が、その順序を異にして前記
    信号線を伝達され、且つ前記信号列の異にされた順序を
    復元が可能なことを特徴とする情報処理装置。
13. 【請求項１３】 第１のデータ処理装置と、第２のデー
    タ処理装置と、この両者を接続する信号線と、制御信号
    発生手段と、前記信号線で消費される第１の電力と、当
    該信号線での電力消費とは別の第２の電力を消費する手
    段とを少くなくとも有し、前記第１あるいは第２のデー
    タ処理装置は前記第２の電力を消費する手段に接続さ
    れ、前記制御信号発生手段よりの制御信号によって当該
    信号線に搭載された信号をクリアしない制御方式で制御
    され、前記第１と第２のデータ処理装置間において前記
    信号線を介して信号の転送を行う際、前記第１の電力消
    費と前記第２の電力消費の和が所定値になるように、前
    記制御信号発生手段からの信号に応じて、前記第１ある
    いは第２のデータ処理装置から出力された信号と、当該
    信号の転送の直前に前記信号線に乗っている信号と、当
    該信号の転送の直前に充放電装置に入力された信号に対
    して、排他的論理和を求め、その出力信号を前記第２の
    電力を消費する手段への入力が可能なことを特徴とする
    情報処理装置。
14. 【請求項１４】 第１のデータ処理装置と、第２のデー
    タ処理装置と、この両者を接続する信号線と、制御信号
    発生手段と、前記信号線で消費される第１の電力と、当
    該信号線での電力消費とは別の第２の電力を消費する手
    段とを少くなくとも有し、前記第１および第２のデータ
    処理装置は各々前記第２の電力を消費する第１の手段お
    よび前記第２の電力を消費する第２の手段に接続され、
    前記制御信号発生手段よりの制御信号によって当該信号
    線に搭載された信号をクリアしない制御方式で制御さ
    れ、前記第１と第２のデータ処理装置間において前記信
    号線を介して信号の転送を行う際、前記第１の電力消費
    と前記第２の電力消費の和が所定値になるように、前記
    制御信号発生手段からの信号に応じて、前記第１あるい
    は第２のデータ処理装置から出力された信号と、当該信
    号の転送の直前に前記信号線に乗っている信号と、当該
    信号の転送の直前に充放電装置に入力された信号に対し
    て、排他的論理和を求め、その出力信号を前記第２の電
    力を消費する手段への入力が可能なことを特徴とする情
    報処理装置。
15. 【請求項１５】 前記第２の電力を消費する第２の手段
    はダミー信号線を有することを特徴とする請求項１、２
    のいずれかに記載の情報処理装置。
16. 【請求項１６】前記第２の電力を消費する第２の手段は
    ダミー信号線を有することを特徴とする請求項１、２の
    いずれかに記載の情報処理装置。
17. 【請求項１７】 第１のデータ処理装置と、 第２のデ
    ータ処理装置と、この両者を接続する信号線と、プリチ
    ャージ信号の制御手段と、前記信号線で消費される第１
    の電力と、当該信号線での電力消費とは別の第２の電力
    を消費する手段とを少くなくとも有し、前記第１あるい
    は第２のデータ処理装置は前記第２の電力を消費する手
    段に接続され、且つ前記第２あるいは第１のデータ処理
    装置は前記プリチャージ信号の制御手段に接続され、前
    記第１と第２のデータ処理装置間において前記信号線を
    介して信号の転送を行う際、前記第１の電力消費と前記
    第２の電力消費の和が所定値となされるごとく構成され
    たことを特徴とする情報処理装置。
18. 【請求項１８】 第１のデータ処理装置と、第２のデー
    タ処理装置と、これらを接続する信号線と前記信号線を
    プリチャージするためのプリチャージ信号線制御装置を
    少なくとも有し、前記第１のデータ処理装置は、前記プ
    リチャージ信号線制御装置に接続され、さらに相補的プ
    リチャージバス制御装置にも接続され、前記プリチャー
    ジバス制御装置は、前記信号線に接続され、前記相補的
    プリチャージバス制御装置は前記信号線での第１の電力
    消費とは別の第２の電力を消費する手段に接続され、前
    記データ信号線での第１の消費電力と前記第２の消費電
    力の和が所定値になるように、前記信号線のプリチャー
    ジ直後にバスに流すデータをビット反転して第２の電力
    を消費する手段に入力されることを有することを特徴と
    する情報処理装置。
19. 【請求項１９】 前記第２の電力を消費する第２の手段
    はプリチャージダミー信号線を有することを特徴とする
    請求項１７または１８のいずれかに記載の情報処理装
    置。
20. 【請求項２０】 第１のデータ処理装置と、第２のデー
    タ処理装置と、これらをつなぐ信号線と、前記信号線を
    プリチャージするプリチャージ信号線制御手段とを少な
    くとも有し、前記信号線は、当該信号線の途中に反転装
    置を少なくとも有し、当該反転装置を挟んで、正論理と
    負論理との信号線から構成されることを特徴とする情報
    処理装置。
21. 【請求項２１】 信号の暗号化に用いる鍵情報を自動的
    に設定することが可能なことを特徴とする請求項７に記
    載の情報処理装置。
22. 【請求項２２】 信号の暗号化の鍵情報の一部として、
    情報処理装置の有する記憶情報の番地情報を用いて暗号
    化あるいは復号化がなされる事を特徴とする請求項７に
    記載の情報処理装置。
23. 【請求項２３】 信号の暗号化の鍵情報を設定あるいは
    変更する手段を有する暗号化あるいは複号化がなされる
    事を特徴とする請求項７に記載の情報処理装置。
24. 【請求項２４】 信号の暗号化に用いた鍵情報及び複号
    化に必要な暗号情報を記憶する領域を有するデータ処理
    装置と、当該データ処理装置内に記憶された暗号情報に
    基づいて複号化がなされる事を特徴とする請求項７に記
    載の情報処理装置。
25. 【請求項２５】 信号の暗号化あるいは複号化が、記憶
    装置を複数の領域に分割し、領域ごとに暗号化の有無を
    指定するための暗号化領域指定手段を有し、暗号化する
    か否かを記憶装置の領域に応じて指定可能な事を特徴と
    する請求項７に記載の情報処理装置。
26. 【請求項２６】 信号の暗号化あるいは複号化が、特定
    のデータパタンに対しては暗号化を行わない事を特徴と
    する請求項７に記載の情報処理装置。
27. 【請求項２７】 信号の暗号化に用いる鍵情報を自動的
    に設定が可能な事を特徴とする請求項８に記載の情報処
    理装置。
28. 【請求項２８】 信号の暗号化の鍵情報の一部として、
    記憶装置の番地情報を用いて暗号化あるいは復号化をな
    す事を特徴とする請求項８に記載の情報処理装置。
29. 【請求項２９】 信号の暗号化に用いる鍵情報を定期的
    に自動再設定が可能な事を特徴とする請求項８に記載の
    情報処理装置。
30. 【請求項３０】 信号の暗号化あるいは複号化に対して
    の暗号化の鍵情報を設定あるいは変更が可能なことを特
    徴とする請求項８に記載の情報処理装置。
31. 【請求項３１】 データ処理装置と情報記憶装置と、こ
    れらを結ぶ信号線を少なくとも有し、前記データ処理装
    置と前記信号線の間で暗号化が可能であり、前記信号線
    と前記情報記憶装置との間で複号化が可能なことを特徴
    とする情報処理装置。
32. 【請求項３２】 信号の暗号化に用いる鍵情報を自動的
    に設定が可能なことを特徴とする請求項３１に記載の情
    報処理装置。
33. 【請求項３３】 暗号化に用いる鍵情報を定期的に自動
    再設定が可能なことを特徴とする請求項３１に記載の情
    報処理装置。
34. 【請求項３４】 信号の暗号化あるいは複号化に対して
    の暗号化の鍵情報を設定あるいは変更が可能なことを特
    徴とする請求項３１に記載の情報処理装置。
35. 【請求項３５】 複数の情報を格納可能で、格納された
    複数の情報の格納場所を番地によって区別して、記録あ
    るいは読み出しが可能であり、情報を格納する際に情報
    を暗号化し、情報を読み出す際の複号化が可能なことを
    特徴とする情報記憶装置。
36. 【請求項３６】 信号の暗号化の鍵情報の一部として、
    記憶装置の番地情報を用いる事を特徴とした請求項３５
    に記載の情報記憶装置。
37. 【請求項３７】 信号の暗号化鍵を自動的に初期化する
    ことが可能なこと特徴とする請求項３５に記載の情報記
    憶装置。
38. 【請求項３８】 信号の暗号化を行う記憶領域を指定す
    る暗号化領域指定レジスタと、暗号化領域指定レジスタ
    の値と、番地情報を参照して、暗号化暗号化を行うか否
    かの判定を行い、特定の記憶領域の情報のみを暗号化す
    ることを可能とする、暗号化領域判定装置を有する事を
    特徴とする請求項３５に記載の情報記憶装置。
39. 【請求項３９】 信号の暗号化の鍵情報の一部として、
    記憶装置の番地情報を用いる事を特徴とする請求項９に
    記載の情報記憶装置。
40. 【請求項４０】 信号の暗号化を行う記憶領域を指定す
    る暗号化領域指定レジスタと、暗号化領域指定レジスタ
    の値と、番地情報を参照して、暗号化を行うか否かの判
    定を行い、特定の記憶領域の情報のみを暗号化すること
    を可能とする事を特徴とする請求項９に記載の情報記憶
    装置。
41. 【請求項４１】 記憶装置と、記憶装置を含むデータ処
    理装置と、それらを結ぶ信号線と、記憶装置と記憶装置
    を含むデータ処理装置との間の情報転送を制御する情報
    転送制御装置装置とを少なくとも有し、前記情報転送制
    御装置装置が、転送元の情報が格納された番地を記憶す
    るためのアドレスレジスタと、転送先の番地を記憶する
    ためのアドレスレジスタと、転送する情報の数をカウン
    トするための数値を格納するカウンタと、カウンタの値
    をデクリメントするための演算回路と、記憶装置間で転
    送するデータを一時的に保存するデータバッファと、ア
    ドレスレジスタの値を更新するための演算回路と、転送
    アドレスの転送順番をランダム化する回路を有すること
    を特徴とする情報処理装置。
42. 【請求項４２】 情報処理装置と、当該第１の情報処理
    装置につながれた信号線とを少なくとも有し、前記情報
    処理装置よりの信号を伝達する前記信号線での電力の消
    費状態に対応して、この電力消費状態とは別の電力の消
    費が可能とされていることを特徴とするカード部材。
43. 【請求項４３】 端末機と、前記端末機に接続可能なカ
    ード部材とを少なくとも有し、前記カード部材は、情報
    処理装置と、当該第１の情報処理装置につながれた信号
    線とを少なくとも有し、前記情報処理装置よりの信号を
    伝達する前記信号線での電力の消費状態に対応して、こ
    の電力消費状態とは別の電力の消費が可能とされている
    ことを特徴とする情報処理システム。