KR20010021026A - 정보 처리 장치, 카드 부재 및 정보 처리 시스템 - Google Patents

Abstract

본원에 개시된 기술의 과제는, 높은 시큐러티를 갖는 정보 처리 장치를 제공하는데 있다. 또한, 높은 시큐러티를 갖는 카드 부재 및 카드·시스템을 제공하는 것이다.

그 해결 수단은 정보 처리 장치와, 상기 제1 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치에서의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능해지고 있는 정보 처리 장치이다. 본원 발명의 다른 형태는 정보 처리 장치와, 상기 정보 처리 장치로 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치와 상기 신호선 간에서 상기 정보 처리 장치에서의 신호의 암호화가 가능하며 또한 상기 신호선에서부터 암호화되어 전송되는 신호를 복호화하는 것이 가능한 정보 처리 장치이다. 또한, 본원의 다른 형태는 정보 처리 장치와, 정보 기억 장치와, 적어도 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 적어도 상기 정보 기억 장치로의 정보의 저장은 상기 저장해야 할 정보를 암호화하여 이루어지며 또한 상기 정보 기억 장치에 저장된 정보의 복호화가 가능한 정보 처리 장치이다.

Description

정보 처리 장치, 카드 부재 및 정보 처리 시스템{INFORMATION PROCESSING DEVICE, CARD, AND INFORMATION PROCESSING SYSTEM}

본원 발명은 높은 시큐러티를 갖는 정보 처리 장치 및 정보 기억 장치에 관한 것이다. 또한, 본원 발명은 카드 부재 및 정보 처리 시스템에 관한 것이다. 상기 카드 부재로서는, 특히 IC 카드(스마트 카드)로 대표되는 1칩의 CPU(Central Processing Unit)를 정보 처리 장치로서 내장하는 것을 예로 들 수 있다.

IC 카드로 대표되는 높은 시큐러티를 갖는 마이크로 컴퓨터 칩에서는, 자유롭게 재기입되지 않는 정보의 보유나 비밀 정보인 암호 키(key for encryption)를 사용하여 은닉해야 할 데이터의 암호화(encryption)나 암호문의 복호화(decryption)를 행하는 경우가 있다.

마이크로 컴퓨터의 기본 구성은, 도 1에 도시한 바와 같이, 중앙 연산 장치(8001), 기억 장치(8002), 그리고 각 부의 정보의 교환을 행하기 위한 신호선(8003)을 가지고 있다. 중앙 처리 장치(8001)는 논리 연산이나 산술 연산 등을 행하는 장치이며, 기억 장치(8002)는 프로그램이나 데이터를 저장하는 장치이다. 기억 장치(8002)는 예를 들면 ROM(Read Only Memory)이나 RAM(Random Access Memory), EEPROM(Electrical Erasable Programmable Read Only Memory), FRAM(Ferromagnetic Random Access Memory) 등을 이용하여 구성된다. ROM은 변경할 수 없는 메모리이고, 주로 프로그램을 저장하는 메모리이다. RAM은 자유롭게 재기입이 가능한 메모리이지만, 전원의 공급이 중단되면, 기억하고 있는 내용이 소거된다. 따라서 디바이스에 전원의 공급이 중단되면, RAM의 내용은 보유할 수 없게 된다. EEPROM, FRAM은 전원의 공급이 중단되어도 그 내용을 보유할 수 있는 메모리이다.

예를 들면 접촉형(contact) IC 카드에 제공되는 컴퓨터의 본체의 예를 도 2에 도시한다.

도 2에는 이 반도체 장치의 칩(51)의 단자 배치만을 나타내고 있다. 상기 컴퓨터의 본체는 카드 중앙의 가로로 배치된 COT(Chip on Tape. 단지, 일반적으로는 Module이라고 불리고 있다)라고 불리는 칩이다. 도 2에는 단자 배치의 예를 나타내고 있다. 즉, IC 카드는 Vcc(공급 전원), GND(접지), RST(리세트), I/O(입출력) 및 CLK(클럭)의 단자를 갖는다. 상기 칩은 이들의 신호를 외부로부터 즉 예를 들면 단말기로부터 공급됨으로써 가동한다. 또한, 상기 단말기 자체는 기본적으로 통례인 카드·시스템을 이용하면 충분하다. 이 경우, 소비 전력은 Vcc와 GND와의 신호를 관찰함으로써 측정할 수 있다. 이 소비 전력의 측정에 대해서는 John Wiley & sons사, W.Rankl. W.Effing저 1997년 「Smart Card Hanbook」의 8.5.1.1 Passive protective mechanisms(263 페이지)에 기재되어 있다.

본원 발명의 과제는, 높은 시큐러티를 갖는 정보 처리 장치를 제공하는 것이다. 상기 정보 처리 장치로서는 컴퓨터 시스템, 특히 마이크로 컴퓨터 시스템을 대표예로서 예를 들 수 있다.

또한, 본원 발명은 높은 시큐러티를 갖는 IC 카드(스마트 카드)로 대표되는 카드 부재 및 카드·시스템을 제공하는 것이다.

본원 발명의 보다 기술적인 과제를 나타내면, 그것은 마이크로 컴퓨터 칩에서의 데이터 처리와 소비 전력과의 관련성을 감소시키는 것이다. 특히 IC 카드는 중요한 정보를 저장하거나 카드 중에서 암호 처리를 행하기 위해서 이용되고 있다. 그것은 프로그램이나 중요한 정보가 IC 카드용 칩 중에 밀폐되어 있기 때문이다. IC 카드에서의 암호의 해독은 암호에 대한 알고리즘의 해독의 곤란함과 같은 정도라고 생각되고 있었다. 그러나, IC 카드가 암호 처리를 행하고 있을 때의 소비 전력을 관측하고, 이 소비 전력의 상태를 해석함으로써, 암호 처리(encryption process)의 내용이나 암호 키가 추정될 가능성이 시사되고 있다. 이 소비 전력을 관측하는 방법은 암호에 대한 알고리즘의 직접적인 해독하는 방법보다도 용이하다고 보여지고 있다.

따라서, 소비 전력과 칩의 처리와의 관련성이 옅어지면 관측한 소비 전력의 파형(waveform)으로부터 IC 카드 칩 내에서의 처리나 암호 키의 추측이 곤란해진다. 본원 발명의 착안점은 마이크로 컴퓨터의 소비 전력으로 처리되는 데이터와의 관련을 감소시키는 것이다. 그 수단의 주된 것은 소비 전력의 차를 생기게 하는 원인 중 하나인 신호선(예를 들면, 버스 라인이나 RAM 내의 비트선, 워드선 등)의 충방전을 균일하게 하거나 또는 원래의 데이터와 다른 것으로 하는 것이다.

이하에 우선, 본원 발명의 배경이 되는 소비 전력의 관측에 의한 처리 신호의 해독의 가능성에 대하여 설명한다. 이것이 이해되면, 본원 발명의 취지가 용이하게 이해된다.

상술한 소비 전력의 측정의 골자는 다음과 같다. IC 카드용 칩이 갖는 CMOS(Complemetary Metal-Oxide-Semiconductor)의 게이트 회로는 출력 상태가 1에서 0혹은 0에서 1로 변할 때 전력을 소비한다. 특히 신호선은 큰 배선 용량을 갖기 때문에, 상기 게이트 회로는 버스의 데이터 값이 1에서 0 혹은 0에서 1로 변하면, 그 충방전을 위해서 큰 전력을 소비한다. 그 때문에, 이러한 소비 전력을 관측하면, IC 카드용 칩 중에서의 정보 처리의 내용이 해독될 가능성이 있다.

도 3은 IC 카드용 칩의 1사이클에서의 소비 전력의 파형을 나타낸 것이다. 처리하고 있는 여러가지 데이터의 값에 의존하여, 소비 전력의 여러가지 파형이 1101이나 1102와 같이 다르다. 이러한 복수의 소비 전력에 대한 파형의 차는 신호선을 흐르는 데이터나 중앙 연산 장치로 처리하고 있는 데이터 등에 의존하여 생긴다.

현재, IC 카드용 칩의 신호선의 제어 방식에는 대별하여 두개의 종류가 있다. 하나는 스태틱 신호선 제어 방식이고, 다른 하나는 프리차지 신호선 제어 방식이다.

스태틱 신호선 제어 방식은 버스에 실려 있는 데이터의 클리어는 행하지 않는 것이다. 한편, 프리차지 신호선 제어 방식은 한번의 처리가 끝날 때마다 데이터를 클리어하기 때문에, 신호선의 데이터를 전부 1 또는 0으로 하고나서 다음 데이터를 싣는 제어 방식이다. 또한, 프리차지를 신호치의 1이나 0 중 어느쪽으로 할지는 논리 회로가 순논리(positive logic)인지 역논리인지에 따라 다르다. 그러나, 그 동작의 본질은 변하지 않는다.

상술한 기본 동작의 설명에서부터 밝힌 바와 같이, 이 제어 방식의 차이에 의해 소비 전력의 파형이 다르다. 소비 전력 파형의 차이로부터 어느쪽의 제어 방식을 이용하고 있는지를 판단할 수 있다.

신호선의 제어 방식을 알면, 암호 키는 결정되기 때문에, 처리하는 데이터를 변경하여, 소비 전력을 관측함으로써, 암호 키의 비트치의 영향을 관측할 수 있을 가능성이 생긴다. 또한, 이들의 소비 전력의 파형을 분석함으로써 암호 키를 추정할 수 있을 가능성이 생긴다.

본원 발명의 기본이 되는 생각을 우선 설명하고, 계속해서, 본원에 개시되는 주된 발명의 여러가지 형태를 열거한다. 본원 발명의 기본이 되는 생각은 크게는 다음 4개의 방법으로 대별된다.

<1. 신호선의 전력 소비의 균일화>

제1 방법은 예를 들면 정보 처리 장치에서의 예를 들면 메모리의 구동 방식이나 데이터 내용에 기초하는 소비 전력의 차를 감소시키는 방법이다. 구체적으로는, 이 방법은 마이크로 컴퓨터 내부의 신호선에서의 전력의 소비 외에도 예를 들면 간단하게는 상기 신호선에서의 전력 소비에 대응하여 이것과는 별도로 충방전 장치에서 전력의 소비를 행함으로써 전달되는 각 신호열마다의 소비 전력의 차를 감소시키는 것이다.

<2. 신호선 내의 데이터의 암호화>

제2 방법은 예를 들면 정보 처리 장치에서 신호선에 실리는 데이터를 암호화하고, 상기 신호선에서의 전력 소비를 교란(disturb)하는 방법이다. 즉, 이 방법은 마이크로 컴퓨터 내부의 신호선에 데이터를 실을 때, 데이터의 암호화를 행하고 데이터를 수신하는 장치에 입력할 때 이 데이터의 복호화를 행하는 것이다. 이렇게 해서, 상기 신호선에서의 전력 소비를 교란할 수 있다.

<3. 기억 정보의 암호화>

제3 방법은 예를 들면 정보 처리 장치에서 암호화한 데이터를 기억부에 저장하는 방법이다. 즉, 이 방법은 예를 들면 마이크로 컴퓨터의 기억 장치에 암호화한 데이터를 저장하고, 이 데이터의 연산 등을 행할 때 복호화하여 이용함으로써 신호선에서의 전력 소비를 교란하는 것이다.

<4.. 데이터 전송 순서의 교환>

제4 방법은 예를 들면 정보 처리 장치에서 데이터 전송 순서를 변경하는 방법이다. 즉, 마이크로 컴퓨터의 기억 장치에 저장되어 있는 데이터를 신호선에 실어서 전송할 때, 전송한 순서를 교체함으로써 신호선에서의 전력 소비를 교란하는 것이다.

또한, 필요에 따라서, 상기 4개의 발명의 형태를 조합하여 병용할 수 있다. 또한, 이러한 여러가지 형태의 병용에 의해서 보다 유효하게 반도체 장치의 고 시큐러티를 확보할 수 있다. 이 병용의 여러가지 예를 예시하면 다음과 같은 방법이다.

이것은, (1) 신호선의 전력의 소비를 균일화하면서 신호선 내 데이터를 암호화하는 방법, (2) 신호선의 전력의 소비를 균일화하면서 기억 정보의 암호화를 도모하는 방법, (3) 전력의 소비의 균일화를 도모하면서 데이터 전송 순서를 교환하는 방법, (4) 신호선 내 데이터를 암호화하면서 기억 정보의 암호화를 도모하는 방법, (5) 신호선 내 데이터를 암호화하면서 데이터 전송 순서를 교환하는 방법, (6) 기억 정보의 암호화를 도모하면서 데이터 전송 순서를 교환하는 방법이다.

또한, 2개 이상의 방법을 병용하는 것도 가능하다. 즉, 이들은 (7) 신호선 내 데이터를 암호화하면서 신호선의 전력의 소비의 균일화를 도모하고 또한 기억 정보의 암호화를 도모하는 방법, (8) 신호선 내 데이터를 암호화하면서 신호선 전력의 소비의 균일화를 도모하고 또한 데이터 전송 순서를 교환하는 방법, (9) 신호선 내 데이터를 암호화하면서 기억 정보의 암호화를 도모하고 또한 데이터 전송 순서를 교환하는 방법, (10) 기억 정보의 암호화를 도모하면서 데이터 전송 순서를 교환하고 또한 신호선의 전력의 소비를 균일화하는 방법이다. 또한, 그것은 (11) 신호선의 전력의 소비의 균일화, 신호선 내 데이터의 암호화, 기억 정보의 암호화 및 데이터 전송 순서를 교환하는 방법이다.

이하, 상기한 4개의 기본 형태를 기준으로 하여, 각각의 여러가지 형태에 대하여 상세하게 설명한다.

(1) 신호선 전력의 소비의 균일화

본원의 발명 사상의 제1은 상술한 대로 예를 들면, 메모리의 구동 방식이나 데이터 내용에 기초하는 소비 전력의 차를 감소시키는 방법이다.

이 방법은 먼저 예시한 마이크로 컴퓨터 내부의 신호선에서의 전력의 소비 외에도 상기 신호선에서의 디지털·데이터의 전송에 따르는 전력 소비에 대응하는 전력의 소비를 행하게 하는 수단 예를 들면 간단하게는 전하를 충방전하는 수단, 장치를 설치하는 것이다. 이 충방전 장치(charging and discharging device)에 의해서, 상기 신호선에서의 디지털·데이터의 전송에 따른 전력 소비에 대응하는 전력을 소비시키고, 상기 전달 신호 열에 상관없이 그 소비 전력의 차를 감소시키는 것이다. 즉, 상기 마이크로 컴퓨터에서의 신호선에서 소비되는 전력과, 충방전 장치에서 소비되는 전력의 합을 동일하게 하는 것이다. 각 기억 장치의 신호선에 대한 양 소비 전력의 합이 항상 동일하면, 가령 디바이스의 소비 전력의 데이터를 추출하게 하여도 내부 정보를 아는 것은 매우 곤란해진다.

또한, 이하, 전하를 충방전하는 수단, 장치를 단순히 충방전 장치라고 칭한다. 이하에 설명한 바와 같이, 상기 충방전 장치로서 예를 들면 더미 데이터선을 이용하여 구성할 수 있다.

본원 발명에 관계되는 일례에서는 상술한 사고 방식에 기초하여, 마이크로 컴퓨터 내부의 2개의 데이터 처리 장치를 접속하고 있는 신호선을 통하여 데이터의 전송을 행할 때, 이 데이터의 디지털 신호에 따라서, 비트를 반전하여 충방전 장치에 입력하고, 상기 신호선에서 소비되는 전력과, 상기 충방전 장치에서 소비되는 전력의 양자를 동일하게 한다. 제어 신호 발생 장치가 발생하는 신호에 따라서 정상 소비 전류 발생 장치를 작동시킴으로써, 상기 신호선에 실리는 데이터를 충방전 장치에서의 소비 전력과 상기 신호선에서 소비되는 전력이 항상 일정해지도록 마이크로 컴퓨터 칩의 소비 전력으로 처리하고 있는 데이터의 관련을 감소시킨다.

또한, 상기 2개의 데이터 처리 장치는 구체적으로는 예를 들면 ROM, PROM, EPROM, EEPROM, RAM, FRAM 등을 가지고 구성되어 있다.

이하, 신호선의 제어 방식의 차이로의 대응을 포함하여 본 형태를 설명한다. 즉, 입력되는 비트 데이터는 신호선의 제어 방식에 따라 다르다.

소위, CMOS 회로에서는 비트 반전 즉 데이터가 0에서 1 또는 1에서 0으로 변화할 때 특히 전력이 소비된다. 이와 같이, 신호선에서는 비트 반전이 일어날 때 소비 전력이 커진다. 따라서, 본원 발명에서는 상기 기억 장치에 설치한 충방전 장치에 의해서, 상기 비트 반전의 횟수에 따라서 충방전 장치에도 마찬가지의 전력 소비를 행하도록 한다. 이렇게 해서, 신호선에서 소비되는 전력과, 충방전 장치에서 소비되는 전력 양자의 합이 일정해져서 신호선을 흐르는 데이터와 마이크로 컴퓨터 칩의 소비 전력과의 관련성을 완화할 수 있다.

신호선에서의 비트 반전 갯수는 신호선의 제어 방식에 따라 다르다. 신호선의 제어 방식은 상술한 대로, 스태틱 신호선 제어 방식과 프리차지 신호선 제어 방식이 있다. 그 각각에 대하여 설명한다.

우선, 스태틱 신호선 제어 방식의 경우를 생각한다. 이 경우, 데이터는 클리어되지 않고, 앞의 데이터가 신호선에 남아 있다. 실제 장치에서는 신호선은 실질적으로, 컨덴서와 동일 기능을 가지고 있다. 따라서, 여기서 전술한 「남아 있다」라는 것은, 물리적으로는 전하가 남아 있다고 하는 의미이다. 따라서, 앞에 신호선에 실려 있던 데이터의 값을 기억해 두면, 다음에 실을 데이터에 따라서 소비 전력이 어떻게 변할지를 알 수 있다.

이 소비 전력과 충방전 장치에서 소비되는 전력을 동일하게 하기 위해서는 신호선에서 전력 소비가 행해질 때는 충방전 장치에 입력하는 데이터는 변화시키지 않고, 신호선에서 전력 소비가 행해지지 않을 때는 충방전 장치에 입력하는 데이터를 변화시켜서, 양자의 소비 전력의 합계가 항상 일정해지도록 한다. 이 경우, 소비 전력은 내부 처리 중 신호선을 통하지 않지만 소비 전력을 제외하여 단일 신호선에서 항상 비트 반전이 발생하고 있는 상태와 동일해지며, 내부 처리 데이터와 무관해지기 때문에, 내부 처리 데이터와 소비 전력의 관련성을 감소시킬 수 있다.

한편, 프리차지 신호선 제어 방식에서는 데이터의 전송마다 데이터가 매회 클리어된다. 따라서, 신호선에서의 소비 전력은 신호선에 직전에 실려 있던 데이터에 상관없이, 다음에 실을 데이터를 이진법 표시했을 때 나타나는 1의 갯수에 비례한다. 또한, 역논리이면 신호선에서의 소비 전력은 0의 갯수에 비례한다.

따라서, 프리차지 신호선 제어 방식의 경우에 이 소비 전력과 충방전 장치에서 소비되는 전력을 동일하게 하기 위해서는 데이터를 신호선에 실으면서 동시에, 이 데이터의 비트 반전치분을 충방전 장치로 흘리는 것이다. 이렇게 해서, 신호선에서 소비되는 전력과, 충방전 장치에서 소비되는 전력 양자의 소비 전력의 합계가 항상 일정해지도록 한다. 이 경우도, 마이크로 컴퓨터의 소비 전력은 내부 처리 중 신호선을 통하지 않지만 소비 전력을 제외하여, 단일 신호선에서 항상 비트 반전이 발생하고 있는 상태와 동일해지며, 내부 처리 데이터와 무관해지기 때문에, 내부 처리 데이터와 소비 전력의 관련성을 감소시킬 수 있다.

많은 마이크로 컴퓨터 칩의 내부에서는 스태틱 신호선 제어 방식과, 프리차지 신호선 제어 방식이 혼재하고 있다. 따라서, 마이크로 컴퓨터 칩 전체의 소비 전력 변화와 처리 데이터와의 관련성을 감소시키기 위해서는 전술하는 양 방법을 이용한 정보 처리 장치를 맞춰서 이용할 필요가 있다.

(2) 신호선에 싣는 데이터의 암호화

다음에, 신호선에 싣는 데이터를 암호화하는 방법에 대하여 설명한다. 이 방법에 따르면, 신호선에서의 소비 전력은 실제의 데이터에 기초하는 소비 전력과는 다르게 되어 있다. 따라서, 가령 반도체 장치에서 소비 전력의 데이터를 추출하게 하여도 반도체 장치의 내부 정보를 아는 것은 곤란해진다.

본 발명의 형태에서는, 마이크로 컴퓨터 내부의 2개의 데이터 처리 장치(ROM, PROM, EPROM, EEPROM, RAM, FRAM 등을 가지고 구성되어 있다)를 접속하고 있는 신호선을 통하여 데이터의 전송을 행할 때, 데이터를 전송하는 측은 정해진 암호화 방식에 따라 암호화를 행하는 암호화 장치에 의해서 암호화한 데이터를 전송한다. 한편, 데이터를 수신하는 장치는 이 암호화된 데이터를 복호화하는 복호화 장치에 의해서 상기 암호화 데이터를 복호하여 처리를 행한다. 이러한 처리에 따르면, 신호선은 원래의 데이터와 다른 데이터에 의한 충방전을 행하므로, 내부 처리 데이터와 소비 전력의 관련성을 감소시킬 수 있다. 이 방법에 의한 효과는 신호선의 제어 방식이 스태틱 방식인지 프리차지 방식인지에 상관없이 기대할 수 있다.

(3) 기억 정보의 암호화

제3은 기억 장치에 기억시키는 데이터를 암호화하여 저장하는 방법이다. 이 방법은, 예를 들면, 판독 전용 메모리인 ROM에 데이터를 기입할 때 정해진 암호화 방식에 의해서 데이터를 암호화하고나서 저장한다. 이 데이터를 데이터 처리 장치 등으로 이용할 때는 이 암호화된 데이터를 정해진 방식에 의해서 복호화하는 복호화 장치에 의해서 복호하고나서 데이터 처리 장치에 입력한다.

이 방법에서는 신호선에 실을 전송 데이터는 암호화된 데이터가 되며 신호선은 원래의 데이터와 다른 데이터에 의한 충방전을 행하므로, 내부 처리 데이터와 소비 전력의 관련성을 감소시킬 수 있다. 이 방법에 의한 효과는 신호선의 제어 방식이 스태틱 방식인지 프리차지 방식인지에 상관없이 기대할 수 있다.

(4) 데이터 전송 순서의 교환

제4는 신호선에 실을 데이터의 전송 순서를 원래와는 다른 것으로 하는 방법이다. 이 방법은, 예를 들면, 전송하는 데이터가 1 클럭 걸러 A, B, C, D, E의 순서로 전송되는 것을, E, A, B, D, C의 순서로 전송한다. 이 데이터의 전송 순서는 물론 일례이다. 이 방법에 의해, 신호선의 충방전의 패턴은 본래의 순서대로 행해지지 않는다. 따라서, 신호선은 원래의 데이터와 다른 데이터에 의한 충방전을 행하므로, 내부 처리 데이터와 소비 전력의 관련성을 감소시킬 수 있다. 이 방법의 효과는 신호선의 제어 방식이 스태틱 방식인지 프리차지 방식인지에 상관없이 기대할 수 있다.

이하에 본원 발명의 주된 여러가지 형태를 열거한다.

본원 발명의 제1 형태는 정보 처리 장치와, 상기 제1 정보 처리 장치에 연결되는 신호선을 포함하고, 상기 정보 처리 장치에서의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능해지는 것을 특징으로 하는 정보 처리 장치이다.

제2 형태는 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결된 신호선을 포함하고, 상기 제1 혹은 제2 정보 처리 장치 중 적어도 한쪽에서의 신호를 전달하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여 제2 전력의 소비 상태가 정해지며 또한 상기 신호선에서의 제1 전력의 소비와 상기 제2 전력의 소비가 서로 상반하는 기간에 가능해지는 것을 특징으로 하는 정보 처리 장치이다.

제3 형태는 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 포함하고, 상기 정보 처리 장치의 신호를 전달하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여 제2 전력의 소비 상태가 정해지며 또한 상기 신호선에서의 제1 전력의 소비와 상기 제2 전력의 소비와의 합이 소망치로 이루어지는 것과 같이 구성된 것을 특징으로 하는 정보 처리 장치이다.

제4 형태는 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 포함하고, 상기 정보 처리 장치의 신호를 전달하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여 제2 전력의 소비 상태가 정해지며 또한 상기 신호선에서의 제1 전력의 소비가 이루어지는 기간에서는 상기 제2 전력의 소비가 이루어지지 않고 상기 신호선에서의 제1 전력의 소비가 이루어지지 않는 기간에서는 제2 전력의 소비가 가능해지는 것을 특징으로 하는 정보 처리 장치이다.

제5 형태는 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 포함하고, 상기 정보 처리 장치의 디지털 신호를 전달하는 상기 신호선에서의 신호치의 반전에 대응하여 전력의 소비가 가능해지는 것을 특징으로 하는 정보 처리 장치이다.

제6 형태는 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선과, 상기 제1 혹은 제2 정보 처리 장치 중 적어도 한쪽으로부터의 디지털 신호에 기초하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여, 상기 신호선에서의 전송 신호의 신호치의 반전에 대응하여 제2 전력의 소비가 이루어지는 수단을 포함하는 것을 특징으로 하는 정보 처리 장치이다.

제7 형태는 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 포함하고, 상기 정보 처리 장치와 상기 신호선 간에서 상기 정보 처리 장치에서의 신호를 암호화가 가능하며 또한 상기 신호선에서부터 암호화되어 전송되는 신호를 복호화하는 것이 가능한 것을 특징으로 하는 정보 처리 장치이다.

제8 형태는 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선을 포함하고, 상기 제1 정보 처리 장치 혹은 제2 정보 처리 장치 중 적어도 하나와 상기 신호선 간에서 상기 제1 정보 처리 장치 혹은 제2 정보 처리 장치에서의 신호를 암호화하고 또한 상기 신호선에서부터 전송되어 오는 신호를 복호화하는 것이 가능한 것을 특징으로 하는 정보 처리 장치이다.

제9 형태는 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선을 포함하고, 상기 제1 정보 처리 장치에서의 신호를 암호화하고, 상기 암호화된 제1 정보 처리 장치에서의 신호를 복호화하여 제2 정보 처리 장치에 입력하고 또한 상기 제2 정보 처리 장치의 출력을 암호화하고, 상기 암호화된 제2 정보 처리 장치에서의 신호를 복호화하여 제1 정보 처리 장치에 입력하는 것이 가능한 것을 특징으로 하는 정보 처리 장치이다.

제10 형태는 정보 처리 장치와, 정보 기억 장치와, 적어도 상기 정보 처리 장치에 연결된 신호선을 포함하고, 적어도 상기 정보 기억 장치로의 정보의 저장은 상기 저장해야 할 정보를 암호화하여 이루어지며 또한 상기 정보 기억 장치에 저장된 정보의 복호화가 가능한 것을 특징으로 하는 정보 처리 장치이다.

제11 형태는 정보 처리 장치와, 정보 기억 장치와, 적어도 상기 정보 처리 장치에 연결된 신호선을 포함하고, 적어도 상기 정보 기억 장치로의 정보의 저장은 상기 저장해야 할 정보를 암호화하여 이루어지며 또한 상기 정보 기억 장치에 저장된 정보를 복호화하여 상기 신호선을 통하여 상기 정보 처리 장치에 입력이 가능한 것을 특징으로 하는 정보 처리 장치이다.

제12 형태는 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 포함하고, 상기 정보 처리 장치에서부터의 출력되는 신호열이 그 순서를 다르게 하여 상기 신호선이 전달되고 또한 상기 신호열이 다르게 된 순서를 복원이 가능한 것을 특징으로 하는 정보 처리 장치이다.

제13 형태는 정보 처리 장치와, 상기 제1 정보 처리 장치에 연결된 신호선을 포함하고, 상기 정보 처리 장치에서의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능해지는 것을 특징으로 하는 카드 부재이다.

또한, 본원은 이들의 열거는 피하겠지만, 여기에 예를 든 것 이외에, 상기한 여러가지 정보 처리 장치 혹은 상기한 여러가지 정보 기억 장치를 갖는 여러가지 카드 부재를 제공할 수 있는 것이다. 또한, 본원은 후술하는 정보 처리 장치 혹은 상기한 여러가지 정보 기억 장치를 갖는 여러가지 카드 부재를 제공할 수 있는 것이다.

제14 형태는 단말기와, 상기 단말기에 접속 가능한 카드 부재를 적어도 포함하고, 상기 카드 부재는 정보 처리 장치와, 상기 제1 정보 처리 장치로 연결된 신호선을 포함하고, 상기 정보 처리 장치로부터의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능해지는 것을 특징으로 하는 카드·시스템이다.

또한, 본원은 그 열거는 피하지만, 여기에서 예를 든 것 이외에, 상기 정보 처리 장치 혹은 상기 정보 기억 장치를 갖는 여러가지 카드·시스템을 제공할 수 있는 것이다. 또한, 본원은 후술하는 정보 처리 장치 혹은 상기한 여러가지 정보 기억 장치를 갖는 여러가지 카드·시스템을 제공할 수 있는 것이다.

그 외에, 본원 발명의 또 다른 여러가지 형태를 열거한다. 이들에 의해서 본원 발명의 여러가지 형태를 보다 구체적으로 이해한다.

제15 형태는 두개의 데이터 처리 장치 A, B와 이들을 접속하는 신호선(제어 신호에 의해서 버스 라인의 데이터를 클리어하지 않는 제어 방식으로 제어되는 신호선 : 스태틱 신호선)과, 제어 신호 발생 장치를 갖는 마이크로 컴퓨터에서 상기 데이터 처리 장치 A, B 간에서 상기 신호선을 통하여 정보의 전송을 행할 때, 상기 신호선에서 소비되는 전력과, 충방전 장치에서 소비되는 전력의 합이 일정해지도록, 제어 신호 발생 장치로부터의 신호에 따라서, 데이터 처리 장치 A에서부터 출력된 데이터(DATA)와, 직전에 상기 신호선이 싣고 있던 데이터(PBD)와, 직전에 충방전 장치에 입력된 데이터(CDD)에 대하여, 이하의 표 1에 따라서, 충방전 장치로의 입력을 행하고, 신호선에는 데이터 처리 장치 A로부터 출력된 데이터(DATA)를 입력하기 위해서 상기 데이터 처리 장치 A에 접속된 전력 발생 장치 C를 갖는 것을 특징으로 하는 정보 처리 장치이다.

또한, 여기서, 이해를 용이하게 하기 위해서, 본원 명세서에서 「전력 발생 장치(power consumption device)」와의 용어를 사용하겠지만, 이것은 상술한 바와 같이, 신호선에서의 전력의 소비 외에도 상기 신호선에서의 데이터의 전송에 따르는 전력 소비에 대응하는 전력의 소비를 행하게 하는 수단이다. 즉, 상기 용어에서의 「전력 발생」이란 신호선의 전력의 소비를 균일화하고, 전송하는 신호열에 상관없이, 기본적으로 동일한 전력의 소비를 행한다는 것을 의미한다. 이 장치가 일반적으로 「전력을 발생한다」는 뜻이 아니라는 것을 주기해둔다.

제16 형태는 두개의 데이터 처리 장치 A, B와 이들을 접속하는 신호선(제어 신호에 의해서 버스 라인의 데이터를 클리어하지 않는 제어 방식으로 제어되는 신호선 : 스태틱 신호선)과, 제어 신호 발생 장치를 갖는 마이크로 컴퓨터에서 상기 데이터 처리 장치 A, B 간에서 상기 신호선을 통하여 정보의 전송을 행할 때, 상기 신호선에서 소비되는 전력과, 충방전 장치에서 소비되는 전력의 합이 일정해지도록, 제어 신호 발생 장치로부터의 신호에 따라서 데이터 처리 장치 A에서부터 출력된 데이터(DATA)와, 직전에 상기 신호선이 싣고 있던 데이터(PBD)와, 직전에 충방전 장치에 입력된 데이터(CDD)에 대하여, 상기한 표 1에 따라서 충방전 장치로의 입력을 행하고, 신호선에는 데이터 처리 장치 A로부터 출력된 데이터(DATA)를 입력하기 위하여 상기 데이터 처리 장치 A, B 각각에 접속된 전력 발생 장치 C, D(C와 D가 동일한 경우를 포함한다)를 포함하는 것을 특징으로 하는 정보 처리 장치이다.

제17 형태는 제1 데이터 처리 장치와, 제2 데이터 처리 장치와, 이 양자를 접속하는 신호선과, 프리차지 신호의 제어 수단과, 상기 신호선에서 소비되는 제1 전력과, 상기 신호선에서의 전력 소비와는 다른 제2 전력을 소비하는 수단을 적어도 포함하고, 상기 제1 혹은 제2 데이터 처리 장치는 상기 제2 전력을 소비하는 수단에 접속되며 또한 상기 제2 혹은 제1 데이터 처리 장치는 상기 프리차지 신호의 제어 수단에 접속되며, 상기 제1과 제2 데이터 처리 장치 간에서 상기 신호선을 통하여 신호의 전송을 행할 때, 상기 제1 전력 소비와 상기 제2 전력 소비의 합이 소정치로 이루어지는 것과 같이 구성된 것을 특징으로 하는 정보 처리 장치이다.

제18 형태는 데이터 처리 장치 A와, 데이터 처리 장치 B와, 이들을 접속하는 신호선과 상기 신호선을 프리차지하기 위한 프리차지 신호선 제어 장치를 갖는 마이크로 컴퓨터에서, 상기 데이터 기억 장치는 상기 프리차지 신호선 제어 장치에 접속되며 또한 상보적(compensate) 프리차지 버스 제어 장치에도 접속되며, 상기 프리차지 버스 제어 장치는 상기 데이터 신호선에 접속되며, 상기 상보적 프리차지 버스 제어 장치는 충방전 장치에 접속되며, 상기 데이터 신호선에서의 소비 전력과, 상기 충방전 장치에서 소비되는 전력의 합이 일정해지도록 상기 데이터 신호선의 프리차지 직후에 버스에 흘리는 데이터를 비트 반전하여 상기 충방전 장치에 입력하는 상기 상보적 프리차지 버스 제어 장치를 포함하는 것을 특징으로 하는 정보 처리 장치이다.

제19 형태는 두개의 데이터 처리 장치 A, B와, 이들을 접속하는 신호선과 상기 신호선을 프리차지하는 프리차지 신호선 제어 장치를 갖는 정보 처리 장치에 있어서, 신호선 도중에 반전 장치를 포함하고, 반전 장치를 끼워서 동일한 배선 용량을 갖는 정논리와 부논리의 신호선으로 구성되는 신호선을 포함하는 것을 특징으로 하는 정보 처리 장치이다.

제20 형태는 데이터 처리 장치 A와 데이터 처리 장치 B와 이들을 연결하는 신호선을 갖는 정보 처리 장치에서 신호선과 데이터 처리 장치 B의 데이터를 암호화하기 위한 암호화 장치, 복호화 장치를 데이터 처리 장치 A와 신호선 간에 포함하는 것을 특징으로 하는 정보 처리 장치이다.

제21 형태는 데이터 처리 장치 A와 데이터 처리 장치 B와 이들을 연결하는 신호선을 갖는 정보 처리 장치에 있어서, 신호선과 데이터 처리 장치 B 내의 데이터를 암호화·복호화하기 위한 암호화·복호화 장치를 데이터 처리 장치 A와 신호선 간 및 데이터 처리 장치 B와 신호선 간에 포함하는 것을 특징으로 하는 정보 처리 장치이다.

이하는 특히 본원의 정보 기억 장치에 관한 주된 발명의 여러가지 형태이다.

제21 형태는 데이터 처리 장치와 정보 기억 장치와, 이들을 연결하는 신호선을 포함하는 정보 처리 장치에 있어서, 데이터 처리 장치와 신호선 간에 암호화 장치를 포함하고, 신호선과 정보 기억 장치 간에 복호화 장치를 포함하는 것을 특징으로 한 정보 처리 장치이다.

제22 형태는 복수의 정보를 저장 가능하며, 저장된 복수의 정보의 저장 장소를 번지에 따라 구별하고, 기록·판독이 가능한 정보 기억 장치에서 정보를 저장할 때 정보를 암호화하는 암호화 장치와, 정보를 판독할 때 복호화 장치를 포함하는 것을 특징으로 하는 정보 기억 장치이다.

제23 형태는 데이터 처리 장치와, 정보를 미리 암호화하여 기억하고 있는 정보 기억 장치와, 정보 기억 장치와 데이터 처리 장치를 연결하는 신호선과, 암호화된 정보를 복호화하는 복호화 장치를 갖는 것을 특징으로 한 정보 처리 장치이다.

제24 형태는 기억 장치와, 기억 장치를 포함하는 데이터 처리 장치와, 이들을 연결하는 신호선에 접속되며, 기억 장치와 기억 장치를 포함하는 데이터 처리 장치 간의 정보 전송을 제어하는 정보 전송 제어 장치 장치에서 전송원의 정보가 저장된 번지를 기억하기 위한 어드레스 레지스터와, 전송처의 번지를 기억하기 위한 어드레스 레지스터와, 전송하는 정보의 수를 카운트하기 위한 수치를 저장하는 카운터와, 카운터의 값을 디크리먼트하기 위한 연산 회로와, 기억 장치 간에서 전송하는 데이터를 일시적으로 보존하는 데이터 버퍼와, 어드레스 레지스터의 값을 갱신하기 위한 연산 회로와, 전송 어드레스의 전송 순서를 랜덤화하는 회로를 포함하는 것을 특징으로 하는 정보 전송 제어 장치이다.

이상, 본원 발명에 관한 주된 발명의 여러가지 형태를 설명하였지만, 또한 본원 발명에서는 상기 충방전 장치로서, 데이터를 배송하는 신호선과 동등한 배선 용량을 포함하는 더미 신호선을 갖는 것을 이용할 수 있다. 또한, 상기 충방전 장치로서, 데이터를 배송하는 신호선과 동등한 프리차지 더미 신호선을 갖는 것을 이용할 수 있다.

또한, 키 정보를 이용하는 형태는 기동 시에 암호화에 이용하는 키 정보를 자동적으로 설정하는 암호화 키 자동 설정 장치를 이용할 수 있다. 혹은 키 정보를 이용하는 형태는 암호화에 이용하는 키 정보를 정기적으로 자동 재설정(automatically reconfigure)하는 암호화 키 자동 재설정 장치를 이용할 수 있다. 또한, 암호화의 키 정보의 일부로서 기억 장치의 번지 정보를 이용하는 암호화·복호화 장치를 이용할 수 있다. 또한, 암호화 복호화 장치로서 암호화의 키 정보를 설정·변경하는 수단을 포함하는 암호화 복호화 장치로서도 좋다.

또한, 본원 발명의 정보 처리 장치는 암호화에 이용한 키 정보 및 암호화의 방식 등의 복호화에 필요한 암호 정보를 기억하는 영역을 갖는 데이터 처리 장치 B와, 데이터 처리 장치 B 내에 기억된 암호 정보에 기초하여 복호화를 행하는 복호화 장치를 이용하여 구성할 수 있다. 또한, 암호화·복호화 장치로서 기억 장치를 복수의 영역으로 분할하고, 영역마다 암호화의 유무를 지정하기 위한 암호화 영역 지정 장치를 포함하고, 암호화하는지의 여부를 기억 장치의 영역에 따라서 지정 가능한 암호화·복호화 장치를 이용하여 구성할 수 있다. 또한, 암호화·복호화 장치로서 특정한 데이터 패턴에 대해서는 암호화를 행하지 않는 암호화·복호화 장치를 이용하여 구성할 수 있다.

또한, 본원 발명의 정보 처리 장치는 기동 시에 암호화에 이용하는 키 정보를 자동적으로 설정하는 암호화 키 자동 설정 장치를 이용하여 구성할 수 있다. 또한, 암호화에 이용하는 키 정보를 정기적으로 자동 재설정하는 암호화 키 자동 재설정 장치를 이용하여 구성할 수 있다.

또한, 본원 발명의 정보 처리 장치는 복수의 정보를 저장 가능하고, 저장된 복수의 정보의 저장 장소를 번지에 따라 구별하고, 기록·판독이 가능한 정보 기억 장치에서 정보를 저장할 때 정보를 암호화하는 암호화 장치와, 정보를 판독할 때 복호화 장치를 이용할 수 있다. 또한, 암호화·복호화 장치의 암호화 키를 자동적으로 초기화하는 암호화 키 자동 설정 장치를 이용할 수 있다. 또한, 본원 발명의 정보 처리 장치는 암호화를 행하는 기억 영역을 지정하는 암호화 영역 지정 레지스터와, 암호화 영역 지정 레지스터의 값과, 번지 정보를 참조하여 암호화를 행할지의 여부를 판정하고, 특정한 기억 영역의 정보만을 암호화하는 것을 가능하게 하는 암호화 영역 판정 장치를 이용할 수 있다.

도 1은 마이크로 컴퓨터의 기본 구성을 나타내는 도면.

도 2는 IC 카드에서의 반도체 집적 회로 장치의 배치를 나타낸 도면.

도 3은 카드·시스템의 개요를 나타낸 구성도.

도 4는 통례의 IC 카드용 반도체 장치에서의 1사이클의 소비 전력을 나타내는 전류 파형을 나타낸 도면.

도 5는 본원 정보 처리 장치의 제1 실시 형태를 나타낸 기본 구성도.

도 6은 데이터의 일시 기억을 위한 플립플롭의 예를 나타낸 도면.

도 7은 신호선의 상태와 전력 소비를 위한 컨덴서의 상태를 나타낸 도면으로, (a)는 프리차지 방식인 경우, (b)는 스태틱 방식인 경우의 여러가지 예를 나타낸 도면.

도 8은 본원 정보 처리 장치의 제2 실시 형태를 나타낸 기본 구성도.

도 9는 본원 정보 처리 장치의 제2 실시 형태의 다른 예를 나타낸 기본 구성도.

도 10은 본원 정보 처리 장치의 제3 실시 형태를 나타낸 기본 구성도.

도 11은 본원 정보 처리 장치의 제4 실시 형태를 나타낸 기본 구성도.

도 12는 본원 정보 처리 장치의 제5 실시 형태를 나타낸 기본 구성도.

도 13은 본원 정보 처리 장치의 제6 실시 형태를 나타낸 기본 구성도.

도 14는 본원 정보 처리 장치의 제7 실시 형태를 나타낸 기본 구성도.

도 15는 본원 정보 처리 장치의 제8 실시 형태를 나타낸 기본 구성도.

도 16은 본원 정보 처리 장치의 제9 실시 형태를 나타낸 기본 구성도.

도 17은 본원 정보 처리 장치의 제10 실시 형태를 나타낸 기본 구성도.

도 18은 본원 정보 처리 장치의 제11 실시 형태를 나타낸 기본 구성도.

도 19는 본원 정보 처리 장치의 제12 실시 형태를 나타낸 기본 구성도.

도 20은 암호화 판정 회로의 일례를 나타낸 도면.

도 21은 본원 정보 처리 장치의 제13 실시 형태를 나타낸 기본 구성도.

도 22는 본원 정보 처리 장치의 제14 실시 형태를 나타낸 기본 구성도.

도 23은 본원 정보 처리 장치의 제15 실시 형태를 나타낸 기본 구성도.

도 24는 본원 정보 처리 장치의 제16 실시 형태를 나타낸 기본 구성도.

도 25는 본원 정보 처리 장치의 제17 실시 형태를 나타낸 기본 구성도.

도 26은 본원 정보 처리 장치의 제18 실시 형태를 나타낸 기본 구성도.

도 27은 본원 정보 처리 장치의 제19 실시 형태를 나타낸 기본 구성도.

도 28은 본원 정보 처리 장치의 제20 실시 형태를 나타낸 기본 구성도.

도 29는 본원 정보 처리 장치의 제21 실시 형태를 나타낸 기본 구성도.

도 30은 본원 정보 처리 장치의 제22 실시 형태를 나타낸 기본 구성도.

도 31은 본원 정보 처리 장치의 제23 실시 형태를 나타낸 기본 구성도.

도 32는 메모리셀 어레이 중 하나의 예를 나타낸 도면.

도 33은 본원 정보 처리 장치의 제24 실시 형태를 나타낸 기본 구성도.

도 34는 본원 정보 처리 장치의 제25 실시 형태를 나타낸 기본 구성도.

도 35는 본원 정보 처리 장치의 제26 실시 형태를 나타낸 기본 구성도.

도 36은 본원 정보 처리 장치의 제27 실시 형태를 나타낸 기본 구성도.

도 37은 본원 정보 처리 장치의 제28 실시 형태를 나타낸 기본 구성도.

도 38은 본원 정보 처리 장치의 제29 실시 형태를 나타낸 기본 구성도.

도 39는 본원 정보 처리 장치의 제30 실시 형태를 나타낸 기본 구성도.

도 40은 키 버퍼의 실장예를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

8001: 중앙 연산 장치

8002: 기억 장치

8003: 신호선

51: 칩

52: IC 카드

53: 리더 라이터

54: 컨트롤 프로세서

55: 자기 디스크

0101, 0401, 0501: 정보 처리 장치 ROM

0102, 0201, 0301, 0251, 0402, 0502: 정보 처리 장치 CPU

0202, 0252, 0302: 정보 처리 장치 RAM

1101, 1301, 1401, 1501, 1601, 1701: 데이터 처리 장치 CPU

1102, 1302, 1402, 1502, 1602, 1702: 데이터 처리 장치 RAM

0113, 0213, 0263, 0312, 0408, 0506: 신호선

0114, 0115, 0116, 0117, 0118, 0119: 전력 발생 장치

0309, 0507: 더미 신호선

0407, 0505, 5008: 프리차지 신호선 제어 장치

5003: 반전 장치

51101: 데이터 처리 장치

51102: 정보 기억 장치

51107, 7007: 데이터 버스

51108, 7008: 어드레스 버스

7002: 메모리셀 어레이

도 5는 발명의 제1 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 물론, 도 5는 정보 처리 장치의 상기 발명에 관계된 부분의 주요부만을 예시하고 있다. 상기 정보 처리 장치의 다른 부분은 통례의 구성을 이용하면 충분하다.

본 실시 형태 예의 정보 처리 장치는, 정보 처리 장치 A(ROM ; 0101 ; Read Only Memory : 리드·온리·메모리)와 데이터 처리 장치 B(CPU ; 0102 ; Central Processing Unit : 중앙 처리 장치)가 신호선(버스 라인 ; 0113)으로 접속되어 있다. 그리고, 정보 처리 장치 A측에 전력 발생 장치 C(0114)가 설치되고 있다.

이 전력 발생 장치 C의 예는 배타적 논리합 연산 장치(EXOR ; 0103, 0104), 인버터(0105), PMOS 게이트 회로(0107), NMOS 게이트 회로(0108), 저항기 R(0109), 컨덴서 C(0110), 데이터의 일시 기억용 래치 회로(플립플롭) 등을 가지고 도면과 같이 구성되고 있다. 또한, 리드·온리·메모리는 데이터 판독 전용 메모리로서, 데이터의 기록은 할 수 없다. 데이터의 일시 기억용 래치 회로는 참조 부호 0111, 0112로 표시된 것들로 구성되고 있다.

또한, 여기서 데이터 처리 장치(ROM) 등의 표시는 ROM을 주로 구성한 데이터 처리 장치를 의미하고 있다. 다른 정보 처리 장치(RAM)도 마찬가지이다.

또한, 이 예에서 저항기 R(0109)의 저항치는 신호선의 저항치와 동일한 것으로 하고, 컨덴서 C(0110)의 정전 용량은 신호선의 신호 용량과 동일한 것으로 한다. 여기서는 설명을 간단하게 하기 위해서, 신호선의 사이즈는 1비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 또한, 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명함으로써 충분히 납득할 수 있는 것이다.

우선, 본원 발명을 이용하지 않은 통례의 반도체 기억 장치에서는 신호선을 통하는 소비 전력의 관측으로부터, 반도체 장치의 내부 정보를 어떻게 추정할 수 있는 것인지를 설명한다. 이 설명에 의해서 본원 발명의 유효성이 충분히 이해될 것이다.

정보 처리 장치 A(ROM ; 0101) 내에 기억되어 있는 데이터를 데이터 처리 장치 B(CPU ; 0102)에 전송하는 경우, 이것을 신호선(버스 라인 ; 0113)에 실어서 전송해야만 한다. 여기에, 신호선(버스 라인 ; 0113)의 데이터 전송에 요하는 소비 전력을 관측하는 관측자(observer)가 있던 경우, 상기 관측자는 본원 발명에 관계되는 전력 발생 장치 C가 없으면 다음과 같은 사실을 관측할 수 있다. 즉, 데이터가 가령 「01000101001」이라는 배열이었다고 하면, 0에서 1, 1에서 0으로 비트 반전할 때 발생하는 소비 전력을 관측함으로써, 「반전, 반전, 미반전, 미반전, 반전, 반전, 반전, 반전, 미반전, 반전」이라는 것을 알 수 있다.

이 소비 전력의 관측 결과에 기초하는 「반전과 미반전」의 데이터 열은 상기 데이터 열 바로 앞의 데이터 비트의 값에 따라 다음 2개의 상태인 것이 판명된다. 즉, 상기 데이터의 바로 앞의 데이터 비트의 값이 불분명한 경우, 다음의 2개의 상태이다.

(1) 바로 앞의 데이터가 0이라고 가정한 경우, 상기 데이터 열은 01000101001인 것으로 된다.

(2) 바로 앞의 데이터가 1이라고 가정한 경우, 상기 데이터 열은 10111010110인 것으로 된다.

이와 같이, 소비 전력의 관측에 의한 분석은 본래는 2의 12승 즉 4096 그대로 되어 있는 데이터 열이 상기한 2가지까지 감소한다. 따라서, 매우 많이 존재하는 정보의 가능성이 불과 2개의 가능성까지 추측되고, 따라서, 존재하는 것이 2개의 가능성이면, 그 가능성으로부터 내부 정보를 충분히 파악하는 것이 가능해진다.

본원 발명은 이러한 소비 전력의 분석을 방지하는 하나의 방책을 제공하는 것이다.

또한, 여기서, 본원 발명의 정보 처리 장치의 동작의 설명을 하는데 앞서서 본원 발명에 관계되는 전력 발생 장치의 예에 대하여 설명한다. 물론, 예시하는 전력 발생 장치 이외에도 구체적 구성을 생각하는 것은 가능하다. 이하에 사례에 대해서도 마찬가지이다.

도 5에서 점선으로 둘러싼 부분(0115)은 본 전력 발생 장치의 논리 연산을 행하는 회로 영역을 나타낸다. 참조 부호 0203과 0204는 배타적 논리합을 행하는 회로이다. 참조 부호 0205는 반전 회로로, 「0」의 입력에 대해서는 「1」을 출력하는 회로이다.

이 회로의 논리식 표시는 다음과 같아진다.

R=not(CDD exor(PBD exor DATA))

이 논리식의 출력은 전술한 표 1과 같이 된다. 이것은 배타적 논리합(exor)이 표 2가 되기 때문에 용이하게 이해할 수 있다.

또한, 여기서 CDD는 고찰하는 데이터 신호 직전에 충방전 장치에 입력된 데이터, PBD는 고찰하는 데이터 신호 직전에 상기 신호선이 싣고 있던 데이터, 또한 DATA는 데이터 처리 장치 A에서부터 출력된 데이터이다.

또한, PBD 혹은 CDD의 데이터의 일시 기억 방법으로서, 도 6에 예시하는 플립플롭을 예로 들 수 있다. 여기서, NAND(902, 903, 904, 905)는 표 3에 따라서 출력하는 연산 장치이다. NOT(901)는 비트를 반전하는 장치에서 도 4에서의 비트 반전 회로와 같은 것이다.

도 6에 데이터의 일시 기억용 플립플롭 회로는, 제어 신호가 1일 때, PBD는 버스의 데이터를 출력하고, 제어 신호가 0일 때, PBD는 그 이전의 값을 유지한다. 본 플립플롭 회로의 보다 구체적인 사용 형태는 후술된다.

실제, 제어 신호를 CS(Control Signal), 버스 라인의 데이터를 BUS라고 표시하면, 이 플립플롭 회로의 동작은 다음 4개의 논리식으로 나타낼 수 있다.

x=BUS nand CS

y=(not BUS) nand CS

PBD=x nand PBD

z=y nand PBD

지금, 제어 신호 CS가 1이라고 하면, nand는 비트를 반전하기 때문에 상술한 논리식은 다음과 같아진다.

x=not BUS

y=BUS

z=y nand PBD

PBD=x nand z

따라서, BUS가 1이면0nand z=1에서부터, PBD=1이 된다. BUS가 0이면 z=0 nand PBD=1, PBD=(not BUS) nand 1=BUS=0이 된다. 이렇게 해서, PBD는 BUS와 일치한다.

한편, 제어 신호가 0일 때는 x도 y도 1이므로 PBD는 앞의 값을 유지한다.

<본원 발명의 제1 실시 형태에서의 동작>

다음에 본 예의 정보 처리 장치에서의 데이터 전송의 처리를, 도 1을 참작하여 구체적으로 설명한다. ROM(0101)으로부터 프로그램의 일부인 명령[EXOR R2, R4]이 신호선(0113)을 통하여 CPU에 전송되는 경우를 생각한다. 이것이, 16진수이고, [CA 24]라는 기계어에 대응하게 한다. 이 데이터는 신호선에 흐를 때, 11001010001000100이라는 비트 패턴이 된다.

우선, 다음의 초기 조건을 가정하여 고찰한다. 제1에 이 데이터 직전에 신호선에 실은 데이터가 0이라고 가정한다. 또한, 제2에 정상 소비 전력 발생 장치 C의 컨덴서는 충전 상태에 있다고 한다. 즉, 이 상태는 데이터 1이 실려 있던 상태에 대응한다. 또한, 제3에 CPU로부터 데이터가 버스에 실렸다는 것을 알리는 제어 신호가 래치(0111, 0112)에 입력되는 것으로 한다.

[(1) 신호 열의 최초의 「1」의 전송=데이터 「0」에서 「1」의 변환 동작]

우선, 최초의 1이 실렸을 때, 신호선(0113)은 충전되며, 상기 신호선(0113)에 1이 실려 있던 상태가 된다. 이 때, 동일 데이터가 정상 소비 전력 발생 장치 C(0114)에 입력된다. 이 때, 전력 발생 장치 C(0114)가 어떻게 동작할지를 상세히 설명한다.

CPU로부터의 데이터 1은 배타적 논리합 연산 장치(0103)에 입력된다. 동시에, CPU로부터 데이터의 출력 신호를 받아서, 래치 회로(0112)는 보유하고 있는 신호선(0113)에 직전에 실려 있던 값 0을 배타적 논리 연산 장치(0103)에 입력한다. 이 때, 배타적 논리 연산 장치(0103)는 이하의 전술한 표 2에 따라서 연산을 행하므로, 0과 1의 배타적 논리합은 1이 된다. 이 값이 배타적 논리합 연산 장치(0104)에 입력된다.

CPU로부터의 데이터의 출력 신호를 받아서, 래치 회로(0111)는 보유하고 있는 컨덴서(0110)의 데이터(전하) 1을 배타적 논리합 연산 장치(0104)에 입력하므로, 배타적 논리합 연산 장치(0104)는 표 2에 따라서, 0을 출력한다. 이 값은 인버터(0105)에 입력되며 전술한 표 3에 따라서 값 1을 출력한다.

이 1라는 값이 PMOS 게이트(0107)에 입력된다. PMOS는 게이트 전압이 LOW일 때만 통전하므로, 이 경우에는 통전하지 않는다. 한편, 인버터(0105)로부터 출력된 값 1은 NMOS 게이트(0108)에 입력되어 있다. 이에 따라, 게이트(0108)가 통전하여, 컨덴서(0111)가 방전을 행한다. 이것에 의해서 신호선(0113)과 컨덴서(0111)에서의 전력 소비량의 합은 신호선을 1개 충전했을 때와 동일하게 된다.

[(2) 데이터의 「1」에서 「1」로의 변환 동작]

다음의 데이터는 1로 바로 앞의 신호선(0113)의 데이터도 1이다. 컨덴서는 충전 상태이다. 이 때의 정상 소비 전력 발생 장치의 동작은 이하와 동일하다.

우선, 정보 처리 장치 B(CPU ; 0102)로부터의 데이터 1이 실릴 때는 신호선(0113)은 이미 충전 상태에 있어 신호선(0113)은 충전되지 않는다. 이 때, 동일 데이터가 정상 소비 전력 발생 장치 C(0114)에 입력된다. 정보 처리 장치 B(CPU ; 0102)로부터의 데이터 1은 배타적 논리합 연산 장치(0104)에 입력된다.

동시에, 정보 처리 장치 B(CPU ; 0102)로부터 데이터의 출력 신호를 받아서, 래치 회로(0112)는 보유하고 있던 신호선(0113)에 직전에 실려 있던 값 1을 배타적 논리 연산 장치(0103)에 입력한다. 이 때, 배타적 논리 연산 장치(0103)는 표 2에 따라서 연산을 행하므로 1과 1의 배타적 논리합은 0이 된다. 이 값이 배타적 논리합 연산 장치(0104)에 입력된다.

정보 처리 장치 B(CPU ; 0102)로부터의 데이터의 출력 신호를 받아서, 래치 회로(0111)는 보유하고 있는 컨덴서(0110)의 데이터(전하 ; 1)를 배타적 논리합 연산 장치(0104)에 입력하므로, 배타적 논리합 연산 장치(0104)는 표 2에 따라서 1을 출력한다. 이 값은 인버터(0105)에 입력되며 표 3에 따라서 값 0을 출력한다.

이 0라는 값이, PMOS 게이트(0107)에 입력된다. 이 PMOS는 게이트 전압이 Low일 때만 통전한다. 따라서, 이 경우에는 통전 상태가 되며 Vdd가 공급되며 컨덴서(0110)가 충전된다. 한편, 인버터(0105)로부터 출력된 값 0은 NMOS 게이트(0108)에 입력되어 있다. 이에 따라, 이 NMOS 게이트(0108)가 통전하지 않는다. 여기서 컨덴서(0110)는 1 비트분의 전력을 소비하고, 이에 의해서 신호선(0113)과 컨덴서(0110)에서의 전력 소비량의 합은 신호선을 1개 충전했을 때와 동일하게 된다.

[(3) 데이터의 「1」에서부터 「0」으로의 변환 동작]

다음의 데이터는, 0이다. 신호선(0113)의 데이터는 1이며, 컨덴서(0110)는 방전한 상태에 있다. 이 때의 전력 발생 장치(0114)의 동작은 다음과 같이 된다.

우선, 정보 처리 장치 B(CPU ; 0102)로부터의 데이터 0이 실릴 때는, 신호선(0113)은 충전 상태에 있으므로, 신호선(0113)으로서는 방전이 행해진다. 신호선(0113) 상의 전하는 방전에 의해서 1비트분의 전력을 소비한다. 이 때, 동일 데이터 0이 정상 소비 전력 발생 장치 C(0114)에 입력된다. 정보 처리 장치 B(CPU ; 0102)로부터의 데이터 0은 배타적 논리합 연산 장치(0103)에 입력된다. 동시에, 정보 처리 장치 B(CPU ; 0102)로부터 데이터의 출력 신호를 받아서, 래치 회로(0112)는 보유하고 있는 신호선(0113) 직전에 실려 있던 값 1을 배타적 논리 연산 장치(0103)에 입력한다. 이 때, 배타적 논리 연산 장치(0103)는 표 2에 따라서 연산을 행하므로, 0과 1의 배타적 논리합은 1이 된다. 이 값이 배타적 논리합 연산 장치(0104)에 입력된다.

정보 처리 장치 B(CPU ; 0102)로부터의 데이터의 출력 신호를 받아서, 래치 회로(0111)는 보유하고 있는 컨덴서(0110)의 데이터(전하) 0을 배타적 논리합 연산 장치(0104)에 입력하므로, 배타적 논리합 연산 장치(0104)는 표 2에 따라서 1을 출력한다. 이 값은 인버터(0105)에 입력되며 표 3에 따라서 값 0을 출력한다.

이 0이라는 값이 PMOS 게이트(0107)에 입력된다. 이 PMOS는 게이트 전압이 Low일 때만 통전한다. 따라서, 이 경우에는 통전 상태가 되며 Vdd가 공급되며, 컨덴서(0110)의 충전이 행해진다. 한편, 인버터(0105)로부터 출력된 값 0은 NMOS 게이트(0108)에 입력되어 있다. 이에 따라, 이 NMOS 게이트(0108)가 통전하지 않는다. 이것에 의해서 신호선(0113)과 컨덴서(0110)에서의 전력 소비량의 합은 신호선을 1개충전했을 때와 동일해진다.

이하, 완전히 마찬가지의 흐름으로, 표 1의 모든 경우를 유도할 수 있다. 도 7의 (b)는 앞의 명령 코드 「1100101000100100」에 대한 데이터의 흐름과 컨덴서의 상태를 나타내고 있다.

이와 같이 하여, 모든 패턴에 대하여, 신호선(0113)과 컨덴서(0110)의 소비 전력의 합은 신호선(0113)의 1비트 충방전에서 소비되는 전력과 동일하다. 따라서, 디바이스의 소비 전력을 조사함으로써 신호선(0113)을 실은 데이터를 추측하는 것이 곤란해진다.

이렇게 해서 제조된 정보 처리 장치를 내장하는 반도체 집적 회로 장치를 카드 부재에 적용하여, 고 시큐러티의 카드 부재를 제공할 수 있다. 카드 부재에서의 반도체 집적 회로 장치의 배치는 도 2에 도시한 것과 기본적으로 마찬가지이다. 카드 부재로서는 접촉형과 비접촉형이 있지만, 본원 발명은 어느쪽의 방식에도 당연히 적용할 수 있다.

그리고, 상기 칩은 이들의 신호를 외부로부터 즉, 예를 들면 단말기로부터 공급됨으로써 가동한다.

또한, 상기 단말기 자체는 기본적으로 통례인 카드·시스템을 이용하면 충분하다. 이하, 간단하게 카드·시스템의 동작을 예시한다. 도 3은 이 카드·시스템의 개념을 예시한다.

IC 카드(52) 중에는 칩(51)이 있고, 리더 라이터(53)와 데이터의 교환을 행하는 예를 나타내고 있다. 리더 라이터 내에는 컨트롤 프로세서(54) 및 데이터 베이스가 되는 자기 디스크(55) 등이 존재한다. 우선, 리더 라이터(53)로부터 IC 카드(52)에 대하여, ID의 조회가 행해진다. 우선, 리더 라이터(53)로부터 IC 카드(52)에 대하여, ID(IDENTIFICATION), 예를 들면, 상기 카드의 관리 책임자(holder)를 특정하기 위한 성명 코드 또는 인식 코드의 조회가 행해진다. 도 3에는 이 상태를 (1)로서 나타내었다.

이 성명 코드 또는 인식 코드는 IC칩 중에 있는 소정의 영역에 저장되어 있다. IC 카드는 성명 코드를 리더 라이터에 대답한다. 도 3에는 이 상태를 (2)로 하여 나타내었다. 리더 라이터(53)는 데이터 베이스에 있는 성명 코드를 검색하여 데이터 베이스 상의 키 코드를 획득한다. 리더 라이터는 난수를 IC 카드에 보낸다. 이 난수는 예를 들면 리더 라이터 내의 MPU에서 회로적으로 발생된다. LAN 등으로 서버측에서부터 난수를 공급할 수 있다. IC 카드는 난수를 수취한 시점에서, 커맨드에 의해서 리더 라이터로부터 지시를 받아서, 난수를 키 코드 발생부에 따라서 발생한 키 코드에 의해서 암호화한 난수를 작성한다.

한편, 리더 라이터는 IC 카드와 마찬가지로 데이터 베이스로부터 얻은 키 코드를 사용하여, IC 카드로 보낸 것과 동일 난수를 암호화한다. 이에 의해서 얻어진 암호화된 난수의 결과와 앞의 IC 카드로부터의 암호화된 난수를 대조하여, 일치하면, IC 카드와 리더 라이터의 상호 인식(mutual authentication)이 완료하여, IC 카드의 정당성이 인정된다.

이와 같이 하여, 본 시스템에서는 이 키 코드가 리더 라이터로 전해지면 리더 라이터는 자기 디스크 중의 ID를 검색하여, 정확하게 등록된 키 코드에 의한 ID라고 인식한다.

생성된 IC 카드의 키 코드(ID 코드)는 성명 코드 또는 인식 코드와 함께 데이터 베이스에 저장된다.

생성된 키 코드는 전자 화폐로서 IC 카드가 사용될 때의 본인 인증이나 위조 체크나 IC 카드와 리더 라이터의 상호 인증에 사용할 수 있다.

상기 시스템은 예를 들면 일반 상점에서의 지불이나 티켓의 구입, 정기권에서의 개찰, 면허증의 체크, 텔레폰 카드에 의한 전화 등등 많은 분야에 응용할 수 있다.

이상과 같은 카드 부재 및 카드·시스템은 이하에 진술하는 발명의 여러가지 형태를 이용하여 실시 가능한 것은 물론이다.

계속해서, 본원 발명에 관계되는 정보 처리 장치의 실시의 여러가지 형태를 설명한다.

도 8은 발명의 제2 실시 형태를 설명하기 위한 정보 처리 장치의 개요의 기본 구성도이다. 본 예는 정보 처리 장치 간의 신호의 전달이 양 방향으로 행해지고 또한 전력 발생 장치를 양쪽의 정보 처리 장치에 공유하여 설치된 예이다.

본 실시예의 정보 처리 장치에서는 정보 처리 장치 A(CPU ; 0201)와 정보 처리 장치 B(RAM ; 0202 ; Random Access Memory 데이터의 기록 및 판독이 가능한 메모리)가 신호선(버스 라인 ; 0213)에 의해서 연결될 수 있다. 그리고, 정보 처리 장치 A(CPU ; 0201)와 정보 처리 장치 B(RAM ; 0202)에 대하여 전력 발생 장치 C(0114)가 설치되고 있다.

전력 발생 장치 C(0114)는 배타적 논리합 연산 장치(EXOR ; 0203, 0204), 인버터(0205), NMOS 게이트 회로(0207), PMOS 게이트 회로(0208), 저항기 R(0209), 컨덴서 C(0210), 데이터의 일시 기억용 래치 회로(플립플롭 ; 0211, 0212)를 갖는다. 여기서, 저항기 R(0209)의 저항치는 신호선의 저항치와 동일한 것으로 하고, 컨덴서 C(0210)의 정전 용량은 신호선의 신호 용량과 동일한 것으로 한다. 여기서는 간단하게 하기 위해서, 신호선의 사이즈는 1비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 또한, 신호선의 사이즈, CPU의 비트수는, 본 발명에서 본질적이지는 않다.

따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하면 충분하다.

본 실시 형태에서는 전술한 정보 처리 장치의 제1 실시 형태의 구성을 일부 그대로 이용하고 있다. 특히, 정보 처리 장치 A(CPU ; 0201)로부터, 정보 처리 장치 B(RAM ; 0202)에 데이터를 신호선(0213)에 의해서 전송하는 경우에는 제1 실시 형태의 정보 처리 장치의 예에서의 ROM으로부터 RAM에 데이터를 전송할 때 정상 소비 전력 발생 장치의 동작과 완전히 동일 동작을 행한다.

본 예에서 특징적인 것은, 정보 처리 장치 간의 신호의 전달이 양 방향으로 행해지는 것이다. 즉, 그것은 제1 실시 형태의 정보 처리 장치의 예와 같이 일방적인 데이터 전송이 아니라, 정보 처리 장치 A(CPU ; 0201)로부터 정보 처리 장치 B(RAM ; 0202)로의 데이터 전송뿐만아니라, 정보 처리 장치 B(RAM ; 0202)로부터 정보 처리 장치 A(CPU ; 0201)로의 데이터 전송도 행한다는 것이다.

따라서, 이에 따라 정상 소비 전력 발생 장치(0114)가 그 양쪽의 데이터 전송에 있어서 그 기능을 완수하도록 접속되어 있다.

본 예에서는 정보 처리 장치 A(CPU ; 0201)가 정보 처리 장치 B(RAM ; 0202)에 대하여 데이터의 판독 신호를 보내고, 그것을 받아 정보 처리 장치 B(RAM ; 0202)가 데이터를 신호선(0213)에 실음과 동시에, 배타적 논리합 연산 장치(0203)에도 데이터를 송신한다. 이 이후의 동작은 제1 실시 형태의 정보 처리 장치의 예에서 정보 처리 장치 A(ROM ; 0101)로부터, 정보 처리 장치 B(CPU ; 0102)에 데이터를 전송할 때의 정상 소비 전력 발생 장치(0114)의 동작과 완전히 동일하다. 따라서, 그 동작의 상세 설명은 생략한다.

도 8에서는 정보 처리 장치 A(CPU ; 0201)와 정상 소비 전력 발생 장치 C(0114)와의 거리가 정보 처리 장치 B(RAM ; 0202)와 정상 소비 전력 발생 장치 C(0114) 간의 거리보다도 짧게 도시되어 있다. 그러나, 실제의 구성에서는, 거의 동일 거리에 위치시켜서, 정보 처리 장치 A(CPU ; 0201) 혹은 정보 처리 장치 B(RAM ; 0202)와 정상 소비 전력 발생 장치 C(0114)와의 데이터의 교환을 행하는 신호선은 정보 처리 장치 A(CPU ; 0201) 혹은 정보 처리 장치 B(RAM ; 0202)와 신호선(0213) 간의 신호선보다도 짧은 것으로 한다. 이 때, 소비 전력을 조사하는 것에 따라 신호선(0213)을 실은 데이터를 추측하는 것이 곤란해진다.

도 9는 발명의 제2 실시 형태의 변형예를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 정보 처리 장치 간의 신호의 전달이 양 방향으로 행해지고 또한 전력 발생 장치가 양쪽의 정보 처리 장치에 대응하여 설치된 예이다.

본 실시예의 정보 처리 장치는 정보 처리 장치 A(CPU ; 0251), 정보 처리 장치 B(RAM ; 0252)가 신호선(버스 라인 ; 0263)에 의해서 연결되어 있다. 그리고, 상기 양쪽의 정보 처리 장치에 대하여 전력 발생 장치 C(0115) 및 전력 발생 장치 D(0116)가 배치되어 있다.

전력 발생 장치 C(0115)는 배타적 논리합 연산 장치(EXOR ; 0253, 0254), 인버터(0255), PMOS 게이트 회로(0257), NMOS 게이트 회로(0258), 저항기 R(0259), 컨덴서 C(0260), 데이터의 일시 기억용 래치 회로(플립플롭 ; 0261, 0262)을 가지고 구성된다. 전력 발생 장치 D는 배타적 논리합 연산 장치(EXOR ; 0264, 0265), 인버터(0266), PMOS 게이트 회로(0268), NMOS 게이트 회로(0269), 저항기 R(0270), 컨덴서 C(0271), 데이터의 일시 기억용 래치 회로(플립플롭 ; 0272, 0273)를 가지고 구성된다.

다음에, 다음의 조건을 가정하여 그 동작을 고찰한다. 저항기 R(0259)의 저항치는 신호선의 저항치와 동일한 것으로 하고, 컨덴서 C(0260)의 정전 용량은 신호선의 신호 용량에 같은 것으로 한다. 여기서는 간단하게 하기 위해서, 신호선의 사이즈는 1비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 또한, 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하면 충분하다.

본 예에서는 제1 실시 형태의 정보 처리 장치의 예의 구성을 일부 그대로 이용하고 있다. 특히, 정보 처리 장치 A(CPU ; 0251)로부터, 정보 처리 장치 B(RAM ; 0252)에 데이터를 신호선(0263)에 의해서 전송하는 경우에는 제1 실시 형태의 정보 처리 장치의 예에서 정보 처리 장치 A(ROM ; 0101)로부터, 정보 처리 장치 B(CPU ; 0102)로 데이터를 전송할 때의 정상 소비 전력 발생 장치의 동작과 완전히 동일 동작을 행한다. 따라서, 그 상세 설명은 생략한다.

본 예에서 특징적인 것은 제1 실시 형태에서의 정보 처리 장치의 실시예와 같이 일방적인 데이터 전송이 아니라, 정보 처리 장치 간의 신호의 전달이 양 방향으로 행해지는 것이다. 즉, 이 예에서는 정보 처리 장치 A(CPU ; 0251)로부터 정보 처리 장치 B(RAM ; 0252)로의 데이터 전송뿐만아니라, 정보 처리 장치 B(RAM ; 0252)로부터 정보 처리 장치 A(CPU ; 0251)로의 데이터 전송도 행한다. 본 실시예에서는 정보 처리 장치 A(CPU ; 0251)가 정보 처리 장치 B(RAM ; 0252)에 대하여 데이터의 판독 신호를 보내고, 그것을 받아서 정보 처리 장치 B(RAM ; 0252)가 데이터를 신호선(0263)에 실음과 동시에, 정상 소비 전력 발생 장치 D(0116)에서의 배타적 논리합 연산 장치(0264)에도 데이터를 송신한다.

정상 소비 전력 발생 장치 D(0116)는 정상 소비 전력 발생 장치 C(0115)와 동일한 것이다. 그리고, 이 이후의 동작은 제1 실시 형태에서의 정보 처리 장치의 실시예에서 정보 처리 장치 A(ROM ; 0101)로부터, 정보 처리 장치 B(CPU ; 0102)에 데이터를 전송할 때의 정상 소비 전력 발생 장치의 동작과 완전히 동일하다. 이 때, 소비 전력을 조사함으로써 신호선(0263)을 실은 데이터를 추측하는 것이 곤란해진다.

도 10은 발명의 제3 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다.

본 실시예의 기본적 구조는 제1 실시 형태와 마찬가지이다. 본 예는 더미 신호선을 이용하는 예이다. 즉, 본 예에서는 제1 실시 형태에 예시한 저항기(0109)와 컨덴서(0110)의 부분이 더미 신호선(0309)으로 치환되어 있다. 본 실시예의 정보 처리 장치는 정보 처리 장치 A(CPU ; 0301)와 정보 처리 장치 B(RAM ; 0302)가 신호선(버스라인 ; 0312)으로 연결되어 있다. 그리고, 정보 처리 장치 A(CPU ; 0301)에 대하여 전력 발생 장치 C(0117)가 설치되어 있다. 전력 발생 장치 C(0117)는 배타적 논리합 연산 장치(EXOR ; 0303, 0304), 인버터(0305), PMOS 게이트 회로(0307), NMOS 게이트 회로(0308), 더미 신호선(0309), 데이터의 일시 기억용 래치 회로(플립플롭 ; 0310, 0311)를 가지고 구성된다.

여기서, 더미 신호선(0309)의 정전 용량은, 신호선(0312)의 정전 용량와 동일한 것으로 하고, 저항치는 신호선(0312)의 그것과 실질적으로 동일한 것으로 한다. 즉, 더미 신호선(0309)은 신호선(0312)과 전혀 동일한 신호선을 이용한다고 생각해도 좋다. 여기서는 설명을 간단하게 하기 위해서 신호선의 사이즈는 1비트로 하고, CPU는 8비트 프로세서인 것으로 한다. 또한, 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하여 충분히 납득할 수 있는 것이다.

본 예에서는, 상기 더미 신호선(0309)의 정전 용량이 제1 실시 형태에 예시한 저항기(0109)와 컨덴서(0110)의 부분과 동등한 역할을 완수한다. 따라서, 본 예의 동작은 기본적으로 제1 실시 형태에서의 정보 처리 장치의 실시 형태와 마찬가지이다. 따라서, 그 상세 설명은 생략한다.

도 11은 발명의 제4 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 프리차지 신호선 제어 방식으로 또한 전력 발생 장치를 갖는 예이다.

본 실시예의 정보 처리 장치는 정보 처리 장치 A(ROM ; 0401)와 정보 처리 장치 B(CPU ; 0402)가 신호선(0408)에 의해서 연결되고 있다. 그리고, 전력 발생 장치 C(0118)가 정보 처리 장치 A(ROM ; 0401)측에 설치되고 있다. 그리고, 본 예는, 프리차지 방식의 제어이므로, 프리차지 신호선 제어 장치(0407)를 가지고 있다.

프리차지 신호선 제어 장치(0407)는 두개의 PMOS 게이트 회로(0409, 0410)를 가지고, 그 게이트부에는 정보 처리 장치 B(CPU ; 0402)로부터의 데이터 제어 신호가 입력된다. 소스측에는 Vdd가 접속되어 있고, 정보 처리 장치 B(CPU ; 0402)로부터의 제어 신호에 따라서 신호선(0408) 및 전력 발생 장치 C(0118)에 Vdd를 공급한다. 전력 발생 장치 C(0118)는 NMOS 게이트 회로(0404), 저항기(R ; 0405), 컨덴서 C(0406), 논리곱 연산 회로(0411)를 갖는다. 여기서, 저항기 R(0405)의 저항치는 신호선의 저항치와 동일한 것으로 하고, 컨덴서 C(0406)의 정전 용량은 신호선의 신호 용량과 동일한 것으로 한다. 여기서는 설명을 간단하게 하기 위해서, 신호선의 사이즈는 1비트인 것으로 하고, CPU는 8 비트 프로세서라고 한다. 신호선의 사이즈는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하여 충분히 납득할 수 있는 것이다.

정보 처리 장치 A(ROM ; 0401) 내에 기억되어 있는 데이터를 정보 처리 장치 B(CPU ; 0402)에 전송하는 경우, 데이터 신호를 신호선(버스 라인 ; 0408)에 실려서 전송해야만 한다.

여기서, 신호선(버스 라인 ; 0408)의 데이터 전송에 요하는 소비 전력을 관측하는 관측자가 있던 경우를 생각하여 본다. 지금, 데이터가 가령 「01000101001」이라는 배열이었다고 한다. 그리고, 정상 전력 발생 장치 C(0118)가 없는 경우, 프리차지 신호선 제어 장치(0407)의 기능에 의해서 상기한 데이터 값이 0에서부터 1로 변화할 때에 발생하는 소비 전력을 관측함으로써, 이 데이터 열이 「01000101001」인 것을 직접 알 수 있다. 또한, 여기서는 정논리로 생각하는 것으로 하였다. 즉, 신호선의 전위가 LOW일 때, 데이터치는 0이며, HIGH일 때 데이터 값 1에 대응한다. 물론, 부논리인 경우에도 동일하게 데이터 값이 1로부터 0으로 변화할 때 발생하는 소비 전력을 관측함으로써 데이터 열을 추측할 수 있다.

본원 발명은 이러한 소비 전력의 분석을 방지하는 하나의 방책을 제공하는 것이다. 본 예의 데이터 전송의 처리는 다음과 같다.

ROM(0401)으로부터 프로그램의 일부인 명령[EXOR R2, R4]이 신호선(0408)을 통하여 정보 처리 장치 B(CPU ; 0402)에 전송되는 경우를 생각한다. 이것이 16진수로, [CA 24]라는 기계어에 대응하는 것으로 한다. 이 데이터는 신호선에 흐를 때, 「1100101000100100」이라는 비트 패턴이 된다.

정보 처리 장치 B(CPU ; 0402)가 제어 신호를 발신하면, 프리차지 신호선 제어 장치(0407)의 두개의 PMOS(0409, 0410)의 게이트가 통전하여 Vdd를 신호선(0408)에 공급하여 1(HIGH)로 클리어한다. 또한, 상기 전위는 전력 발생 장치 C(0118)의 컨덴서(0406)를 충전한다. 우선, 최초의 데이터(MD-DATA) 1을 실을 때에, 신호선의 방전이 행해지고 전력이 소비된다. 이 때, 동일 데이터(MD-DATA) 1과 MACK 신호가 전력 발생 장치 C(0118)에 입력된다.

이 때, 정상 전력 발생 장치 C(0118)가 어떻게 동작할지를 상세히 진술한다.

상기한 데이터 열의 최초의 값 「1」인 경우, 정보 처리 장치 A(ROM ; 0401)로부터의 데이터(MD-DATA) 1이 준비된다. 이 최초의 값「1」의 준비에 의해서 정보 처리 장치 A(ROM ; 0401)는 MACK 신호를 출력한다. MACK 신호는 출력이 확정되면 1이고, 확정하지 않은 상태에서는 0이 된다.

MACK 신호가 논리곱 연산 장치(0411)에 입력되어, 동시에 데이터(MD-DATA) 1이 신호선(0408)에 실린다. 그리고, 또한 데이터(MD-DATA) 1은 논리곱 연산 장치(0411)에 입력된다.

MD-DATA, MACK 신호가 모두 1이므로 논리곱 연산 장치(0411)의 출력은 1이다. 그리고, 이 값은 NMOS 게이트 회로(0404)에 입력된다. NMOS 게이트 회로(0404)는 입력 1(HIGH)에 대해서는 통전하므로, 컨덴서(0406)는 방전을 행한다. 한편, 신호선(0408) 상의 값은 변화하지 않으므로, 신호선(0408)에서의 충방전은 행해지지 않는다.

충방전을 행하지 않은 신호선(0408)에서는 전력 소비는 없고, 한편, 방전을 행하는 컨덴서(0406)에서는 전력의 소비가 이루어진다. 따라서, 그 양자의 합은 신호선 1개의 충전으로 소비되는 소비 전력과 동일하다.

다음에, 상기한 데이터 열의 제2 값 「1」인 경우, 데이터 1이 신호선(0407)을 싣는다. 이 때는 이미 신호선(0407)은 프리차지되며 1로 클리어되고 있으므로, 다시 위에서 설명한 것과 동일 동작이 행해지고, 신호선(0408)에서의 소비 전력과, 컨덴서(0406)에서의 소비 전력의 합은 신호선 하나의 충전으로 소비되는 소비 전력과 동일하다.

다음에, 상기한 데이터 열의 제3 값 「0」인 경우, 데이터(MD-DATA) 0이 신호선(0408)에 실린다. 이 때는, 이미 신호선(0408)은 프리차지되어 1로 클리어되고 있으므로, 값 「1」에서부터 「0」으로의 변화에 따라 전력 소비가 행해진다. MD-DATA0과 MACK 신호(1)는 논리곱 연산 장치(0411)에 입력된다. 논리곱 연산 장치(0411)의 출력치는 0이 되고, 이 값은 NMOS 게이트 회로(0404)에 입력된다. NMOS 게이트 회로(0404)는 입력0(LOW)에 대해서는 통전하지 않으므로, 컨덴서(0406)에서의 전력 소비는 행해지지 않는다.

데이터치 「1」에서부터 「0」으로의 변화가 있는 상기 신호선에서는 전력의 소비가 있으며, 한편 컨덴서(0406)로서는 전력의 소비가 없다. 따라서, 그 양자의 소비 전력의 합은 신호선 1개의 충전으로 소비되는 소비 전력과 동일하다.

이하 마찬가지의 동작을 행하므로, 항상 신호선(0408)에서의 소비 전력과, 컨덴서(0406)에서의 소비 전력의 합은 신호선 하나의 충전으로 소비되는 소비 전력과 동일하다.

상술한 신호선(0408)에서의 데이터 「1100101000100100」에 대한 컨덴서(0406)의 상태를, 서로 대응시켜서 도 7의 (a)에 도시한다.

도 12는 발명의 제5 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 프리차지 신호선 제어 방식이고 또한 전력 발생 장치로서 소위 더미 신호선을 이용한 예이다.

본 실시예의 기본적 구조는 제4 실시 형태와 마찬가지이고, 저항기와 컨덴서의 부분이 더미 신호선으로 치환될 뿐이다. 본 실시예의 정보 처리 장치는 정보 처리 장치 A(ROM ; 0501), 정보 처리 장치 B(CPU ; 0502), 프리차지 신호선 제어 장치(0505), 신호선(버스 라인 ; 0506), 정상 전력 발생 장치 C(0119)를 갖는다. 여기서, 더미 신호선(0507)의 정전 용량은 신호선(0506)의 정전 용량과 동일한 것으로 하여, 저항치는 신호선(0506)의 그것과 동일한 것으로 한다. 즉, 더미 신호선(0507)과 신호선(0506)과는 실질적으로 동일한 신호선을 이용한다. 또한, 정상 전력 발생 장치 C(0119)는 NMOS 게이트 회로(0504), 더미 신호선(0507), 논리곱 연산 장치(0503)를 갖는다.

여기서는 간단하게 하기 위해서, 신호선의 사이즈는 1비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

동작은 기본적으로 전술한 제1 실시 형태의 정보 처리 장치의 실시예와 마찬가지이다. 따라서, 그 상세 설명은 생략한다.

도 13은 발명의 제6 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 프리차지 신호선 제어 방식이고 또한 반전 장치를 갖는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 5001)와 데이터 처리 장치 B(RAM ; 5002)가 각각 신호선(5007, 5006)에 연결되고 있다. 그리고, 양 신호선(5007, 5006) 간에 반전 장치(5003)가 설치되고 있다. 또한, 본 예는 프리차지 신호선 제어 장치(5008)를 갖는다.

반전 장치(5003)는 4개의 CMOS 인버터(5004, 5005, 5009, 5010), PMOS 게이트 회로(5011, 5013), NMOS 게이트 회로(5014, 5012)를 가지고 구성되어 있다. 또한, 신호선(5006)과 신호선(5007)의 정전 용량 및 저항치는 실질적으로 동일한 것으로 한다.

데이터 처리 장치 A(CPU ; 5001)로부터, 데이터 처리 장치 B(RAM ; 5002)에 데이터를 전송할 때, 데이터 처리 장치 A(CPU ; 5001)는 제어 신호를 프리차지 버스 제어 장치(5008)에 발신한다.

이 신호에 의해서, 프리차지 버스 제어 장치(5008) 내의 PMOS 게이트 및 NMOS 게이트를 통전한다.

그리고, 전위 Vdd가 신호선(5007, 5006)을 충전하여 HIGH의 상태로 한다. 또한, 데이터 처리 장치 A(CPU ; 5001)로부터의 제어 신호가 인버터(5010), NMOS 게이트 회로(5012)에 입력되며, PMOS 게이트 회로(5011), NMOS 게이트 회로(5012)가 통전 상태가 된다. 이 후, 데이터 처리 장치 A(CPU ; 5001)로부터 데이터가 송신된다.

데이터 처리 장치 A(CPU ; 5001)로부터의 데이터가 0일 때, 신호선(5007)이 방전한다. 이 값은 인버터(5004)에 의해서 1로 변환되며, 신호선(5006)에 신호를 보낸다. 그러나, 상술한 대로 이미 신호선(5006)은 충전되어 있으므로 충방전은 일어나지 않는다. 그리고, 이 값 1이 데이터 처리 장치 B(RAM ; 5002)에 입력된다. 이 값 「1」은 데이터 처리 장치 A(CPU ; 5001)가 보낸 데이터 「0」으로 반전하고 있다.

반대로 데이터 처리 장치 A(CPU ; 5001)로부터의 데이터가 1이던 경우에는 신호선(5007)으로는 충방전이 일어나지 않고, 신호선(5006)으로 방전이 생긴다. 데이터 처리 장치 B(RAM ; 5002)로부터 데이터 처리 장치 A(CPU ; 5001)에 데이터가 보내지는 경우도 마찬가지이다. 신호선(5006)과 신호선(5007)의 정전 용량 및 저항치는 실질적으로 동일하기 때문에 모든 경우에서 신호선(5006, 5007)에서의 충방전의 총합은 신호선(5006, 5007)의 충방전으로 생기는 전력이 소비되며 총 합은 일정해진다.

다음에, 제7 실시 형태에서 제22 실시 형태의 여러가지 형태는 신호선에 실린 데이터를 암호화하는 여러가지 예이다.

도 14는 발명의 제7 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 암호화 장치를 이용하여 신호선에 실린 데이터의 암호화를 도모하는 기본적인 예이다.

본 실시예의 정보 처리 장치는, 데이터 처리 장치 A(CPU ; 0601)와 데이터 처리 장치 B(RAM ; 0602)가 신호선(버스 라인 ; 0605)에 의해서 연결되고 있다. 그리고, 데이터 처리 장치 A(CPU ; 0601)와 신호선(버스 라인 ; 0605) 간에 암호화 장치 및 복호화 장치를 갖는다. 본 예의 암호화 장치로서는 배타적 논리합 연산 장치(0603) 및 복호화 장치로서는 배타적 논리합 연산 장치(0604)가 이용되고 있다. 또한, 이러한 암호화 장치 및 복호화 장치로서 다른 구성의 여러가지 장치를 이용하는 것이 할 수 있는 것은 물론이다.

여기서는 설명을 쉽게 하기 때문에, 신호선(0605)의 사이즈는 8 비트로 하고, 데이터 처리 장치 A(CPU ; 0601)는 8 비트 프로세서인 것으로 한다.

신호선의 사이즈, CPU의 비트수는 본 발명에 있어서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다. 또한, 여기서는, 신호선(0605)의 제어 방식은 스태틱 신호선 제어 방식으로 하여 설명한다. 또한, 본 실시 형태의 사상의 효과는 프리차지 신호선 제어 방식에 있어서도 동일하다.

본 예의 암호화 장치는 고정된 8 비트의 키(Key)와 CPU에서의 8 비트의 데이터와의 비트마다의 배타적 논리 연산 장치이다.-분, 본 예의 복호화 장치도 동일 키와 데이터와의 비트마다의 배타적 논리합 연산 장치이다. 또한, 키(Key) 자체는 통례의 기술로 충분하다.

제1 발명의 실시 형태의 실시예에서 진술한 바와 같이, 스태틱 신호선 제어 방식의 경우에는 신호선에 직전에 실려 있던 값과의 비트 반전수에 비례하여 전력 소비가 행해진다. 이하, 1비트에 대한 소비 전력을 P로 표시한다.

예를 들면, 데이터 처리 장치 A(CPU ; 0601)로부터 데이터 「0110100」을 송신하였다고 한다. 신호선(0605)에 직전에 실려 있던 데이터가, 「11010101」이라고 하면, 비트 반전수는 5이다. 따라서, 이 신호선(0605)으로 소비되는 전력은 5P이다.

데이터 처리 장치 A(CPU ; 0601)로부터, 데이터 「10110111」을 신호선(0605)을 통하여 데이터 처리 장치 B(RAM ; 0602)에 전송하고, 이것을 다시, 데이터 처리 장치 B(RAM ; 0602)에서부터 데이터 처리 장치 A(CPU ; 0601)로 복귀하는 과정을 생각한다. 이 경우, 신호선(0605) 직전에 실려 있던 데이터는 「00010101」이라고 가정한다. 또한, 키(Key)는 「10101110」인 것으로 한다.

암호화 장치, 복호화 장치가 없는 경우, 신호선의 데이터는 「00010101」에서 「10110111」로 변화한다. 따라서, 이 경우, 비트 반전 수학식 3에 대응하여 소비 전력은 3P이다. 그러나, 본 예의 경우, 암호화 장치 즉 배타적 논리합 연산 장치(0603)의 동작에 의해, 신호선(0605)에 실린 데이터는 키(Key) 「10101110」으로 정보 처리 장치 A(CPU ; 0601)로부터의 데이터 「10110111」이라는 비트마다의 배타적 논리합이 된다. 즉, 그 결과는 「00011001」이다.

이 때, 신호선(0605)의 데이터는 신호선(0605) 직전에 실려 있던 데이터「00010101」에서부터 전술한 배타적 논리합의 출력 「00011001」로 변화하게 된다. 따라서, 이 경우에는 비트 반전 수학식 2에 대응하여 전력 소비는 2 P가 된다. 이 전력 소비는 암호화 장치, 복호화 장치가 없고, 본래 소비될 것인 3P와는 다른 값이다.

데이터 처리 장치 B(RAM ; 0602)에는 암호화된 값 「00011001」이 저장된다. 이 암호화된 값을 다시 신호선(0605)을 통하여 데이터 처리 장치 A(CPU ; 0601)에 되돌려줄 때를 고찰해본다.

데이터 처리 장치 B(RAM ; 0602)보다 신호선(0605)에 출력되는 데이터는 「00011001」에서 「00011001」로 변화하지 않다. 따라서, 신호선(0605)은 충방전하지 않고, 전력 소비는 행해지지 않는다.

이 신호선(0605)에서의 값은, 복호화 장치, 즉, 배타적 논리합 연산 장치(0604)의 동작에 의해 신호선(0605)에서의 데이터 「00011001」과 키 「10101110」이라는 배타적 논리합 「10110111」이 데이터 처리 장치 A(CPU ; 0601)에 입력된다. 동일한 수의 배타적 논리합은 0이 되므로, 데이터 처리 장치 A(CPU)는 모순없이 연산이 가능하다. 더구나 신호선(0605)에서의 충방전에 의한 소비 전력은 본래의 데이터와는 다르다. 따라서, 소비 전력을 기초로 하여 원래의 데이터를 추측하는 것이 곤란해진다.

도 15는 발명의 제8 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 신호선에 실린 데이터의 암호화를 도모하는 예이지만, 또한 암호화 혹은 복호화할 때, 키(Key)로서 난수를 이용하는 예이다. 본 예에서는 데이터 처리 장치로부터 전달하는 데이터와 난수를 이용하여 암호화를 도모하고 한편, 데이터 처리 장치에 전달되는 데이터와 상기한 바와 마찬가지의 난수를 이용하여 복호화를 도모하는 것이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 0701)와 데이터 처리 장치 B(RAM ; 0702)가 신호선(버스 라인 ; 0705)으로 연결되고 있다. 데이터 처리 장치 A(CPU ; 0701)와 신호선(0705) 간에 암호화 장치 및 복호화 장치를 갖는다. 암호화 장치로서는 배타적 논리합 연산 장치(0703) 및 복호화 장치로서는 배타적 논리합 연산 장치(0704)가 이용된다. 그리고, 이들의 암호화 장치 및 복호화 장치에 대한 키로서 난수를 이용하는 예이다. 따라서, 본 예는 난수 발생 장치(RNG ; 0706) 및 암호화 장치(0703) 및 복호화 장치(0708)로의 키 버퍼(0707, 0708)가 준비되어 있다. 난수 발생 장치 자체 등은 통례의 것을 이용하면 충분하다.

난수 발생 장치(0706)는 정보 처리 장치 기동 시의 리세트 신호(Reset)를 받아서 가동하고, 8 비트의 난수를 생성하여 정지하고, 다시 리세트 신호가 입력되기까지 정지한 그대로이다. 또한, 키 버퍼(0707, 0708)는 전술한 8 비트의 난수를 저장하는 것으로, 8개의 플립플롭을 가지고 구성되어 있다.

여기서는, 설명을 위해 신호선(0705)의 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다. 또한, 신호선(0705)의 제어 방식은 스태틱 신호선 제어 방식인 것으로 한다. 또한, 본 실시 형태의 효과는 프리차지 신호선 제어 방식에서도 동일하다.

암호화 장치(0703)는 고정된 8 비트의 키(Key)와 데이터 처리 장치 A(CPU ; 0701)로부터의 8 비트의 데이터와의 비트마다의 배타적 논리 연산을 행하는 장치이다. 또한, 복호화 장치(0704)도 동일 키와 데이터와의 비트마다의 배타적 논리합 연산을 행하는 장치이다.

리세트시에 난수 생성 장치(0706)를 기동시켜서 새로운 8 비트 키를 설정하는 부분을 제외하여 본 실시예는 본 발명의 제6 실시 형태의 실시예와 동일하고 좋다. 따라서, 키 버퍼에 난수의 키가 설정되어 이후의 동작도 제6 실시 형태의 실시예와 기본적으로 마찬가지다. 따라서 신호선에서의 충방전에 의한 소비 전력은 본래의 데이터와는 다른 것이고, 또한 암호화에 이용하고 있는 키가 리세트마다 변화하므로, 소비 전력으로부터 원래 데이터를 추측하는 것이 보다 곤란해진다.

도 16은 발명의 제9 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 신호선에 실린 데이터의 암호화를 도모하는 다른 예이며, 또한 암호화 장치가 암호 키 자동 설정 장치를 갖는 예이다. 본 예는 특히 암호화의 키 정보의 제공원에 특징이 있다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 0801)와 데이터 처리 장치 B(RAM ; 0802)가 데이터 신호선(0806)에 의해서 연결되고 있다. 암호화 장치로서의 배타적 논리합 연산 장치(0803), 복호화 장치로서의 배타적 논리합 연산 장치(0804), 그리고, 키 버퍼(0805)가 설치되고 있다. 또한, 데이터 처리 장치 A(CPU ; 0801)와 데이터 처리 장치 B(RAM ; 0802)에 대하여 어드레스 신호선 상위 4 비트(0807), 어드레스 신호선 하위 4 비트(0808)가 설치된다.

여기서는 설명을 위해서, 데이터 신호선(0806) 사이즈는 8 비트로 하고, 어드레스 신호선(0807, 0808)의 사이즈도 동일 8 비트이고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는, 본 발명에 있어서 본질적이지는 않다. 따라서, 전술한 조건의 설명에서, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다. 또한, 데이터 신호선(0806) 및 어드레스 신호선(0807, 0808)의 제어 방식은 스태틱 신호선 제어 방식인 것으로 한다.

프리차지 신호선 제어 방식에서도 본 예의 효과는 동일하다.

암호화 장치(0803)는 고정된 8 비트의 키(Key)와 데이터 처리 장치 A(CPU ; 0801)로부터의 8비트의 데이터와의 비트마다의 배타적 논리 연산을 행하는 장치이다. 복호화 장치도 동일 키와 데이터와의 비트마다의 배타적 논리합 연산을 행하는 장치이다. 키 버퍼(0805)의 상위 4비트는 고정된 키이고, 하위 4 비트는, 어드레스 신호선의 하위 4 비트가 저장되게 한다.

도 16의 키 버퍼(0805)에 이 취지를 나타내고 있다. 이하, 키의 고정 부분(fixed portlon)의 4비트는 D(16진수 표현)인 것으로 한다.

데이터 처리 장치 A(CPU ; 0801)이 데이터 처리 장치 B(RAM ; 0802)가 있는 어드레스에 데이터를 전송하는 경우를 생각한다. 지금, 데이터 처리 장치 B(RAM ; 0802)는 어드레스 F0으로부터 어드레스 FF까지로 한다. 또한, 여기서 이 값은 본질적이지는 않다.

데이터 처리 장치 A(CPU ; 0801)는 표 4에 도시하는 이하의 데이터를, 어드레스 F4부터 순서대로 전송한다.

데이터 처리 장치 A(CPU ; 0801)로부터 데이터 5D가 전송되는 직전에 데이터 신호선(0806)에 실려 있던 데이터는 CF라고 한다. 데이터 5D의 전송이 행해지면, 어드레스 신호선에는 F4가 실리고 데이터 처리 장치 B(RAM ; 0802)의 전송 위치가 확정된다.

데이터 5D는 배타적 논리합 연산 장치(0803)로 들어가서 고정 키 4 비트 D(16진수 표현)와 어드레스 F4의 하위 4 비트의 4와의 배타적 논리합 5D exor D4=01011101 exor 11010100(2진수 표현)=10001001(2진수 표현)=89(16진수 표현)가 송신된다. 즉, [고정 키 4비트/어드레스 하위 4 비트]와 [데이터 상위 4 비트/데이터 하위 4 비트]의 비트마다의 배타적 논리합 연산을 행함으로써 암호화를 행한 후에 송신된다. 이 89(또한, 이 값은 16진수 표현이다.)가 데이터 신호선(0806)에 실렸을 때 소비되는 전력은 3P가 된다. 그것은 데이터가 CF(11001111)에서 89(10001001)로 변화하기 때문에, 비트 반전치가 3인 것에 따른다. 또한, 여기서 이용하고 있는 P는 본 발명의 제7 실시 형태에서 이용한 기호이다. 즉, P는 1비트에 대한 소비 전력이다.

이하 마찬가지의 프로세스를 거쳐서, 신호선(0806)에 실린 데이터는 CF(11001111)에서 89(10001001)로 또한 이 정보는 75(01110101), 또한 28(00101000)로 변화한다.

이 변화에 대응하는 신호선(0805)에서의 소비 전력은, 3P에서부터 6P로, 또한 2P로 변화한다.

이것은 본래의 변화, CF(11001111)에서부터 5D(01011101), 또한 A0(101 00000)에서부터 FE(11111110)로의 변화와는 다르다. 즉 소비 전력의 변화로서 보면, 3P에서부터 7P로 또한 5P로의 변화에 대응한다. 따라서, 반도체 장치의 소비 전력의 측정으로부터 내부의 데이터를 추측하는 것이 곤란해진다.

도 17은 발명의 제10 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 다른 예이지만, 또한 암호화 혹은 복호화 장치가 그 설정 수단을 갖는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 0901)와 데이터 처리 장치 B(RAM ; 0902)가 신호선(0907)에 의해서 연결되고 있다. 본 예는 암호화 장치로서의 배타적 논리합 연산 장치(0903), 복호화 장치로서의 배타적 논리합 연산 장치(0904)를 가지고 또한 8 비트의 키 데이터를 보유하는 키 버퍼(0905)를 갖는다. 여기서는 설명을 위해, 신호선(0907)의 사이즈는 8 비트로 하여, 데이터 처리 장치 A(CPU ; 0901)는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

또한, 키 버퍼(0905)는 데이터 처리 장치 A(CPU ; 0901)에 접속되어 있다. 그리고, 이 키 버퍼(0905)에 데이터 처리 장치 A(CPU ; 0901)로부터 기입을 행하는 수 있고 또한 이 키 버퍼(0905)는 데이터 처리 장치 B(RAM ; 0902)로부터의 출력 데이터의 암호화, 입력 데이터의 복호화에 이용된다. 데이터 처리 장치 A(CPU ; 0901)로부터 키의 재기록을 행할 수 있는 것을 제외하고, 그 외의 구성은 본 발명의 제6 실시 형태에서의 실시예와 마찬가지이다. 따라서, 그 상세 설명은 생략한다.

여기서 전술한 키 버퍼(0905)의 구체적인 예를 도 40에 예시한다. 또한, 여기에 예시한 키 버퍼는 예를 들면, 이하에 본원 발명의 실시 형태로서 예시하는 도 25, 도 28 및 도 29 등의 키 버퍼, 참조 번호 1607, 1406, 1407, 1607의 실장예로서 적절하게 이용하여 얻는 것은 물론이다.

도 40을 이용하여 상술한 키 버퍼를 설명한다. 본 예는 1비트의 시프트 레지스터(1461, 1462, 1463, 1464, 1465, 1466, 1467, 1468), 1비트의 배타적 논리합 연산 장치(1470, 1471, 1472) 및 난수 발생 장치(RNG ; 1469)로 이루어진다.

시프트 레지스터(1461, 1462, 1463, 1464, 1465, 1466, 1467, 1468)에는 초기 비트가 저장되어 있는 것으로 한다.

여기서는 설명을 위해 순서대로 배열했을 때 10101110이 되는 것으로 해둔다. 한번의 비트 시프트를 행할때마다 난수 발생 장치(1469)는 1비트의 난수를 발생하는 것으로 한다. 난수는 1비트씩 발생하고, 예를 들면, 011이 되었다고 한다.

이 때, 이 키 버퍼가 발생하는 8 비트치의 열은 이하와 같아진다.

10101110--> 01011100--> 10111101--> 01111111

이 8 비트의 작동은 매우 난수에 가까운 것이 알려져 있다. 일반적으로, 옳은 난수의 발생에는 시간이 걸리는 것이 많다. 그러나, 본 예의 그것은 1비트의 난수를 이용할 뿐이고, 8비트의 난수열을 생성할 수 있다. 따라서, 본 예의 난수 발생의 수단에 의해서 매우 고속인 처리가 가능해진다. 이와 같이 고속 동작의 유사 난수 발생 수단에 의해서 매우 실용적인 정보 처리 장치를 제공할 수 있다.

도 18은 발명의 제11 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 다른 예이다. 또한, 본 예는 키 선택 장치(key selecting device ; 멀티플렉서)를 이용하여 키(Key)를 선택하는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1001)와 데이터 처리 장치 B(RAM ; 1002)가 데이터 신호선(1009)으로 연결되고 있다. 암호화 장치로서 배타적 논리합 연산 장치(1003), 복호화 장치로서 배타적 논리합 연산 장치(1004)가 이용된다.

키 선택 장치(멀티플렉서 ; 1006, 1014), 키 테이블(1007, 1015), 키 버퍼(1008, 1013), 키 번호 전송용 신호선(signal line for transmitting key number ; 1010)를 갖는다. 또한, 상기 키 테이블(1007, 1015)은 고정된 것으로, 재기입할 수 없게 된다. 그리고, 키 테이블(1007, 1015)에는 Key 0과 Key 1이 저장되어 있다. 물론, 본원 발명에서 키 테이블로서 재기입 가능한 키 테이블을 이용하는 것도 가능하다. 키 선택 장치(1006)는 키 버퍼(1008)에 접속되며, 암호화 장치(1003)에 대하여 이용된다. 키 선택 장치(1014)는 키 버퍼(1013)에 접속되어, 복호화 장치(1004)에 대하여 이용된다. 키 번호 전송용 신호선(1010)에 의해서 키 번호가 전송된다.

여기서는 설명을 쉽게 하기 위해서, 신호선(1009)의 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명에서 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

본 예에 따르면, 사용자(예를 들면 IC 카드의 어플리케이션을 제작하는 기업)는 키 테이블(1007)의 어느 키를 이용하여 암호화할 것인지를 키 선택 비트 버퍼(1011)에 지정함으로서 선택할 수 있다. 이하, 키 선택 비트 버퍼(1011)에 저장된 값을 SKEYBIT라고 부른다.

키 선택 장치(1006)는 키 선택 비트 버퍼(1011)에 저장된 SKEYBIT를 참조하여, 키 테이블(1007) 중으로부터 이용해야 할 Key를 추출하고, 키 버퍼(1008)에 저장한다. 여기서, SKEYBIT가 0이면, 키 선택 장치(멀티플렉서 ; 1006)는 키 테이블(1007)의 Key 0을 선택하여, 키 버퍼(1008)에 저장하고, 혹시 SKEYBIT가 1이면, 키 테이블(1007)의 Key 1을 선택하여, 키 버퍼(1008)에 저장한다.

데이터 처리 장치 A(CPU ; 1001)가 데이터 처리 장치 B(RAM ; 1002)에 데이터를 전송할 때, 배타적 논리합 연산 장치(1003)에 의해서 키 버퍼(1011)에 저장되어 있는 8 비트의 키 데이터와 데이터 처리 장치 A(CPU ; 1001)로부터의 8 비트의 데이터와의 배타적 논리합이 취해진다. 그리고, 이 값이 데이터 신호선(1010)에 실리며, 데이터 처리 장치 B(RAM ; 1002)에 전송된다. 동시에, 키 선택 비트 버퍼(1011)에 저장되어 있는 SKEYBIT의 값을 키 번호 전송용 신호선(1010)을 통하여 데이터 처리 장치 B(RAM ; 1002)에 전송된다. 이 때, 데이터 처리 장치 B(RAM ; 1002) 내의 데이터는, 표 5에 나타내는 형으로 저장된다.

이것은 DATA가, 키 번호가 SKEYBIT가 되는 키에 의해서 암호화되어 있는 것을 나타내고 있다. 키 선택 비트 버퍼(1011) 내의 SKEYBIT가 프로그램 등에 의해서 재기입된 경우에는 다른 키에 의해서 암호화된다. 예를 들면, 데이터 처리 장치 B(RAM)의 내부 데이터는 다음과 같이 유용하게 된다.

1 EF

0 A3

1 3E

1 54

0 3D

이들의 데이터를, 다시 데이터 처리 장치 A(CPU ; 1001)로 복귀하여 이용할 때는 다음의 동작을 행한다. 이들 암호화 데이터를 전송하기 전에 데이터 처리 장치 B(RAM ; 1002)에서부터 키 번호 전송용 신호선(1010)을 통하여 키 선택 비트를 키 선택 장치(1014)에 전송한다. 키 선택 장치(1014)는 키 선택 비트에 따라서 키 테이블(1015)에 저장된 키를 선택하여, 키 버퍼(1013)에 전송한다. 그 상에서 데이터 처리 장치 A(CPU ; 1001)는, 데이터 처리 장치 B(RAM ; 1002)에 대하여 데이터를 요구하여, 데이터 처리 장치 B(RAM ; 1002)의 상기 데이터를 데이터 신호선(1009)에 실린다. 또한, 배타적 논리합 연산 장치(1004)에 의해서 상기 데이터와 키 버퍼(1013)에 저장된 키와의 배타적 논리합을 취하여 데이터 처리 장치 A(CPU ; 1001)에 입력한다. 데이터의 암호화에 이용한 키 번호에 따라서 복호화가 행해지므로, 데이터 처리 장치 A(CPU ; 100) 1에서는 모순없이 처리가 행해진다.

도 19는 발명의 제12 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선의 데이터를 암호화하여 전달하는 하나의 예이다. 또한, 본 예는 기억 장치를 복수의 영역으로 분할하고 영역마다 암호화할지의 여부를 지정하여, 암호화, 복호화하는 방법이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치(51101)와 정보 기억 장치(51102)가 데이터 버스(51107)에 의해서 연결되고 있다. 데이터 처리 장치(51101)에 암호화 장치(51103) 및 복호화 장치(51104)가 설치되고 있다. 그리고, 본 예에서는 암호화 판정 회로(7312)에 의해서 암호할지의 여부를 판정하고, 이 정보를 암호화 장치(51103) 및 복호화 장치(51104)에 제공되고 있다. 이 동작을 위해, 암호 키 기억 장치(51106), 암호화 영역 지정 레지스터(7311), 암호화 판정 회로(7312), AND 회로(51112) 등이 설치되고 있다. 또한, 본 예는 정보 기억 장치와 데이터 처리 장치 간에는 어드레스 버스(51108)를 갖는다.

여기서, 정보 기억 장치(51102) 자체의 구성은 통례에 따르면 충분하다. 정보 기억 장치의 기억 영역은 기억 영역의 어드레스치에 의해서 복수의 영역으로 분류되며, 각각의 영역에 대하여 암호화를 행할지의 여부를 암호화 영역 지정 레지스터(7311)로 지정한다. 암호화 판정 회로(7312)는 어드레스 버스(51108)에 나타내는 어드레스치와, 암호화 영역 지정 레지스터(7311)의 값에 의해서, 암호화를 행할지 판정한다.

도 20은 암호화 판정 회로의 하나의 실시예를 나타낸다. 이 암호화 판정 회로의 예에서는 메모리를 분할할 때의 상위 p 비트분을 참조하고, 메모리 어레이의 영역을 p 비트 각각의 상태에서 식별하고, 2^p의 영역으로 분할한다. 암호화 영역 지정 레지스터(7311)는 2^p 비트의 길이를 가지고, 각 비트는 메모리 어레이 상의 1개의 영역과 대응하여 암호화를 행할지의 여부를 제어한다.

암호화 영역 지정 레지스터(7311)의 각 비트와, 상기 비트에 상당하는 어드레스 영역을 나타내는 비트 패턴에 대하여, 비트가 전부 1이 되도록 NOT를 끼운 후, 암호화 영역 지정 레지스터의 상기 비트와의 논리곱을 취한다. 이 논리곱이 1일 때는 암호화를 행하고 0일 때에는 암호화를 행하지 않는다. 암호화 영역 지정 레지스터(7311)의 각 비트에 대하여 마찬가지의 회로를 만들고, 그 후 논리곱 모든 비트의 논리합을 논리합의 연산 장치(7314)로 취한다. 이 논리합이 1일 때는 암호화를 행하고, 0일 때에는 암호화를 행하지 않도록 한다.

암호화 판정 회로(7312)의 출력은 암호 키와의 AND가 논리곱 연산 장치(51112)로 계산되며, 암호화 장치(51103) 복호화 장치(51104)로 각각 보내진다. 논리곱 연산 장치(51112)의 출력은 암호화를 행할 때는 암호 키와 동일 값이 되지만, 암호화를 행할 때는 0이 된다. 암호화 장치(51103)는 암호 키로서 0이 주어지면, 입력과 출력이 같아지므로, 암호화를 행하지 않은 것과 등가가 된다.

판독 시의 복호화의 순서는, 기입과 마찬가지로 어드레스의 값과 암호화 영역 지정 레지스터(7311)의 값에 의해서, 복호화를 행할 때의 암호 키를 0으로 할지 암호 키의 값으로 할지를 제어하고 복호화를 행한다.

이와 같이 하여, 정보 기억 장치를 어드레스에 의해서 복수 영역으로 분할하고, 각각의 영역마다 암호화의 유무를 설정할 수 있다. 암호화가 실시된 영역에서는 데이터 버스(51107)에 나타내는 비트 패턴이나 정보 기억 장치에 기록되는 데이터의 비트 패턴은 실제의 데이터와는 다르기 때문에, 정보 기억 장치로의 데이터의 기록·판독 시의 소비 전류 패턴이나 버스에서 소비되는 전류 패턴으로부터 실제 데이터를 추측하는 것이 곤란해진다.

도 21은 발명의 제13 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화 복호화를 도모하는 다른 예이다. 본 예는 특정한 데이터 패턴에 대해서는 암호화를 행하지 않는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1101)와 데이터 처리 장치 B(RAM ; 1102)가 신호선(1109)으로 연결되어 있다. 암호화 장치로서는 배타적 논리합 연산 장치(1103), 복호화 장치로서는 배타적 논리합 연산 장치(1104)가 설치되고 있다. 이 암호화 장치 및 복호화 장치에 대한 키 선택을 위해서 래치 회로(1105), 8 비트의 암호화 금지 데이터 버퍼(non-encryption data buffer ; 1106), 복호화 금지 데이터 버퍼(1113), 키 테이블(1107, 1112), 키 선택 장치(1108, 1111) 등 설치되고 있다.

여기서, 복호화 금지 데이터 버퍼(1113)의 내부의 데이터는 암호화 금지 데이터 버퍼(1106) 내부의 데이터와 동일 데이터가 저장되어 있다. 또한, 키 테이블(1107, 1112)와는 완전히 동일 키 데이터가 저장되어 있다.

여기서는 설명을 위해서, 신호선(0705)의 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

키 테이블(1107)에는 암호화용 키(Key) 및 0이 저장되어 있는 것으로 한다. 암호화 금지 데이터 버퍼(1106) 및 복호화 금지 데이터 버퍼(1113)에는 금지 데이터(FDATA) 및 FDATA와 암호화 키(Key)와의 배타적 논리합의 값이 저장되어 있다. 이 FDATA와 Key의 배타적 논리합의 값을 CO-FDATA라고 부른다. CO-FDATA가 필요한 이유는 다음과 같다. 데이터와 Key와의 배타적 논리합이 FDATA에 일치하게 된 경우, 이 암호화 데이터를 데이터 처리 장치 B(RAM ; 1102)로부터 데이터 처리 장치 A(CPU ; 1101)로 복귀하였을 때, 암호화가 이루어진 채로 데이터 처리 장치 A(CPU ; 1101)에 입력되며 처리가 모순하기 때문이다.

키(Key)와의 배타적 논리합이 FDATA에 일치하는 것은 CO-FDATA만 이기 때문에, 암호화 금지 데이터 버퍼(1106) 및 복호화 금지 데이터 버퍼(1113)에 저장해야만 하는 데이터는 금지 데이터(FDATA) 및 CO-FDATA만이다.

데이터 처리 장치 A(CPU ; 1101)로부터 데이터 처리 장치 B(RAM ; 1102)에 신호선(1109)을 통하여 데이터를 전송할 때, 상기 데이터는 키 선택 장치(1108) 및 래치 회로(1105)에 입력된다. 래치 회로(1105)는 키 선택 장치(1108)로부터 데이터 보유 해제 신호의 값(OUTDATA-BIT)이 1이 되기까지 상기 데이터를 계속 보유하고 OUTDATA-BIT가 1이 되면, 보유를 해제하고, 배타적 논리합 연산 장치(1103)에 입력된다. 키 선택 장치(1108)에 입력된 데이터는 암호화 금지 데이터 버퍼(1106)에 보유되고 있는 8 비트의 암호화 금지 데이터(FDATA) 및 CO-FDATA와 비교된다. 그리고, 키 선택 장치(1108)에 입력된 데이터가 그 어느 한쪽과 동일하면, 키 테이블(1107)로부터 값 0을 선택하여 보유하고, 래치 회로(1105)에 OUTBIT-DATA 1을 보냄과 함께, 배타적 논리합 연산 장치(1103)에 값 0을 송신한다. 임의의 비트치 x와 0과의 배타적 논리합이 x와 동일하므로, 이 때는 상기 데이터는 암호화되지 않고서 신호선(1109)에 실려서 데이터 처리 장치 B(RAM)에 입력된다.

한편, FDATA 또는 CO-FDATA와 상기 데이터가 동일하지 않은 경우에는 키 테이블로부터 값 Key를 선택하여 보유하고, 래치 회로(1105)에 OUTBIT-DATA 1을 보냄과 함께, 배타적 논리합 연산 장치(1103)에 값 Key를 송신한다. 이 때, 상기 데이터는 암호화되어 신호선(1109)에 실려서 데이터 처리 장치 B(RAM)에 입력된다. 반대로 정보 처리 장치 B(RAM)의 데이터를 데이터 처리 장치 A(CPU)에 전송할 때는, 그대로 신호선(1109)에 실려서 전송을 행한다. 이 때, 이 상으로 마찬가지의 프로세스로 데이터와 FDATA 또는 CO-FDATA가 일치했을 때는 복호화되지 않고, 불일치할 때는 동일 Key에 의한 복호화가 이루어지며 모순없이 처리가 행해진다.

도 22는 발명의 제14 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터를 암호화하는 다른 예이다. 또한 본 예는 데이터를 전달하는 양 데이터 처리 장치와 신호선 간의 양쪽에 암호화 및 복호화 장치를 삽입하는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1301)와 데이터 처리 장치 B(RAM ; 1302)가 신호선(1307)으로 연결되고 있다. 암호화 장치로서는 배타적 논리합 연산 장치(1303, 1305), 복호화 장치로서는 배타적 논리합 연산 장치(1304, 1306)가 이용된다. 배타적 논리합 연산 장치(1303, 1304, 1305, 1306)는 전부 동일한 키 Key와 데이터와의 배타적 논리합을 계산하고 출력하는 것이다. 데이터 처리 장치 A(CPU ; 1301)로부터 출력된 데이터는 배타적 논리합 연산 장치(1303)에 의해서 암호화되며, 신호선(1307)을 통하여 데이터 처리 장치 B(RAM ; 1302)에 전송된다. 그러나, 한편, 데이터 처리 장치 B(RAM ; 1302)에 입력되기 전에 배타적 논리합 연산 장치(1306)에 의해서 복호된 후, 데이터 처리 장치 B(RAM ; 1302)에 입력된다.

본 발명의 제6 실시 형태와는 달리, 본 실시예에서는 데이터 처리 장치 B(RAM ; 1302) 내의 데이터는 암호화되어 있지 않은 원래의 데이터가 된다. 또한, 데이터 처리 장치 B(RAM ; 1302) 내의 데이터가 데이터 처리 장치 A(CPU ; 1301)에 전송될 때는 배타적 논리합 연산 장치(1305)에 의해서 암호화가 행해지며, 신호선(1307)을 통하여 데이터 처리 장치 A(CPU ; 1301)에 전송되지만, 데이터 처리 장치 A(CPU ; 1301)에 입력되기 전에 배타적 논리합 연산 장치(1304)에 의해서 복호된 후, 데이터 처리 장치 A(CPU ; 1301)에 입력된다.

이 때, 신호선에서의 충방전은 본 발명의 제6 실시 형태에서의 정보 처리 장치에서와 완전히 동일하다.

도 23은 발명의 제15 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 다른 예이다. 본 예는 데이터 처리 장치와 신호선 간에 암호화 및 복호화 장치 및 키 정보를 설정하는 장치를 삽입하는 예이다.

본 실시예의 정보 처리 장치는 본 발명의 제6 실시 형태의 정보 처리 장치의 실시예를 양 방향화한 것이다. 본 예는 데이터 처리 장치 A(CPU ; 1401), 데이터 처리 장치 B(RAM ; 1402), 신호선(1410), 암호화 장치로서의 배타적 논리합 연산 장치(1403, 1411) 및 복호화 장치로서의 배타적 논리합 연산 장치(1404, 1412), 난수 발생 장치(RNG ; 1409), 키 버퍼(1405, 1406, 1407, 1408)를 갖는다.

난수 발생 장치(1409)는 정보 처리 장치 기동 시의 리세트 신호(Reset)를 받아서 가동하고, 8 비트의 난수를 생성하여 정지하여, 다시 리세트 신호가 입력되기까지 정지한 그대로이다. 또한, 키 버퍼는 8 비트의 난수를 저장하는 것으로, 8개의 플립플롭으로 구성된다. 여기서는 설명을 위해 신호선(1410)의 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술의 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다. 또한, 신호선(1410)의 제어 방식은 스태틱 신호선 제어 방식인 것으로 한다. 또한, 프리차지 신호선 제어 방식에서도 본 예의 효과는 동일하다.

리세트 시에 난수 생성 장치(1409)를 기동시켜서 새로운 8 비트 키를 설정하는 부분을 제외하여 본 실시예는 본 발명의 제13 실시 형태에서의 정보 처리 장치와 같은 것이다. 따라서, 키 버퍼에 난수의 키가 설정되어 이것의 동작도 마찬가지이다. 동작의 상세 설명은 생략한다.

본 예에서도, 당연히, 신호선에서의 충방전에 의한 소비 전력은 본래의 데이터와는 다른 것으로 또한 암호화에 이용하고 있는 키가 리세트마다 변화하기 때문에, 소비 전력으로부터 원래의 데이터를 추측하는 것이 곤란해진다.

도 24는 발명의 제16 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 다른 예이다. 본 예는 암호화에 이용하는 키 정보의 일부로서 기억 장치의 번지 정보를 이용하는 예이다.

본 실시예의 정보 처리 장치는 기본적으로 본 발명의 제7 실시 형태의 정보 처리 장치를 양 방향화한 것이다. 본 예는 데이터 처리 장치 A(CPU ; 1501), 데이터 처리 장치 B(RAM ; 1502), 암호화 장치로서의 배타적 논리합 연산 장치(1503, 1505), 복호화 장치로서의 배타적 논리합 연산 장치(1504, 1506), 키 버퍼(1507), 데이터 신호선(1510), 어드레스 신호선 상위 4비트(1508), 어드레스 신호선 하위 4 비트(1509)를 갖는다. 여기서는 설명을 위해, 데이터 신호선(1510)의 사이즈는 8 비트로 하고, 어드레스 신호선(1508, 1509)의 사이즈도 동일 8 비트이며, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다. 또한, 데이터 신호선(1510) 및 어드레스 신호선(1508, 1509)의 제어 방식은 스태틱 신호선 제어 방식인 것으로 한다. 프리차지 신호선 제어 방식에서도 본 예의 효과는 동일하다.

암호화 장치는 고정된 8 비트의 키(Key)와 CPU에서부터의 8 비트의 데이터와의 비트마다의 배타적 논리 연산 장치이며, 복호화 장치도 동일 키와 데이터와의 비트마다의 배타적 논리합 연산 장치이다. 키 버퍼(1507)의 상위 4 비트는 고정된 키이며, 하위 4 비트는 어드레스 신호선 하위 4 비트(1509)의 데이터가 저장되는 것으로 한다.

데이터 처리 장치 A(CPU)에서부터 데이터가 전송되는 경우의 동작은 본 발명의 제7 실시 형태의 정보 처리 장치에서 설명한 것과 동일하다.

그리고, 데이터 신호선(1510)에 암호화된 채로 입력되는 것은 아니고, 키 버퍼(1507)에 저장되어 있는 암호화 키를 이용하여 복호화되고나서 데이터 처리 장치 B(RAM ; 1502)에 입력된다. 반대로, 데이터 처리 장치 B(RAM ; 1502)의 내부의 데이터를 데이터 처리 장치 A(CPU ; 1501)에 전송할 때는 데이터 처리 장치 A(CPU ; 1501)로부터, 대응하는 어드레스가 어드레스선(1508, 1509)에 의해서 전송되며, 그 값을 이용하여 키 버퍼(1507)의 값이 결정된다. 그리고, 이 키 버퍼(1507)의 값과 데이터와의 배타적 논리합이 데이터 신호선(1510)에 실려진다. 배타적 논리합 연산 장치(1504)에 의해서, 이 값과 암호화에 이용한 키 버퍼(1507)의 키와의 배타적 논리합을 취함으로써 복호하여, 데이터 처리 장치 A(CPU)에 입력된다. 이 때, 신호선에서의 충방전의 동작은, 전술한 제7 실시 형태의 정보 처리 장치의 실시예에서의 것과 완전히 동일하다.

도 25는 발명의 제17 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 다른 예이다. 또한 본 예는 데이터 처리 장치와 신호선 간에 암호화 및 복호화 장치를 삽입하여, 또한 암호화에 이용하는 키 정보를 자동적으로 재설정하는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1601), 데이터 처리 장치 B(RAM ; 1602), 암호화 장치로서의 배타적 논리합 연산 장치(1603, 1605), 복호화 장치로서의 배타적 논리합 연산 장치(1604, 1606), 8 비트의 키를 저장하는 키 버퍼(1607), 난수 생성 장치(RNG ; 1608), 5 비트 입력1 출력의 논리합 연산 장치(1609), 5 비트의 크기를 갖는 카운터(1610), 신호선(1611)로 구성된다. 카운터(1610)는 클럭 신호(CLK)의 엣지의 상승에 맞춰서 카운트를 행하고, 5 비트보다 큰 부분은 무시된다. 여기서는 설명을 위해서, 신호선(1611)의 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

데이터 처리 장치 A(CPU ; 1601)로부터 데이터 처리 장치 B(RAM ; 1602)에 데이터를 전송하는 경우, 데이터 처리 장치 A(CPU ; 1601)는 클럭 신호에 동기하여 데이터를 전송한다. 클럭 신호가 발신되면, 카운터(1610)는 카운트를 시작한다. 논리합 연산 장치(1609)는 카운터의 각 비트 모두에 대한 논리합을 난수 생성 장치(1608)에 송신한다. 난수 생성 장치(1608)는 상기 논리합의 값이 0이면, 8 비트의 난수를 생성하고, 상기 8 비트 난수를 키 버퍼(1607)에 송신하여 정지한다. 이 때, 카운터의 값이 전부 0이 되었을 때만, 난수 생성 장치(1608)는 0을 수취하므로, 키는 32 클럭 마다 암호화, 복호화에 이용하는 키를 교환하게 된다. 키 버퍼(1607)는, 배타적 논리합 연산 장치(1603, 1604, 1605, 1606) 모두에 동일한 키를 공급한다. 데이터 처리 장치 A(CPU)로부터 데이터를 데이터 처리 장치 B(RAM)에 신호선(1611)을 통하여 전송할 때, 우선, 배타적 논리합 연산 장치(1603)로써 키 버퍼(1607)의 값과 데이터와의 배타적 논리합을 신호선(1611)에 실려서 전송한다. 이 암호화된 데이터는 데이터 처리 장치 B(RANI)로 들어가기 전에 동일 키 버퍼(1607)의 값과의 배타적 논리합이 취해지므로, 복호되어 원래의 데이터치가 되며, 데이터 처리 장치 B(RAM ; 1602)에 입력된다. 데이터 처리 장치 B(RAM ; 1602)의 데이터를 데이터 처리 장치 A(CPU ; 1601)에 전송하는 경우도 마찬가지이다.

도 26은 발명의 제18 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 다른 예이다. 본 예는 데이터 처리 장치 A(CPU ; 1701)로부터 키의 재기록을 행할 수 있는 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1701), 데이터 처리 장치 B(RAM ; 1702), 암호화 장치로서의 배타적 논리합 연산 장치(1703, 1705), 복호화 장치로서의 배타적 논리합 연산 장치(1704, 1706), 8 비트를 저장하는 키 버퍼(1707), 신호선(1709)으로 구성된다. 여기서는 설명을 위해서, 신호선(1709)의 사이즈는 8 비트로 하여, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는, 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

키 버퍼(1707)는 CPU(1701)에 접속되어 있으며, CPU(1701)로부터 키 버퍼(1707)의 내용을 변경하는 것이 가능하다. 키 버퍼(1707)에 보유된 키 정보는, 데이터 처리 장치 A(CPU ; 1701)로부터의 출력 데이터의 암호화, 입력 데이터의 복호화에 이용된다. 데이터 처리 장치 A(CPU ; 1701)로부터 키의 재기록을 행할 수 있는 것을 제외하고, 그 외의 구성은 본 발명의 제15 실시 형태에서의 실시예와 마찬가지이다.

도 27은 발명의 제19 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터를 암호화하고 또한 복호화하여 데이터를 저장하는 예이다. 본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1301), 데이터 처리 장치 B(RAM ; 1302), 암호화 장치로서의 배타적 논리합 연산 장치(1303), 복호화 장치로서의 배타적 논리합 연산 장치(1306), 신호선(1307)으로 구성되어 있다. 배타적 논리합 연산 장치(1303, 1306)는 전부 동일한 키 Key와 데이터와의 배타적 논리합을 계산하여 출력하는 것이다.

데이터 처리 장치 A(CPU ; 1301)로부터 출력된 데이터는 배타적 논리합 연산 장치(1303)에 의해서 암호화되어, 신호선(1307)을 통하여 데이터 처리 장치 B(RAM ; 1302)에 전송되지만, 데이터 처리 장치 B(RAM ; 1302)에 입력되기 전에 배타적 논리합 연산 장치(1306)에 의해서 복호된 후, 데이터 처리 장치 B(RAM) (1302)에 입력된다.

본 발명의 제6 실시 형태와는 달리, 본 실시예에서는 데이터 처리 장치 B(RAM ; 1302) 내의 데이터는, 암호화되어 있지 않은 원래의 데이터가 된다. 이 때, 데이터 처리 장치 A(CPU ; 1301)로부터, 데이터 처리 장치 B(RAM ; 1302)로 보내지는 정보는 신호선 상에서는 암호화되어 있다. 따라서, 신호선의 충방전 전류로부터는 보내진 정보를 추측하는 것은 곤란해진다.

도 28은 발명의 제20 실시 형태를 설명하기 위한 정보 처리 장치의 개요를 설명하는 기본 구성도이다. 본 예는 신호선에 실리는 데이터를 암호화하고 또한 복호화하여 데이터를 저장하는 예이다. 또한, 본 예는 난수를 이용한 키를 이용한 예이다.

본 실시예의 정보 처리 장치는 데이터 처리 장치 A(CPU ; 1401), 데이터 처리 장치 B(RAM ; 1402), 신호선(1410), 암호화 장치로서의 배타적 논리합 연산 장치(1403) 및 복호화 장치로서의 배타적 논리합 연산 장치(1412), 난수 발생 장치(RNG ; 1409), 키 버퍼(1406, 1407)로 구성된다.

난수 발생 장치(1409)는 정보 처리 장치 기동 시의 리세트 신호(Reset)를 받아서 가동하고, 8 비트의 난수를 생성하여 정지하고, 다시 리세트 신호가 입력되기까지 정지한 그대로이다. 또한, 키 버퍼는 8 비트의 난수를 저장하는 것으로, 8개의 플립플롭으로 구성된다. 여기서는 설명을 위해, 신호선(1410)의 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다. 또한, 신호선(1410)의 제어 방식은 스태틱 신호선 제어 방식인 것으로 한다. 프리차지 신호선 제어 방식에서도 본 예의 효과는 동일하다.

리세트 시에 난수 생성 장치(1409)를 기동시켜서 새로운 8 비트 키를 설정하는 부분을 제외하여 본 실시예는 본 발명의 제19 실시 형태에서의 정보 처리 장치의 실시예와 같은 것이다. 따라서, 키 버퍼에 난수의 키가 설정되며 이후의 동작도 마찬가지이다. 따라서 신호선에서의 충방전에 의한 소비 전력은 본래의 데이터와는 다른것이며 또한 암호화에 이용하고 있는 키가 리세트마다 변화하므로, 소비 전력으로부터 원래의 데이터를 추측하는 것이 곤란해진다.

도 29는 발명의 제21 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 예이다. 또한, 본 예는 난수를 이용하여 키 정보를 설정하는 예이다.

본 실시예의 정보 처리 장치는, 데이터 처리 장치 A(CPU ; 1601), 데이터 처리 장치 B(RAM ; 1602), 암호화 장치로서의 배타적 논리합 연산 장치(1603), 복호화 장치로서의 배타적 논리합 연산 장치(1606), 8 비트의 키를 저장하는 키 버퍼(1607), 난수 생성 장치(RNG ; 1608), 5 비트 입력 1 출력의 논리합 연산 장치(1609), 5 비트의 크기를 갖는 카운터(1610), 신호선(1611)으로 구성된다. 카운터(1610)는, 클럭 신호(CLK)의 엣지의 상승에 맞춰서 카운트를 행하고, 5 비트보다 큰 부분은 무시된다. 여기서는 설명을 위해서, 신호선(1611) 사이즈는 8 비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

본 예에서는 데이터 처리 장치 A(CPU ; 1601)로부터 데이터 처리 장치 B(RAM ; 1602)에 데이터를 전송하는 경우, 데이터 처리 장치 A(CPU ; 1601)는 클럭 신호에 동기하여 데이터를 전송한다. 클럭 신호가 발신되면, 카운터(1610)는 카운트를 시작한다. 논리합 연산 장치(1609)는 카운터의 각 비트 모두에 대한 논리합을 난수 생성 장치(1608)에 송신한다. 난수 생성 장치(1608)는 상기 논리합의 값이 0이면, 8 비트의 난수를 생성하고, 상기 8 비트난수를 키 버퍼(1607)에 송신하여 정지한다. 이 때, 카운터의 값이 전부 0가 되었을 때만, 난수 생성 장치(1608)는 0을 수취하므로, 키는 32 클럭마다 암호화, 복호화에 이용하는 키를 교환하게 된다. 키 버퍼(1607)는 배타적 논리합 연산 장치(1603, 1606) 모두 동일한 키를 공급한다.

데이터 처리 장치 A(CPU)로부터 데이터를 데이터 처리 장치 B(RAM)에 신호선(1611)을 통하여서 전송할 때, 우선, 배타적 논리합 연산 장치(1603)로써 키 버퍼(1607)의 값과 데이터와의 배타적 논리합을 신호선(1611)에 실어서 전송한다. 이 암호화된 데이터는, 데이터 처리 장치 B(RAM)로 들어가기 전에 동일 키 버퍼(1607)의 값과의 배타적 논리합이 취해지므로, 복호되어 원래의 데이터치가 되고, 데이터 처리 장치 B(RAM ; 1602)에 입력된다. 신호선(1611)에서의 충방전에 의한 소비 전력은 본래의 데이터와는 다른 것이고, 또한, 암호화에 이용하고 있는 키가 정기적으로 변화한다. 따라서, 신호선(1611)에서의 소비 전력으로부터 원래의 데이터를 추측하는 것이 곤란해진다.

도 30은 발명의 제22 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 신호선에 실리는 데이터의 암호화를 도모하는 예이다. 또한, 본 예는 키 정보의 설정, 변경을 할 수 있는 장치를 갖는 예이다.

본 실시예의 정보 처리 장치는, 데이터 처리 장치 A(CPU), 데이터 처리 장치 B(RAM), 암호화 장치로서의 배타적 논리합 연산 장치(1703), 복호화 장치로서의 배타적 논리합 연산 장치(1706), 8비트를 저장하는 키 버퍼(1707), 신호선(1709)으로 구성된다. 여기서는 설명을 위해서, 신호선(1709)의 사이즈는 8비트로 하고, CPU는 8 비트 프로세서인 것으로 한다. 신호선의 사이즈, CPU의 비트수는 본 발명에서 본질적이지는 않다. 따라서, 전술한 조건의 설명으로, 본원 발명 일반을 설명하면 충분히 납득할 수 있는 것이다.

키 버퍼(1707)는 데이터 처리 장치 A(CPU ; 1701)에 접속되어 있고, 데이터 처리 장치 A(CPU ; 1701)로부터 키 버퍼(1707)의 내용을 변경하는 것이 가능하고 있다. 키 버퍼(1707)에 보유된 키 정보는 데이터 처리 장치 A(CPU ; 1701)로부터 데이터 처리 장치 B(RAM)로 신호선(1709)을 통하여 보내지는 데이터의 암호화 및 복호화의 양쪽에 사용된다. 데이터 처리 장치 A(CPU ; 1701)로부터 키의 재기록을 행할 수 있는 것을 제외하고, 그 외의 구성은 본 발명의 제19 실시 형태와 마찬가지이다. 따라서, 그 동작의 상세 설명은 생략한다.

또한, 이하의 제23 내지 제29까지의 발명의 실시 형태는 소위 반도체 기억 장치 혹은 보다 큰 정보 처리 장치에 포함되는 반도체 기억 장치의 부분에 본원 발명의 기본 사상을 적용한 예이다. 따라서, 이하의 제23 내지 제29까지의 발명의 실시 형태를 예를 들면, 소위 마이크로 컴퓨터·시스템에 포함되는 기억부에 적용할 수 있다. 또한, 이러한 큰 반도체 장치 시스템의 기억부에 본 예와 같은 방법을 적용하고, 또한, 전체 시스템의 정보의 처리에 있어서, 상기한 본원 여러가지 발명을 맞춰서 적용하는 것도 당연히 가능하다.

도 31은 발명의 제23 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다.

제23 실시예의 정보 기억 장치(7001)는 소위 반도체 기억 장치의 예이다.

본 반도체 기억 장치는, 기본적인 반도체 기억 장치와 마찬가지로, 메모리셀 어레이(7002), 어드레스 디코더(7005) 및 데이터 버스(7007)를 가지고 구성된다. 그리고, 본 예는 신호의 암호화를 위해서, 암호화 장치(7003), 복호화 장치(7004), 암호 키 기억 장치(7006)를 갖는다.

여기서, 메모리셀 어레이(7002)의 구성 자체는 통례에 따르면 충분하다.

메모리셀은 많은 예는 1트랜지스터, 1캐패시턴스로 구성된다. 또한, 그 외의 형태도 취할 수 있다.

도 32는 메모리셀 어레이(7002)의 대표적인 예를 나타내는 회로도이다. 도 32에 점선으로 둘러싼 영역(66)이 1개의 메모리셀에 맞닿은 영역이다. 각 메모리셀(66)은 각 비트선(65)에 의해서 각각 감지 증폭기(60, 61)에 접속된다.

한편, 각 워드선(64)에 의해서 각각 워드선 드라이버(62, 63)에 접속되어 있다. 이러한 반도체 메모리 장치에 대하여 본원 발명에 기술 사상을 적용하여, 시큐러티에 관하여 매우 유용한 효과를 발휘한다. 또한, 도 32에 도시한 감지 증폭기(60, 61)의 출력은 예를 들면 도 31의 메모리셀 어레이(7002)의 판독 데이터가 된다. 한편, 메모리셀 어레이(7002)의 기록 데이터에 따라, 비트선(66)을 통하여 워드선에 의해 선택된 메모리셀(66)의 캐패시턴스를 충방전한다. 또한, 이하에 나타내는 메모리셀 어레이를 이용한 본원 발명의 실시의 여러가지 형태로 본 예의 메모리셀 어레이를 이용하면 충분하다. 물론, 본원 발명의 다른 실시 형태로서, 메모리셀 어레이를 다른 형태의 것을 이용하여 얻는 것은 물론이다.

이하에 본 예의 동작의 상세를 설명한다. 메모리 어레이(7002)로의 데이터의 기록은 다음과 같은 동작이다. 데이터가 데이터 버스(7007)에서 암호화 장치(7003)로 보내진다. 그리고, 암호화 장치(7003)에서는 암호 키 기억 장치(키 버퍼 ; 7006) 내의 정보를 참조하여 암호화 장치(7003)에 의해서, 데이터가 암호화된다. 한편, 어드레스 버스(7008)로 지정된 어드레스가 어드레스 디코더(7005)에 의해서 코드화되며, 워드 선택 신호로서 메모리셀 어레이(7002)로 보내진다. 메모리셀 어레이에서는 이 코드화된 어드레스에 의해서, 데이터를 기입해야 할 메모리셀이 선택된다. 그리고, 메모리셀에는 암호화 처리 장치(7003)에 의해 암호화된 데이터가 기입된다.

또한, 메모리셀 어레이(7002)로부터의 데이터의 판독은 다음과 같은 동작이다. 어드레스 버스(7008)로 지정된 어드레스가 어드레스 디코더(7005)에 의해 디코드되며, 워드 선택 신호로서 메모리셀 어레이(7002)로 보내진다. 그리고, 워드 선택 신호에 의해서 선택된 메모리셀 내용이 판독된다. 판독된 메모리 셀의 내용은 복호화 장치(7004)로 보내진다.

복호화 장치(7004)는 암호 키 저장 장치(키 버퍼 ; 7006)에서 추출한 암호 키 정보를 참조하여 복호화한다. 이렇게 해서, 복호화된 데이터는 데이터 버스(7007)에 출력한다. 또한, 여기서 암호 키 기억 장치(7006)의 키 정보는 그 외부에서 재기입할 수 있다. 본원 명세서에서의 본 실시예 이외의 예에서의 암호 키 기억 장치에 대해서도 마찬가지라고 할 수 있다.

이와 같이 본 발명의 하나의 실시예에서는 데이터 버스(7007)로부터 보내진 데이터를 메모리셀 어레이(7002)에 저장하기 전에 암호화가 실시되며, 메모리셀 어레이(7002)로부터 데이터를 판독할 때는 복호화가 실시되어 데이터 버스(7007)에 출력된다.

따라서, 메모리셀 어레이를 포함하는 반도체 장치에서도 지금까지 설명하여 온 여러가지 정보 처리 장치와 동등하게 취급할 수 있다. 이 결과, 메모리셀 상에 실제로 기록되는 데이터의 비트 패턴은 기억시키고자 한 데이터와는 다르기 때문에, 셀 상의 데이터의 기록·판독 시의 소비 전류 패턴으로부터 셀 상의 데이터를 추측하는 것이 곤란해진다.

이와 같이, 통례의 메모리셀을 갖는 반도체 기억 장치에 대해서도 본원의 발명의 여러 가지 사상을 적용할 수 있다. 본 예 및 이하의 여러가지 예에 한하지 않은 것은 물론이다. 또한, 상술한 예에서는 일반적인 매트릭스형 메모리 어레이의 행의 선택에 대한 어드레스를 언급하였다. 그러나, 상기 메모리 어레이의 열에 대하여 본 예의 발명 사상을 적용할 수 있다. 또한, 메모리 어레이의 행렬 양쪽에 본원의 발명 사상을 적용할 수 있다. 이것을 배경으로 해서, 이하의 실시의 여러가지 형태에서 소위 반도체 기억 장치를 정보 처리 장치라고 칭한다. 따라서, 본원 명세서에서 정보 처리 장치는 소위 반도체 기억 장치를 포함하는 것이다.

도 33은 발명의 제24 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 소위 반도체 기억 장치의 예이다. 본 예는 암호화에 해당하여, 암호화 키를 이용한다.

본 실시예의 정보 기억 장치는 통례의 반도체 기억 장치와 마찬가지로, 메모리셀 어레이(7002), 어드레스 디코더(7005) 및 데이터 버스(7007)를 갖는다. 그리고, 본 예는 신호의 암호화 및 복호화를 위해서 암호화 장치(7003), 복호화 장치(7004), 암호 키 기억 장치(7006), 암호 키 기억 장치의 키와, 어드레스 정보의 일부에서부터 새로운 암호화 키를 생성하기 위한 EOR 회로(7109)를 갖는다. 여기서, 메모리셀 어레이(7002)의 구성은 통례에 따르면 충분하다.

메모리 어레이(7002)로의 데이터의 기록은 다음과 같은 동작이다.

데이터가, 데이터 버스(7007)로부터 암호 키 기억 장치(7006)로 보내진다. 그리고, 암호 키 기억 장치(7006)에서는 암호 키 기억 장치(7006) 내의 정보와 어드레스 버스(7008)의 정보를 배타적 논리합 연산 장치(7109)로 합성한다. 이렇게 해서 얻어지는 암호 키를 이용하고, 데이터 버스(7007)로부터 보내진 데이터는 암호화 장치(7003)에 의해서 암호화된다. 한편, 어드레스 버스(7008)로 지정된 어드레스가 어드레스 디코더(7005)에 의해서 코드화되며, 워드 선택 신호로서 메모리셀 어레이(7002)로 보내진다.

메모리셀 어레이에서는 이 코드화된 어드레스에 의해서 데이터를 기입해야 할 메모리셀이 선택된다. 이렇게 해서, 메모리셀에는 암호화 처리 장치(7003)에 의해 암호화된 데이터가 기입된다.

또한, 메모리셀 어레이로부터의 데이터의 판독은 다음과 같은 동작이다. 어드레스 버스(7008)로 지정된 어드레스가, 어드레스 디코더(7005)에 의해서 코드되며, 워드 선택 신호로서 메모리셀 어레이(7002)로 보내진다. 그리고, 워드 선택 신호에 의해서 선택된 메모리셀의 내용이 판독된다. 판독된 메모리셀의 내용은 복호화 장치(7004)로 보내진다.

복호화 장치(7004)는 암호 키 기억 장치(키 버퍼 ; 7006) 내의 정보와 어드레스 버스(7008)의 정보를, EOR 회로(7109)로 합성하여 얻어지는 암호 키를 이용하여, 메모리 셀로부터 판독된 내용을 복호화한다. 이렇게 해서, 복호화된 데이터는 데이터 버스(7007)에 출력한다.

이와 같이, 데이터 버스(7007)로부터 보내진 데이터를 메모리셀 어레이(7002)에 저장하기 전에 암호화가 실시되며, 한편, 메모리셀 어레이로부터 데이터를 판독할 때는 복호화가 실시되어 데이터 버스(7007)에 출력된다. 따라서, 반도체 기억 장치는 보통의 정보 기억 장치와 동등하게 취급된다. 이 결과, 셀 상에 기록되는 데이터의 비트 패턴은 기억시키고자 한 데이터와는 다르기 때문에, 셀 상의 데이터의 기록·판독 시의 소비 전류 패턴으로부터 셀 상의 실제의 데이터가 용이하게 추축하는 것이 곤란해진다.

도 34는 발명의 제25 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 소위 반도체 기억 장치의 예이다. 본 예는 암호화에 해당하여, 암호화 키를 이용하지만, 이 암호화 키를 자동 초기화하는 것이다.

본 실시예의 정보 기억 장치는 도 31의 실시예의 암호 키 기억 장치(7006)에 암호화 키 자동 초기화 장치(7210)를 접속하고, 이 암호화 키 자동 초기화 장치(7210)에서 암호 키를 초기화하도록 한 것이다. 본 예의 그 외의 구성은 전술한 예와 마찬가지이므로 그 상세 설명은 생략한다.

암호화 키 자동 초기화 장치(encryption key auto initializating device ; 7210)는 통례의 난수 발생 장치를 사용하여, 초기치를 설정하는 구성으로 되어 있다. 정보 처리 장치가 기동 혹은 리세트 스타트 했을 때에, 암호화 키 자동 초기화 장치(7210)는 난수에 의해 암호 키를 자동 생성하고, 암호 키 기억 장치(7006)에 암호 키를 설정한다. 이것에 의해, 기동 혹은 리세트 스타트의 때마다 암호 키가 변경되어, 동일한 데이터를 저장한 경우에도 기동마다 셀 상의 데이터의 기록, 판독 시의 소비 전류 패턴이 변화한다.

따라서, 소비 전류 패턴으로부터 셀 상의 실제의 데이터가 용이하게 추측하는 것이 곤란해진다.

도 35는 발명의 제26 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 소위 반도체 기억 장치의 예이다. 본 예는 암호화에 해당하여, 암호화를 행할지의 여부를 제어를 행하는 것이다.

본 실시예의 정보 기억 장치는 메모리셀 어레이(7002), 어드레스 디코더(7005), 암호화 장치(7003), 복호화 장치(7004), 암호 키 기억 장치(7006), 암호화 영역 지정 레지스터(7311), 암호화 판정 회로(encryption decision device ; 7312)를 갖는다. 여기서, 메모리셀 어레이(7002)의 구성은 통례에 따라서 충분하다.

메모리 어레이(7002)는 어드레스치에 의해서 복수의 영역에 분류되며 각각의 영역에 대하여 암호화를 행할지의 여부를 암호화 영역 지정 레지스터(7311)로 지정한다. 암호화 판정 회로(7312)는 어드레스 버스(7008)에 나타내는 어드레스치와, 암호화 영역 지정 레지스터(7311)의 값에 의해서, 암호화를 행할지 판정한다.

도 20에 본 예에서 이용하는 암호화 판정 회로(encryption decision device)의 하나의 실시예를 나타낸다. 이 예는 전술한 것과 마찬가지이다. 이 암호화 판정 회로의 실시예에서는 메모리를 분할할 때의 상위 p 비트분을 참조하고, 메모리 어레이의 영역을 p 비트 각각의 상태에서 식별하고, 2^p의 영역으로 분할한다. 암호화 영역 지정 레지스터(7311)는 2^p비트의 길이를 가지고 각 비트는 메모리 어레이 상의 1개의 영역과 대응하고 암호화를 행할지의 여부를 제어한다.

암호화 영역 지정 레지스터(7311)의 각 비트와, 상기 비트에 상당하는 어드레스 영역을 나타내는 비트 패턴에 대하여, 비트가 전부 1이 되도록 NOT을 끼운 후, 암호화 영역 지정 레지스터의 상기 비트와의 논리곱을 취한다. 이 논리곱이 1일 때는, 암호화를 행하고 0일 때에는 암호화를 행하지 않는다. 암호화 영역 지정 레지스터(7311)의 각 비트에 대하여 마찬가지의 회로를 만들고, 그 후 논리곱 모든 비트의 논리합을 OR 회로(7314)로 취한다. 이 논리합이 1일 때는 암호화를 행하고, 0일 때는 암호화를 행하지 않도록 한다.

이어서, 암호화 판정 회로(7312)의 출력과, 암호 키의 AND를 논리곱 연산 장치(7313)로 논리곱을 계산한다. 논리곱 연산 장치(7313)의 출력은 암호화를 행할 때는 암호 키와 동일 값이 되지만, 암호화를 행하지 않을 때는 0을 출력한다.

암호화 장치(7003)는 암호 키로서 0이 주어지면, 입력과 출력이 같아지므로 암호화를 행하지 않은 것과 등가가 된다.

판독한 것의 복호화의 순서는, 기입과 마찬가지로 어드레스의 값과 암호화 영역 지정 레지스터(7311)의 값에 따라, 복호화를 행할 때의 암호 키를 0으로 할지 암호 키의 값으로 할지를 제어하고 복호화를 행한다.

이와 같이 하여, 메모리셀 어레이를 어드레스에 의해서 복수 영역으로 분할하여 각각의 영역마다 암호화의 유무를 설정할 수 있다. 암호화가 실시된 영역에서는 셀 상에 기록되는 데이터의 비트 패턴은 기억시키고자 한 데이터와는 다르기 때문에, 셀 상의 데이터의 기록, 판독 시의 소비 전류 패턴으로부터 셀 상의 실제의 데이터가 용이하게 추측하는 것이 곤란해진다.

제27 실시 형태에서 제28 실시 형태는 소위 반도체 기억 장치와 그 외의 정보 처리 장치를 하나의 장치 내에 갖는 예이다.

도 36은 발명의 제27 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다.

본 예에서는 정보 기억 장치(7052)에는 미리 암호화된 데이터가 저장되어 있는 것으로 해서, 이 이후의 동작을 설명한다. 또한, 이 암호화된 데이터의 저장은 지금까지 설명한 여러 가지의 방법에 의해서 행할 수 있다. 본 실시예의 정보 기억 장치는 데이터 처리 장치(7051), 정보 기억 장치(7052)가 데이터 버스(7057)로 연결되고 있다. 그리고, 데이터 처리 장치(7051)와 데이터 버스(7057) 간에 복호화 장치(7053) 및 복호화 장치로 암호를 복호화하기 위한 키 정보를 저장한 키 버퍼(7056)가 설치되고 있다.

여기서, 복호화 장치, 키 버퍼 자체는 지금까지 설명한 것으로 충분하다.

또한, 상술한 바와 같이, 정보 기억 장치(7052)에는 복호화 장치(7053)와 키 버퍼(7056)에 저장된 암호화 키에 의해 복호할 수 있는 형식으로 암호화된 정보가 미리 저장되어 있다. 암호화된 정보는, 데이터 버스(7057)에 의해 복호화 장치(7053)로 보내지고, 복호화 장치(7053)에 의해 복호화된다. 그리고, 복호화된 데이터가 복호화 장치(7053)로부터 데이터 처리 장치(7051)로 보내진다.

따라서, 정보 기억 장치나 신호선을 흐르는 정보는 데이터 처리 장치로 사용되는 정보와는 다른 비트 패턴을 가지고 있으며, 정보 기억 장치(7052)나 데이터 버스(7057)에서의 소비 전류 패턴으로부터 정보를 추측하는 것이 곤란해진다.

도 37은 발명의 제28 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 데이터의 복호화에 상기하여 암호화 키를 이용하는 예이다.

본 예에서는, 정보 기억 장치(7052)에는 미리 암호화된 데이터가 저장되어 있는 것으로 하여, 이 이후의 동작을 설명한다. 또한, 이 암호화된 데이터의 저장은 지금까지 설명한 여러 가지 방법에 의해서 행할 수 있다. 본 실시예의 정보 기억 장치는 데이터 처리 장치(7051), 정보 기억 장치(7052)가 데이터 버스(7057)로 연결되고 있다. 그리고, 데이터 처리 장치(7051)와 데이터 버스(7057) 간에 복호화 장치(7053) 및 복호화 장치로 암호를 복호화하기 위한 키 정보를 저장한 키 버퍼(7056) 및 어드레스 버스(7058)가 설치되고 있다. 여기서, 복호화 장치, 키 버퍼 자체는 지금까지 설명한 것으로 충분하다.

복호화 장치(7053)는, 복호화할 때의 암호화 키로서, 정보 기억 장치(7052)의 저장 어드레스의 일부분과, 키 버퍼(7056)에 저장된 암호 키와의 EOR을 계산한 것을 암호화 키로서 사용한다. 정보 기억 장치(7052)에는 복호화 장치(7053)에 의해 복호 가능한 형식으로 암호화된 정보가 미리 저장되고 있다.

데이터 처리 장치(7051)가 어드레스 버스(7058)에 어드레스 정보를 출력하면, 정보 저장 장치(7052)는 데이터 버스에 암호화된 상태의 데이터를 그대로 데이터 버스(7057)에 출력한다. 복호화 장치(7053)에는 정보 기억 장치(7052)의 저장 어드레스의 일부분과, 키 버퍼(7056)는 저장된 암호 키와의 EOR을 EOR 회로(7054)에 의해 계산된 복호화 키가 암호화된 정보가 키로서 보내진다. 그리고, 이 키에 의해서, 데이터 버스(7057) 상의 정보를 복호화하여, 데이터 처리 장치(7051)로(에) 보낸다.

이 경우, 정보 기억 장치(7052)나 데이터 버스(7057)를 흐르는 정보는 데이터 처리 장치(7051)에서 사용되는 정보와는 다른 비트 패턴을 가지고 있다. 또한, 저장 어드레스마다 암호화의 키 정보가 다르기 때문에, 소비 전력이 동일 값이어도 어드레스에 의해서 다른 비트 패턴에 암호화되어 있다. 이 때문에, 정보 기억 장치나 신호선에서의 소비 전류 패턴으로부터 정보를 추측하는 것이 상기 제27 실시 형태에 따른 발명보다도 더 곤란해진다.

도 38은 발명의 제29 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 소위 반도체 기억 장치와 그 외의 정보 처리 장치를 갖는 예이다.

본 실시예의 정보 기억 장치는, 데이터 처리 장치(7051), 정보 기억 장치(7052)가 데이터 버스(7057)로 연결되고 있다. 그리고, 데이터 처리 장치(7051)와 데이터 버스(7057) 간에 복호화 장치(7053) 및 복호화 장치에서 암호를 복호화하기 위한 키 정보를 저장한 키 버퍼(7056) 및 어드레스 버스(7058)가 설치되고 있다. 또한, 기억 영역의 어느 영역의 데이터를 암호화하는지를 지정하기 때문에, AND 회로(1112), 암호화 영역 지정 레지스터(7311), 암호화 판정 회로(7312)를 갖는다. 여기서, 정보 기억 장치(7052)의 구성은 통례에 따라서 충분하다. 또한, 복호화 장치, 키 버퍼 자체 등 개별의 수단은 예를 들면 지금까지 설명한 것으로 충분하다.

본 실시 형태에 특징적인 암호화 영역의 지정에 관한 동작을 주로 설명한다.

각각의 기억 영역에 대하여 암호화를 행하는지의 여부를 암호화 영역 지정 레지스터(7311)로 지정한다. 암호화 판정 회로(7312)는 어드레스 버스(7058)에 나타나는 어드레스치와, 암호화 영역 지정 레지스터(7311)의 값에 의해서, 복호화를 행할지 판정한다. 암호화 판정 회로의 구성은 전술한 도 20과 동일하다. 정보 기억 장치(7052)에는 복호화 장치(7053)에 의해 복호 가능한 형식으로 암호화된 정보가 미리 저장되어 있다. 데이터 처리 장치(7051)가 어드레스 버스(7058)에 어드레스 정보를 출력하면, 정보 저장 장치(7052)는 데이터 버스에 암호화된 상태의 데이터를 출력한다. 암호화 판정 회로(7312)는 어드레스 버스(7058)에 출력된 어드레스치의 일부와, 암호화 영역 지정 레지스터(7311)의 값을 참조하여, 상기 어드레스의 데이터가 암호화되어 있는지의 여부를 판정하고, 암호화되어 있는 경우에는 1을, 암호화되어 있지 않은 경우에는 0을 돌려 준다.

암호화 판정 회로(7312)의 출력은 AND 회로(1112)로써 키 버퍼(7056)와 AND를 취한다. 그 결과, 복호화 장치(7053)에는 암호화되어 있는 어드레스 영역을 액세스한 경우에는 키 버퍼(7056)의 내용이 건네지고, 암호화되어 있지 않은 어드레스 영역을 액세스한 경우에는 0이 건네진다. 복호화 장치(7053)는 EOR 회로로 되어 있기 때문에, 0이 건네져서 입력된 값을 그대로 데이터 처리 장치(7051)로 건네준다. 따라서, 암호화된 영역의 데이터는 키 버퍼(7056)의 값을 이용하여 정확하게 복호화되는 한편, 암호화되어 있지 않은 영역의 데이터는 그대로 데이터 처리 장치(7051)에 건네진다. 암호화가 실시된 영역에서는 데이터 버스(7057)에 나타내는 비트 패턴이나 정보 기억 장치(7052)에 기록되는 데이터의 비트 패턴은 실제의 데이터와는 다르기 때문에, 정보 기억 장치(7052)의 판독 시의 소비 전류 패턴이나 데이터 버스(7057)에서 소비되는 전류 패턴으로부터 실제의 데이터를 추측하는 것이 곤란해진다.

도 39는 발명의 제30 실시 형태를 설명하기 위한 정보 처리 장치의 기본 구성도이다. 본 예는 소위 반도체 기억 장치와 그 외의 정보 처리 장치를 포함하는 반도체 장치 시스템의 예이다.

본 실시예의 랜덤 전송 제어 장치는 전송원의 어드레스를 기억하는 어드레스 레지스터(18002)와, 전송처의 어드레스를 기억하는 어드레스 레지스터(18003)와, 전송원, 전송처 레지스터를 전환하기 위한 멀티플렉서(18004)와, 전송처, 전송원 어드레스 레지스터의 값을 갱신하기 위한 가산기(18005)와, 어드레스 레지스터와 난수와 EOR을 취하고, 전송 어드레스의 전송 순서를 랜덤화하기 위한 배타적 논리합 연산 장치(18007)와, 배타적 논리합 연산 장치(18007)로 전송 순서를 바꾸기 위한 배타적 논리합 연산에 이용하는 난수치를 생성하기 위한 난수 발생 장치(18006)와, 전송 횟수를 카운트하기 위한 카운터(18009)와, 순서를 바꾸어서 생성된 어드레스를 일시적으로 보관하는 어드레스 버퍼(18008)와, 전송되는 데이터를 일시적으로 보관하는 데이터 버퍼(18011), 전송 순서를 랜덤하게 했을 때의 어드레스를 보존하는 어드레스 레지스터, 이들의 각 회로를 제어하여 전송을 실행하는 제어 회로(18012)로 구성되고 있다. 우선 전송원 어드레스가 전송원 어드레스 레지스터(18002)에 전송처 어드레스가 전송처 어드레스 레지스터(18003)에, 전송 바이트수가 카운터(18009)로 세트된다. 여기서, 카운터로 세트되는 전송 바이트수의 초기치는 2의 누승의 값을 취한다. 전송원 어드레스 레지스터(18002) 전송처 어드레스 레지스터(18003)에 초기치로서 세트되는 값은 전송 바이트수로 잉여를 계산했을 때, 0이 되는 값일 필요가 있다. 다음에, 제어 장치(18012)의 전송 동작을 순서대로 설명한다.

STEP 0 ; 우선 제어 회로(18012)로부터 난수 발생 회로(18006)로 난수 발생 요구가 보내지며, 난수 발생 회로(18006)에서는 전송 전에 전송 바이트수보다도 작은 값의 난수를 생성하여 보유한다.

STEP 1 ; 이어서, 제어 회로(8012)로부터 멀티플렉서(18004)에 대하여, 전송원 어드레스 레지스터(18002)를 선택하도록 선택 신호가 보내지며, 멀티플렉서를 통과한 전송원 어드레스는 난수 발생 회로(18006)에 유지된 난수치와의 배타적 논리합 연산을 배타적 논리합 연산 장치(18007)로 행하고 어드레스 버퍼(18008)에 저장된다.

STEP 2 ; 제어 회로(18012)는 어드레스 버퍼(18008)의 어드레스치를 어드레스 버스에 출력하고, 어드레스 버스(18032)에 실은 어드레스치의 내용이 데이터 버스(18031)에 실은 후, 제어 회로(18012)는 래치 신호를 데이터 버퍼(18011)에 보내서 데이터 버퍼(18011)에 데이터 버스의 값을 저장한다. 가산 회로(18005)에서는 전송원 어드레스 레지스터의 값에 1을 가산하는 계산이 행해지고 있다. 가산이 끝나면, 제어 회로(18012)로부터 전송원 어드레스 레지스터에 대한 래치 신호를 제어하여, 전송원 어드레스 레지스터에 가산 회로의 출력을 저장한다.

STEP3 : 이어서, 제어 회로(18012)는 제어 회로(18012)로부터 멀티플렉서(18004)에 대하여, 전송처 어드레스 레지스터(18003)를 선택하도록 선택 신호가 보내지며 멀티플렉서를 통과한 전송처 어드레스는 난수 발생 회로(18006)에 유지된 난수치와의 EOR 연산을 EOR 회로(18007)로 행하고 어드레스 버퍼(18008)에 저장된다.

STEP4 : 제어 회로(18012)는 어드레스 버퍼(18008)의 어드레스치를 어드레스 버스(18032)로, 데이터 버퍼(18011)의 데이타치를 데이터 버스(18031)에 출력하도록 제어 신호를 보낸다. 또한, 어드레스 버스(18032)의 어드레스에 데이터 버스(18031) 상의 데이터를 기입하도록 제어 신호를 발행한다.

STEP 5 : 가산 회로(18005)에서는 전송처 어드레스 레지스터의 값에 1을 가산하는 계산이 행해지고 있다. 가산이 끝나면, 제어 회로(18012)는 전송처 어드레스 레지스터(18003)에 대한 래치 신호를 제어하여, 전송처 어드레스 레지스터(18003)는 가산 회로(18005)의 출력을 저장한다.

STEP 6 : 카운터(18009)의 값에 -1을 가산 회로(18010)로 가산하고, 1 감산한다. 제어 회로(18012)는 카운터(18009)로 래치 신호를 보내고, 가산 회로(18010)의 연산 결과를 카운터(18009)에 저장한다.

STEP 7 : 이어서 제어 회로는 카운터(18009)의 내용이 0인지의 여부를 검사하고, 비제로인 경우에는 STEP 1로부터의 처리를 반복한다.

이상의 동작에 의해, 난수치의 차이에 의해 동일한 내용을 동일한 어드레스에 대하여 전송하는 경우라도 난수 발생 회로에서 생성되는 난수치가 다름으로서 데이터의 전송순이 다르며, 동작 시의 소비 전류 패턴이 매전송마다 달라지며, 소비 전류 패턴으로부터 동일한 데이터를 전송하고 있는지의 여부를 추측하는 것이 곤란해진다.

본원 발명은 높은 시큐러티를 갖는 정보 처리 장치를 제공할 수 있다.

본원 발명은 높은 시큐러티를 갖는 정보 기억 장치를 제공할 수 있다. 또한, 본원 발명은 높은 시큐러티를 갖는 카드 부재 및 정보 처리 시스템을 제공할 수 있다.

Claims (25)

1. 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치로부터의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능하게 되는 것을 특징으로 하는 정보 처리 장치.
2. 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선을 적어도 포함하고, 상기 제1 혹은 제2 정보 처리 장치의 적어도 한쪽으로부터의 신호를 전달하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여 제2 전력의 소비 상태가 정해지며 또한 상기 신호선에서의 제1 전력의 소비와 상기 제2 전력의 소비가 서로 상반되는 기간 동안에 가능하게 되는 것을 특징으로 하는 정보 처리 장치.
3. 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치의 신호를 전달하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여 제2 전력의 소비 상태가 정해지며 또한 상기 신호선에서의 제1 전력의 소비와 상기 제2 전력의 소비와의 합이 소망치로 이루어지도록 구성된 것을 특징으로 하는 정보 처리 장치.
4. 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치의 신호를 전달하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하여 제2 전력의 소비 상태가 정해지며 또한 상기 신호선에서의 제1 전력의 소비가 이루어지는 기간에서는 상기 제2 전력의 소비가 이루어지지 않고, 상기 신호선에서의 제1 전력의 소비가 이루어지지 않은 기간에서는 제2 전력의 소비가 가능하게 되는 것을 특징으로 하는 정보 처리 장치.
5. 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치의 디지털 신호를 전달하는 상기 신호선에서의 신호치의 반전에 대응하여 전력의 소비가 가능하게 되는 것을 특징으로 하는 정보 처리 장치.
6. 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선을 적어도 포함하고, 상기 제1 혹은 제2 정보 처리 장치 중 적어도 한쪽에서의 디지털 신호에 기초하는 상기 신호선에서의 제1 전력의 소비 상태에 대응하며, 상기 신호선에서의 전송 신호의 신호치의 반전에 대응하여 제2 전력의 소비가 이루어지는 수단을 포함하는 것을 특징으로 하는 정보 처리 장치.
7. 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치와 상기 신호선 간에서, 상기 정보 처리 장치로부터의 신호의 암호화가 가능하며 또한 상기 신호선으로부터 암호화되어 전송되는 신호를 복호화하는 것이 가능한 것을 특징으로 하는 정보 처리 장치.
8. 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선을 적어도 포함하고, 상기 제1 정보 처리 장치 혹은 제2 정보 처리 장치 중 적어도 하나와 상기 신호선 간에서, 상기 제1 정보 처리 장치 혹은 제2 정보 처리 장치로부터의 신호를 암호화하며 또한 상기 신호선으로부터 전송되어온 신호를 복호화하는 것이 가능한 것을 특징으로 하는 정보 처리 장치.
9. 제1 정보 처리 장치와, 제2 정보 처리 장치와, 그 양자를 연결하는 신호선을 적어도 포함하고, 상기 제1 정보 처리 장치로부터 신호를 암호화하고, 상기 암호화된 제1 정보 처리 장치로부터 신호를 복호화하여 제2 정보 처리 장치에 입력하고 또한 상기 제2 정보 처리 장치의 출력을 암호화하고, 상기 암호화된 제2 정보 처리 장치로부터 신호를 복호화하여 제1 정보 처리 장치에 입력하는 것이 가능한 것을 특징으로 하는 정보 처리 장치.
10. 정보 처리 장치와, 정보 기억 장치와, 적어도 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 적어도 상기 정보 기억 장치로의 정보의 저장은 상기 저장해야할 정보를 암호화하여 이루어지며, 또한 상기 정보 기억 장치에 저장된 정보의 복호화가 가능한 것을 특징으로 하는 정보 처리 장치.
11. 정보 처리 장치와, 정보 기억 장치와, 적어도 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 적어도 상기 정보 기억 장치로의 정보의 저장은 상기 저장해야 할 정보를 암호화하여 이루어지며 또한 상기 정보 기억 장치에 저장된 정보를 복호화하고, 상기 신호선을 통하여 상기 정보 처리 장치에 입력이 가능한 것을 특징으로 하는 정보 처리 장치.
12. 정보 처리 장치와, 상기 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치로부터의 출력되는 신호열이 그 순서를 다르게 하여 상기 신호선에 전달되며 또한 상기 신호열의 순서를 다르게 한 순서는 복원이 가능한 것을 특징으로 하는 정보 처리 장치.
13. 제1 데이터 처리 장치와, 제2 데이터 처리 장치와, 이 양자를 접속하는 신호선과, 제어 신호 발생 수단과, 상기 신호선에서 소비되는 제1 전력과, 상기 신호선에서의 전력 소비와는 다른 제2 전력을 소비하는 수단을 적어도 포함하고, 상기 제1 혹은 제2 데이터 처리 장치는 상기 제2 전력을 소비하는 수단에 접속되며, 상기 제어 신호 발생 수단으로부터의 제어 신호에 의해서 상기 신호선에 탑재된 신호를 클리어하지 않는 제어 방식으로 제어되며, 상기 제1과 제2 데이터 처리 장치 간에서 상기 신호선을 통하여 신호의 전송을 행할 때, 상기 제1 전력 소비와 상기 제2 전력 소비의 합이 소정치가 되도록 상기 제어 신호 발생 수단으로부터의 신호에 따라서 상기 제1 혹은 제2 데이터 처리 장치로부터 출력된 신호와, 상기 신호의 전송의 직전에 상기 신호선에 실려 있던 신호와, 상기 신호의 전송 직전에 충방전 장치에 입력된 신호에 대하여, 배타적 논리합을 구하고, 그 출력 신호를 상기 제2 전력을 소비하는 수단으로 입력할 수 있는 것을 특징으로 하는 정보 처리 장치.
14. 제1 데이터 처리 장치와, 제2 데이터 처리 장치와, 이 양자를 접속하는 신호선과, 제어 신호 발생 수단과, 상기 신호선에서 소비되는 제1 전력과, 상기 신호선에서의 전력 소비와는 다른 제2 전력을 소비하는 수단을 적어도 포함하고, 상기 제1 및 제2 데이터 처리 장치는 각각 상기 제2 전력을 소비하는 제1 수단 및 상기 제2 전력을 소비하는 제2 수단에 접속되며, 상기 제어 신호 발생 수단으로부터의 제어 신호에 의해서 상기 신호선에 탑재된 신호를 클리어하지 않는 제어 방식으로 제어되며, 상기 제1과 제2 데이터 처리 장치 간에서 상기 신호선을 통하여 신호의 전송을 행할 때, 상기 제1 전력 소비와 상기 제2 전력 소비의 합이 소정치가 되도록 상기 제어 신호 발생 수단으로부터의 신호에 따라서 상기 제1 혹은 제2 데이터 처리 장치로부터 출력된 신호와, 상기 신호의 전송 직전에 상기 신호선에 실려 있던 신호와, 상기 신호의 전송 직전에 충방전 장치에 입력된 신호에 대하여, 배타적 논리합을 구하고 그 출력 신호를 상기 제2 전력을 소비하는 수단으로 입력할 수 있는 것을 특징으로 하는 정보 처리 장치.
15. 제1항 또는 제2항에 있어서, 상기 제2 전력을 소비하는 제2 수단은 더미 신호선을 포함하는 것을 특징으로 하는 정보 처리 장치.
16. 제1항에 있어서, 상기 제2 전력을 소비하는 제2 수단은 더미 신호선을 포함하는 것을 특징으로 하는 정보 처리 장치.
17. 제1 데이터 처리 장치와, 제2 데이터 처리 장치와, 이 양자를 접속하는 신호선과, 프리차지 신호의 제어 수단과, 상기 신호선에서 소비되는 제1 전력과, 상기 신호선에서의 전력 소비와는 다른 제2 전력을 소비하는 수단을 적어도 포함하고, 상기 제1 혹은 제2 데이터 처리 장치는 상기 제2 전력을 소비하는 수단에 접속되며, 또한 상기 제2 혹은 제1 데이터 처리 장치는 상기 프리차지 신호의 제어 수단에 접속되며, 상기 제1과 제2 데이터 처리 장치 간에서 상기 신호선을 통하여 신호의 전송을 행할 때, 상기 제1 전력 소비와 상기 제2 전력 소비의 합이 소정치로 이루어지도록 구성된 것을 특징으로 하는 정보 처리 장치.
18. 제1 데이터 처리 장치와, 제2 데이터 처리 장치와, 이들을 접속하는 신호선과, 상기 신호선을 프리차지하기 위한 프리차지 신호선 제어 장치를 적어도 포함하고, 상기 제1 데이터 처리 장치는 상기 프리차지 신호선 제어 장치에 접속되며 또한 상보적 프리차지 제어 장치에도 접속되며, 상기 프리차지 버스 제어 장치는 상기 신호선에 접속되며, 상기 상보적 프리차지 버스 제어 장치는 상기 신호선에서의 제1 전력 소비와는 다른 제2 전력을 소비하는 수단에 접속되고, 상기 데이터 신호선에서의 제1 소비 전력과 상기 제2 소비 전력의 합이 소정치가 되도록 상기 신호선의 프리차지 직후에 버스에 흐르는 데이터를 비트 반전시켜 제2 전력을 소비하는 수단에 입력하는 것을 포함하는 것을 특징으로 하는 정보 처리 장치.
19. 제17항에 있어서, 상기 제2 전력을 소비하는 제2 수단은 프리차지 더미 신호선을 포함하는 것을 특징으로 하는 정보 처리 장치.
20. 제1 데이터 처리 장치와, 제2 데이터 처리 장치와, 이들을 연결하는 신호선과, 상기 신호선을 프리차지하는 프리차지 신호선 제어 수단을 적어도 포함하고, 상기 신호선은 상기 신호선 도중에 반전 장치를 적어도 포함하고, 상기 반전 장치를 개재시켜, 정논리와 부논리와의 신호선으로 구성되는 것을 특징으로 하는 정보 처리 장치.
21. 데이터 처리 장치와 정보 기억 장치와, 이들을 연결하는 신호선을 적어도 포함하고, 상기 데이터 처리 장치와 상기 신호선 간에서 암호화가 가능하며, 상기 신호선과 상기 정보 기억 장치 간에서 복호화가 가능한 것을 특징으로 하는 정보 처리 장치.
22. 복수의 정보가 저장 가능하며, 저장된 복수의 정보의 저장 장소를 번지에 의해서 구별하고, 기록 혹은 판독이 가능하며, 정보를 저장할 때 정보를 암호화하고, 정보를 판독할 때 복호화가 가능한 것을 특징으로 하는 정보 기억 장치.
23. 기억 장치와, 기억 장치를 포함하는 데이터 처리 장치와, 이들을 연결하는 신호선과, 기억 장치와 기억 장치를 포함하는 데이터 처리 장치 간의 정보 전송을 제어하는 정보 전송 제어 장치를 적어도 포함하고, 상기 정보 전송 제어 장치 장치가 전송원의 정보가 저장된 번지를 기억하기 위한 어드레스 레지스터와, 전송처의 번지를 기억하기 위한 어드레스 레지스터와, 전송하는 정보의 수를 카운트하기 위한 수치를 저장하는 카운터와, 카운터의 값을 디크리먼트하기 위한 연산 회로와, 기억 장치 간에서 전송하는 데이터를 일시적으로 보존하는 데이터 버퍼와, 어드레스 레지스터의 값을 갱신하기 위한 연산 회로와, 전송 어드레스의 전송 순서를 랜덤화하는 회로를 포함하는 것을 특징으로 하는 정보 처리 장치.
24. 정보 처리 장치와, 상기 제1 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치에서부터의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능하게 되는 것을 특징으로 하는 카드 부재.
25. 단말기와, 상기 단말기에 접속 가능한 카드 부재를 적어도 포함하고, 상기 카드 부재는 정보 처리 장치와, 상기 제1 정보 처리 장치에 연결된 신호선을 적어도 포함하고, 상기 정보 처리 장치로부터의 신호를 전달하는 상기 신호선에서의 전력의 소비 상태에 대응하여, 이 전력 소비 상태와는 다른 전력의 소비가 가능하게 되는 것을 특징으로 하는 정보 처리 시스템.