JPS6322336B2 - - Google Patents
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- JPS6322336B2 JPS6322336B2 JP58064648A JP6464883A JPS6322336B2 JP S6322336 B2 JPS6322336 B2 JP S6322336B2 JP 58064648 A JP58064648 A JP 58064648A JP 6464883 A JP6464883 A JP 6464883A JP S6322336 B2 JPS6322336 B2 JP S6322336B2
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- macro
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- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- LGAILEFNHXWAJP-BMEPFDOTSA-N macrocycle Chemical compound N([C@H]1[C@@H](C)CC)C(=O)C(N=2)=CSC=2CNC(=O)C(=C(O2)C)N=C2[C@H]([C@@H](C)CC)NC(=O)C2=CSC1=N2 LGAILEFNHXWAJP-BMEPFDOTSA-N 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明はマイクロプログラム制御のプロセツサ
における命令実行方式に係り、特にハードウエア
によつて直接制御される命令実行方式に係る。
における命令実行方式に係り、特にハードウエア
によつて直接制御される命令実行方式に係る。
マイクロプログラム制御のプロセツサにおいて
は、主記憶から読出されたマクロ命令（機械命令
ともいう）を実行するために、そのOPコードを
用いて制御記憶がアクセスされる。制御記憶には
マクロ命令実行用のマイクロルーチンが書込まれ
ており、通常はマクロ命令のOPコードによつて
その開始アドレス、即ち先頭マイクロ命令のアド
レスがまず読出される。このアドレスは制御記憶
アドレス・レジスタへロードされ、それにより最
初のマイクロ命令が読出される。
は、主記憶から読出されたマクロ命令（機械命令
ともいう）を実行するために、そのOPコードを
用いて制御記憶がアクセスされる。制御記憶には
マクロ命令実行用のマイクロルーチンが書込まれ
ており、通常はマクロ命令のOPコードによつて
その開始アドレス、即ち先頭マイクロ命令のアド
レスがまず読出される。このアドレスは制御記憶
アドレス・レジスタへロードされ、それにより最
初のマイクロ命令が読出される。
制御記憶から読出されたマイクロ命令に基い
て、レジスタやゲートなどのハードウエアを制御
するデータフロー制御信号がどのようにして発生
されるかは、マイクロ命令の型によつて異なる。
て、レジスタやゲートなどのハードウエアを制御
するデータフロー制御信号がどのようにして発生
されるかは、マイクロ命令の型によつて異なる。
周知のように、マイクロ命令は水平型と垂直型
に分けられる。水平型マイクロ命令は、基本的に
は、その各ビツトが直接データフロー制御信号と
して使用され、従つてデコーダは不要である。し
かし、制御されるべきハードウエアの数が多くな
ると、それに応じて水平型マイクロ命令のビツト
数を増やす必要があり、場合によつては数百ビツ
トに達するから、その分だけ制御記憶の容量も大
きくしなければならない。また水平型マイクロ命
令の全ビツトのうち、実際にデータフロー制御信
号として使用されるのは何％かに過ぎないから、
制御記憶のかなりの領域が無駄になる。
に分けられる。水平型マイクロ命令は、基本的に
は、その各ビツトが直接データフロー制御信号と
して使用され、従つてデコーダは不要である。し
かし、制御されるべきハードウエアの数が多くな
ると、それに応じて水平型マイクロ命令のビツト
数を増やす必要があり、場合によつては数百ビツ
トに達するから、その分だけ制御記憶の容量も大
きくしなければならない。また水平型マイクロ命
令の全ビツトのうち、実際にデータフロー制御信
号として使用されるのは何％かに過ぎないから、
制御記憶のかなりの領域が無駄になる。
これに対して、垂直型マイクロ命令はマクロ命
令に似ており、OPコードとアドレス・フイール
ドを含んでいる。従つて、垂直型マイクロ命令か
らデータフロー制御信号を発生する為にはデコー
ダが必要である。また垂直型マイクロ命令は、そ
の性質上、同時に制御できるハードウエアの数が
制限されるので、或る処理を行う場合に、水平型
マイクロ命令であれば１つですむところを、２つ
以上の垂直型マイクロ命令を実行しなければなら
ないことがある。
令に似ており、OPコードとアドレス・フイール
ドを含んでいる。従つて、垂直型マイクロ命令か
らデータフロー制御信号を発生する為にはデコー
ダが必要である。また垂直型マイクロ命令は、そ
の性質上、同時に制御できるハードウエアの数が
制限されるので、或る処理を行う場合に、水平型
マイクロ命令であれば１つですむところを、２つ
以上の垂直型マイクロ命令を実行しなければなら
ないことがある。
上述のように、水平型マイクロ命令及び垂直型
マイクロ命令には各々一長一短があり、従つてこ
れまでは用途に応じて使い分けられていた。
マイクロ命令には各々一長一短があり、従つてこ
れまでは用途に応じて使い分けられていた。
上述とは別に、1971年６月に発行されたIBM
Technical Disclosure Bulletinの第14巻第１号
の第298頁に掲載されている論文は、回路数をそ
れ程増やすことなくマイクロプログラム制御のプ
ロセツサの処理速度を上げるために、マクロ命令
及びマイクロ命令のフオーマツトを同じにするこ
とを提案している。それによれば、レジスタ・ロ
ード命令や主記憶書込み命令のような簡単なマク
ロ命令はマイクロ命令の助けを借りずに直接実行
され、浮動小数点命令のような複雑なマクロ命令
はマイクロ命令によつて実行される。マクロ命令
を実行する際には、まずそのOPコードを検査す
ることによつて、当該マクロ命令が直接実行型か
否かが調べられ、それに応じて命令制御ユニツト
がマイクロ・モード又はマクロ・モードに設定さ
れる。マイクロ・モードの場合は、制御記憶を含
む通常のマイクロプログラム制御ユニツトである
解釈ユニツトに制御権が渡される。
Technical Disclosure Bulletinの第14巻第１号
の第298頁に掲載されている論文は、回路数をそ
れ程増やすことなくマイクロプログラム制御のプ
ロセツサの処理速度を上げるために、マクロ命令
及びマイクロ命令のフオーマツトを同じにするこ
とを提案している。それによれば、レジスタ・ロ
ード命令や主記憶書込み命令のような簡単なマク
ロ命令はマイクロ命令の助けを借りずに直接実行
され、浮動小数点命令のような複雑なマクロ命令
はマイクロ命令によつて実行される。マクロ命令
を実行する際には、まずそのOPコードを検査す
ることによつて、当該マクロ命令が直接実行型か
否かが調べられ、それに応じて命令制御ユニツト
がマイクロ・モード又はマクロ・モードに設定さ
れる。マイクロ・モードの場合は、制御記憶を含
む通常のマイクロプログラム制御ユニツトである
解釈ユニツトに制御権が渡される。
これの欠点は、プロセツサのアーキテクチヤ及
び命令セツトの設計に融通性が欠けることと、マ
クロ命令実行の度にOPコードを検査しなければ
ならない分だけ処理速度が遅くなることである。
び命令セツトの設計に融通性が欠けることと、マ
クロ命令実行の度にOPコードを検査しなければ
ならない分だけ処理速度が遅くなることである。
本発明の目的は、処理速度の向上及び回路の簡
単化を図ると共に、広範囲の命令セツトに応用が
きく命令実行方式を提供することにある。
単化を図ると共に、広範囲の命令セツトに応用が
きく命令実行方式を提供することにある。
本発明は制御記憶を有するマイクロプログラム
制御のプロセツサに適用されるもので、実行すべ
き命令に関連する制御ワードを制御記憶の所定の
記憶域に書込んでおくと共に、命令の実行モード
がハードウエア制御モードかマイクロプログラム
制御モードかを表わすフラグを各制御ワードに付
加しておき、命令実行のために制御記憶から関連
する制御ワードを読出したときにそのフラグがハ
ードウエア制御モードを表わしていれば制御ワー
ドの各ビツトをデータフロー制御信号として直接
使用することを特徴としている。
制御のプロセツサに適用されるもので、実行すべ
き命令に関連する制御ワードを制御記憶の所定の
記憶域に書込んでおくと共に、命令の実行モード
がハードウエア制御モードかマイクロプログラム
制御モードかを表わすフラグを各制御ワードに付
加しておき、命令実行のために制御記憶から関連
する制御ワードを読出したときにそのフラグがハ
ードウエア制御モードを表わしていれば制御ワー
ドの各ビツトをデータフロー制御信号として直接
使用することを特徴としている。
なお、制御記憶から読出された制御ワードのフ
ラグがマイクロプログラム制御モードを表わして
いた場合には従来のやり方で命令を実行すればよ
い。例えば、命令実行のためのマイクロルーチン
の開始アドレスをマイクロプログラム制御モード
の制御ワードとして使用できる。
ラグがマイクロプログラム制御モードを表わして
いた場合には従来のやり方で命令を実行すればよ
い。例えば、命令実行のためのマイクロルーチン
の開始アドレスをマイクロプログラム制御モード
の制御ワードとして使用できる。
第１図はマイクロプログラム制御のプロセツサ
に含まれる制御ユニツトの一部を示したもので、
ハードウエアの直接制御によつて特定の処理を行
えるようになつている。ハードウエアの直接制御
を受けるのは、例えばマクロ命令についての命令
フエーズ（Ｉフエーズ）及び特定の実行フエーズ
（Ｅフエーズ）である。
に含まれる制御ユニツトの一部を示したもので、
ハードウエアの直接制御によつて特定の処理を行
えるようになつている。ハードウエアの直接制御
を受けるのは、例えばマクロ命令についての命令
フエーズ（Ｉフエーズ）及び特定の実行フエーズ
（Ｅフエーズ）である。
ユーザ・プログラム及びデータは主記憶
（MS）１に記憶される。そこから読出されたマ
クロ命令は、ゲート１２及び１３を通つてマクロ
命令レジスタ５へロードされる。マクロ命令レジ
スタ５はマクロ命令のOPコード並びに２つのア
ドレス・フイールドＡ１及びＡ２を保持する。マ
クロ命令をマイクロプログラム制御のもとで実行
する場合、そのOPコードは、制御記憶（CS）２
に記憶されている対応するマイクロルーチンを呼
出すために、ゲート１０を通つて制御記憶アドレ
ス・レジスタ（CSAR）３にも送られる。マクロ
命令のOPコードによつてCS２から読出される制
御ワードは、当該マイクロルーチンの開始アドレ
ス即ち最初のマイクロ命令のアドレスである。図
には示していないが、このアドレスはCSAR３へ
送られ、それによりマクロ命令を実行するための
マイクロルーチンの先頭命令がマイクロ命令レジ
スタ６へ読出される。後続のマイクロ命令は、例
えばCSAR３の内容を増分回路（＋１）４で１ず
つ増分し、ゲート１１を介してCSAR３へ戻すこ
とによつて、CS２から順次に読出される。
（MS）１に記憶される。そこから読出されたマ
クロ命令は、ゲート１２及び１３を通つてマクロ
命令レジスタ５へロードされる。マクロ命令レジ
スタ５はマクロ命令のOPコード並びに２つのア
ドレス・フイールドＡ１及びＡ２を保持する。マ
クロ命令をマイクロプログラム制御のもとで実行
する場合、そのOPコードは、制御記憶（CS）２
に記憶されている対応するマイクロルーチンを呼
出すために、ゲート１０を通つて制御記憶アドレ
ス・レジスタ（CSAR）３にも送られる。マクロ
命令のOPコードによつてCS２から読出される制
御ワードは、当該マイクロルーチンの開始アドレ
ス即ち最初のマイクロ命令のアドレスである。図
には示していないが、このアドレスはCSAR３へ
送られ、それによりマクロ命令を実行するための
マイクロルーチンの先頭命令がマイクロ命令レジ
スタ６へ読出される。後続のマイクロ命令は、例
えばCSAR３の内容を増分回路（＋１）４で１ず
つ増分し、ゲート１１を介してCSAR３へ戻すこ
とによつて、CS２から順次に読出される。
マイクロ命令レジスタ６へ読出されたマイクロ
命令はゲート１９を通つて命令デコーダ７へ送ら
れる。命令デコーダ７は命令実行に必要なデータ
フロー制御信号Kiを発生する。これらの制御信
号は、サイクル・カウンタによつて表示される命
令サイクル・タイムTiと関連付けられる。サイ
クル・カウンタにはマクロ・サイクル・カウンタ
MCC（第１２図）及びマイクロ・サイクル・カウ
ンタμCC（図示せず）があり、それらによつて表
示されるサイクル・タイム信号がゲート１８及び
２０を通つて命令デコーダ７へ供給される。命令
デコーダ７の入力部における破線は、通常のマイ
クロプログラム制御モードでの入力を表わしてい
る。第１図に示した制御ユニツトの特徴は、通常
のマイクロプログラム制御モードの他に、特定の
処理がハードウエアの直接制御のもとに実行され
るハードウエア制御モードを採用したことにあ
る。モードの切替えはモード制御ビツトMCBに
より行われる。本実施例では、モード制御ビツト
MCBは、CS２からマイクロ命令レジスタ６のビ
ツト位置０へ読出されるようになつている。
命令はゲート１９を通つて命令デコーダ７へ送ら
れる。命令デコーダ７は命令実行に必要なデータ
フロー制御信号Kiを発生する。これらの制御信
号は、サイクル・カウンタによつて表示される命
令サイクル・タイムTiと関連付けられる。サイ
クル・カウンタにはマクロ・サイクル・カウンタ
MCC（第１２図）及びマイクロ・サイクル・カウ
ンタμCC（図示せず）があり、それらによつて表
示されるサイクル・タイム信号がゲート１８及び
２０を通つて命令デコーダ７へ供給される。命令
デコーダ７の入力部における破線は、通常のマイ
クロプログラム制御モードでの入力を表わしてい
る。第１図に示した制御ユニツトの特徴は、通常
のマイクロプログラム制御モードの他に、特定の
処理がハードウエアの直接制御のもとに実行され
るハードウエア制御モードを採用したことにあ
る。モードの切替えはモード制御ビツトMCBに
より行われる。本実施例では、モード制御ビツト
MCBは、CS２からマイクロ命令レジスタ６のビ
ツト位置０へ読出されるようになつている。
マイクロ命令レジスタ６中のモード制御ビツト
MCBが“１”に設定されていると、モード・ラ
ツチ８がセツトされて、ハードウエア制御モード
を表わすHCM信号を発生する。HCM信号はゲ
ート１４〜１８をすべて付勢する。第１図から明
らかなように、ゲート１７が付勢されると、命令
デコーダ７はマイクロ命令の代りにマクロ命令の
OPコードを受取る。これは、マクロ命令がマイ
クロ命令の助けを借りずに直接実行されることを
意味する。
MCBが“１”に設定されていると、モード・ラ
ツチ８がセツトされて、ハードウエア制御モード
を表わすHCM信号を発生する。HCM信号はゲ
ート１４〜１８をすべて付勢する。第１図から明
らかなように、ゲート１７が付勢されると、命令
デコーダ７はマイクロ命令の代りにマクロ命令の
OPコードを受取る。これは、マクロ命令がマイ
クロ命令の助けを借りずに直接実行されることを
意味する。
マクロ命令を直接実行する場合には、CS２か
らマイクロ命令を読出す必要はない。そのとき、
マクロ命令のOPコードによつてCS２から読出さ
れる制御ワードはハードウエア制御ワード（以
下、「HCW」を略称）である。マイクロ命令レ
ジスタ６へ読出されるHCWはマイクロ命令と同
じく16ビツト（ビツト０〜１５）であるが、その
うちビツト１〜１５が３つのグループに分けられ
て、各々データフロー制御信号Ｋ１〜Ｋ５として
直接使用される。Ｋ１〜Ｋ５の発生はマイクロ命
令のOPコードの解読に比べて極めて速い。本実
施例では、最初の３サイクルＴ１〜Ｔ３がHCW
で制御されている。サイクルＴ１〜Ｔ３は、第１
２図に示したマクロ・サイクル・カウンタ（以
下、「MCC」と略称）３１によつて表示される。
らマイクロ命令を読出す必要はない。そのとき、
マクロ命令のOPコードによつてCS２から読出さ
れる制御ワードはハードウエア制御ワード（以
下、「HCW」を略称）である。マイクロ命令レ
ジスタ６へ読出されるHCWはマイクロ命令と同
じく16ビツト（ビツト０〜１５）であるが、その
うちビツト１〜１５が３つのグループに分けられ
て、各々データフロー制御信号Ｋ１〜Ｋ５として
直接使用される。Ｋ１〜Ｋ５の発生はマイクロ命
令のOPコードの解読に比べて極めて速い。本実
施例では、最初の３サイクルＴ１〜Ｔ３がHCW
で制御されている。サイクルＴ１〜Ｔ３は、第１
２図に示したマクロ・サイクル・カウンタ（以
下、「MCC」と略称）３１によつて表示される。
命令デコーダ７も、最初の５個の制御信号Ｋ１
〜Ｋ５を発生しなくてよいので、その分だけ回路
が簡単になる。ハードウエア制御モードにおいて
は、命令デコーダ７はマクロ命令のOPコードを
解読することによつて、関連するサイクル・タイ
ムTiのための残りの制御信号Ｋ６〜Knを発生す
る。
〜Ｋ５を発生しなくてよいので、その分だけ回路
が簡単になる。ハードウエア制御モードにおいて
は、命令デコーダ７はマクロ命令のOPコードを
解読することによつて、関連するサイクル・タイ
ムTiのための残りの制御信号Ｋ６〜Knを発生す
る。
次に第２図を参照しながら、第１図の制御ユニ
ツトにおける命令実行について説明する。最初の
サイクル１では、マクロ命令ＡがMS１からマク
ロ命令レジスタ５へ読出され、同時にそのOPコ
ードがCSAR３へ送られる。MCC３１はＴ０に
セツトされる。
ツトにおける命令実行について説明する。最初の
サイクル１では、マクロ命令ＡがMS１からマク
ロ命令レジスタ５へ読出され、同時にそのOPコ
ードがCSAR３へ送られる。MCC３１はＴ０に
セツトされる。
サイクル２（MCC＝Ｔ１）では、マクロ命令
ＡのためのHCWがCS２からマイクロ命令レジス
タ６へ読出され、マクロ命令Ａの実行の間そこに
保持される。
ＡのためのHCWがCS２からマイクロ命令レジス
タ６へ読出され、マクロ命令Ａの実行の間そこに
保持される。
HCWのフオーマツトを第３図に示す。前述の
ように、ビツト０はモード制御ビツトMCBとし
て使用される。MCB＝０であれば、制御ユニツ
トは通常のマイクロプログラム制御モードで動作
し、MCB＝１であればハードウエア制御モード
で動作する。ビツト１〜５、６〜１０及び１１〜
１５は各々サイクル・タイムＴ１、Ｔ２及びＴ３
においてデータフロー制御信号Ｋ１〜Ｋ５として
使用される。Ｋ１〜Ｋ５は対応する。サイクル・
タイムのときに付勢されるゲート１４〜１６から
出力される。
ように、ビツト０はモード制御ビツトMCBとし
て使用される。MCB＝０であれば、制御ユニツ
トは通常のマイクロプログラム制御モードで動作
し、MCB＝１であればハードウエア制御モード
で動作する。ビツト１〜５、６〜１０及び１１〜
１５は各々サイクル・タイムＴ１、Ｔ２及びＴ３
においてデータフロー制御信号Ｋ１〜Ｋ５として
使用される。Ｋ１〜Ｋ５は対応する。サイクル・
タイムのときに付勢されるゲート１４〜１６から
出力される。
第１図では、ゲート１４〜２０は水平線で示さ
れているだけであるが、その実際の構成は例えば
第１１図のようになつている。第１１図は、各々
３本の線ｂ１〜ｂ３、ｃ１〜ｃ３から成る母線
Ｂ，Ｃをサイクル・タイムＴ１，Ｔ２で切替える
ゲートの例である。このゲートは、一方の入力に
信号入力線が接続され且つ他方の入力にクロツク
線が接続された６個のゲート素子Ｇで構成されて
いる。図から明らかなように、サイクル・タイム
Ｔ１では母線Ｃがゲートされ、サイクル・タイム
Ｔ２では母線Ｂがゲートされる。
れているだけであるが、その実際の構成は例えば
第１１図のようになつている。第１１図は、各々
３本の線ｂ１〜ｂ３、ｃ１〜ｃ３から成る母線
Ｂ，Ｃをサイクル・タイムＴ１，Ｔ２で切替える
ゲートの例である。このゲートは、一方の入力に
信号入力線が接続され且つ他方の入力にクロツク
線が接続された６個のゲート素子Ｇで構成されて
いる。図から明らかなように、サイクル・タイム
Ｔ１では母線Ｃがゲートされ、サイクル・タイム
Ｔ２では母線Ｂがゲートされる。
データフロー制御信号Ｋ１〜Ｋ５を出力するゲ
ート１４〜１６の具体的構成を第４図に示す。ゲ
ート１４〜１６は全部で15個のゲート素子Ｇから
成り、それらの第１入力にはHCM信号が印加さ
れる。前述のように、ハードウエア制御モードを
表わすHCM信号は、マイクロ命令レジスタ６中
のモード制御ビツトMCBが“１”のときにセツ
トされるモード・ラツチ８から発生される。各ゲ
ート素子Ｇの第２入力はマイクロ命令レジスタ６
の対応するビツト位置に接続される。ゲート１４
を構成するゲート素子Ｇの第３入力はMCC３１
（第１２図）のＴ１出力線に接続され、ゲート１
５を構成するゲート素子Ｇの第３入力はＴ２出力
線に接続され、ゲート１６を構成するゲート素子
Ｇの第３入力はＴ３出力線に接続される。かくし
て、HCM信号が発生されていれば、サイクル・
タイムＴ１では、マイクロ命令レジスタ６へ読出
されたHCWのビツト１〜５がゲート１４を通つ
てデータフロー制御信号Ｋ１〜Ｋ５として出力さ
れ、サイクル・タイムＴ２では、ビツト６〜１０
がゲート１５を通つてＫ１〜Ｋ５として出力さ
れ、サイクル・タイムＴ３では、ビツト１１〜１
５がゲート１６を通つてＫ１〜Ｋ５として出力さ
れる。
ート１４〜１６の具体的構成を第４図に示す。ゲ
ート１４〜１６は全部で15個のゲート素子Ｇから
成り、それらの第１入力にはHCM信号が印加さ
れる。前述のように、ハードウエア制御モードを
表わすHCM信号は、マイクロ命令レジスタ６中
のモード制御ビツトMCBが“１”のときにセツ
トされるモード・ラツチ８から発生される。各ゲ
ート素子Ｇの第２入力はマイクロ命令レジスタ６
の対応するビツト位置に接続される。ゲート１４
を構成するゲート素子Ｇの第３入力はMCC３１
（第１２図）のＴ１出力線に接続され、ゲート１
５を構成するゲート素子Ｇの第３入力はＴ２出力
線に接続され、ゲート１６を構成するゲート素子
Ｇの第３入力はＴ３出力線に接続される。かくし
て、HCM信号が発生されていれば、サイクル・
タイムＴ１では、マイクロ命令レジスタ６へ読出
されたHCWのビツト１〜５がゲート１４を通つ
てデータフロー制御信号Ｋ１〜Ｋ５として出力さ
れ、サイクル・タイムＴ２では、ビツト６〜１０
がゲート１５を通つてＫ１〜Ｋ５として出力さ
れ、サイクル・タイムＴ３では、ビツト１１〜１
５がゲート１６を通つてＫ１〜Ｋ５として出力さ
れる。
上述の構成は、発生されるべきデータフロー制
御信号が比較的少数の場合に効果がある。マクロ
命令を直接実行するためのHCWはCS２中のOP
コード・テーブル２６（第５図）に含まれてい
る。マクロ命令のOPコードが８ビツトの場合、
OPコード・テーブル２６はCS２のアドレス
X′0000′からX′00FF′（「Ｘ」は16進表示を意味す
る）まで及ぶ。
御信号が比較的少数の場合に効果がある。マクロ
命令を直接実行するためのHCWはCS２中のOP
コード・テーブル２６（第５図）に含まれてい
る。マクロ命令のOPコードが８ビツトの場合、
OPコード・テーブル２６はCS２のアドレス
X′0000′からX′00FF′（「Ｘ」は16進表示を意味す
る）まで及ぶ。
OPコード・テーブル２６の中には、HCWの他
に、マクロ命令を実行するためのマイクロルーチ
ンの開始アドレスも含まれている。これらの開始
アドレスは、通常のマイクロプログラム制御モー
ドのとき（MCB＝０）にCS２から読出され、次
いで特定のマイクロルーチンの先頭命令が読出さ
れる。このようなマイクロプログラム制御モード
は既によく知られているので、詳細については省
略する。
に、マクロ命令を実行するためのマイクロルーチ
ンの開始アドレスも含まれている。これらの開始
アドレスは、通常のマイクロプログラム制御モー
ドのとき（MCB＝０）にCS２から読出され、次
いで特定のマイクロルーチンの先頭命令が読出さ
れる。このようなマイクロプログラム制御モード
は既によく知られているので、詳細については省
略する。
マクロ命令を直接実行するためにより多くのデ
ータフロー制御信号を同時に発生する必要がある
場合には、第６図の構成が適している。第１図と
の違いには、マイクロ命令レジスタ６へ読出され
たHCWのビツト１〜１５がゲート３０を通つて
同時にデータフロー制御信号Ｋ１〜Ｋ１５として
出力されることにある。命令デコーダ７からは、
残りのｎ―15個のデータフロー制御信号Ｋ１６〜
Knが発生される。ただし、第１図の実施例と同
じく、ハードウエア制御モードにマクロ命令を直
接実行するためには、HCWの各ビツト（ビツト
０を除く）をデータフロー制御信号Ｋ１〜Ｋ１５
として直接出力しなければならないが、マクロ命
令レジスタ５にあるマクロ命令のOPコードを解
読することによつて残りのＫ１６〜Knを発生す
ることは必らずしも必要ではない。要は、プロセ
ツサの設計及び直接実行されるべきマクロ命令に
応じて、Ｋ１〜Ｋ１５，Ｋ１〜Ｋ５及びＫ１６〜
Kn，Ｋ６〜Knの組合せを適切に選ぶことが大切
である。
ータフロー制御信号を同時に発生する必要がある
場合には、第６図の構成が適している。第１図と
の違いには、マイクロ命令レジスタ６へ読出され
たHCWのビツト１〜１５がゲート３０を通つて
同時にデータフロー制御信号Ｋ１〜Ｋ１５として
出力されることにある。命令デコーダ７からは、
残りのｎ―15個のデータフロー制御信号Ｋ１６〜
Knが発生される。ただし、第１図の実施例と同
じく、ハードウエア制御モードにマクロ命令を直
接実行するためには、HCWの各ビツト（ビツト
０を除く）をデータフロー制御信号Ｋ１〜Ｋ１５
として直接出力しなければならないが、マクロ命
令レジスタ５にあるマクロ命令のOPコードを解
読することによつて残りのＫ１６〜Knを発生す
ることは必らずしも必要ではない。要は、プロセ
ツサの設計及び直接実行されるべきマクロ命令に
応じて、Ｋ１〜Ｋ１５，Ｋ１〜Ｋ５及びＫ１６〜
Kn，Ｋ６〜Knの組合せを適切に選ぶことが大切
である。
第６図の実施例でマクロ命令Ａを直接実行する
場合の命令サイクルの一例を第７図に示す。サイ
クル・タイムＴ１，Ｔ２及びＴ３で各々別のハー
ドウエア制御ワード＃1HCW、＃2HCW及び
＃3HCWが使用される点が第２図と異なつてい
る。第２図の例では、１つの同じHCWからデー
タフロー制御信号Ｋ１〜Ｋ５が３回発生されてい
た。言うならば、第２図は単一ワード・モードの
動作を示し、第７図は多重ワード・モードの動作
を示している。各HCWのフオーマツトは第８図
のようになつており、ビツト１〜１５とデータフ
ロー制御信号Ｋ１〜Ｋ１５との間に各々１対１の
対応関係がある。
場合の命令サイクルの一例を第７図に示す。サイ
クル・タイムＴ１，Ｔ２及びＴ３で各々別のハー
ドウエア制御ワード＃1HCW、＃2HCW及び
＃3HCWが使用される点が第２図と異なつてい
る。第２図の例では、１つの同じHCWからデー
タフロー制御信号Ｋ１〜Ｋ５が３回発生されてい
た。言うならば、第２図は単一ワード・モードの
動作を示し、第７図は多重ワード・モードの動作
を示している。各HCWのフオーマツトは第８図
のようになつており、ビツト１〜１５とデータフ
ロー制御信号Ｋ１〜Ｋ１５との間に各々１対１の
対応関係がある。
マクロ命令Ａを直接実行するための＃2HCW
及び＃3HCWのアドレスは第９図の回路から与
えられる。第９図に示したCSAR３は、下位アド
レス・ビツト０〜７を保持する下位部分３ａと、
上位アドレス・ビツト８〜１５を保持する上位部
分３ｂとに分けられる。第１図の場合と同じく、
マクロ命令の１バイトのOPコードがゲート１０
を通つて、CSAR３の下位部分３ａへロードされ
る。上部部分３ｂの入力側に設けられているゲー
ト２７は、HCM信号によつて付勢されたとき
に、上位アドレス・ビツト８〜１５を与える追加
アドレスAOCを通過させる。
及び＃3HCWのアドレスは第９図の回路から与
えられる。第９図に示したCSAR３は、下位アド
レス・ビツト０〜７を保持する下位部分３ａと、
上位アドレス・ビツト８〜１５を保持する上位部
分３ｂとに分けられる。第１図の場合と同じく、
マクロ命令の１バイトのOPコードがゲート１０
を通つて、CSAR３の下位部分３ａへロードされ
る。上部部分３ｂの入力側に設けられているゲー
ト２７は、HCM信号によつて付勢されたとき
に、上位アドレス・ビツト８〜１５を与える追加
アドレスAOCを通過させる。
単一ワード・モードにおいては、第５図のOP
コード・テーブル２６はマイクロルーチン開始ア
ドレスの他に、必要なすべてのHCWを含んでい
るが多重ワード・モードにおいては、OPコー
ド・テーブル２６は、マイクロルーチン開始アド
レスの他に＃1HCWだけを含んでおり、それに
続く＃2HCW、＃3HCWなどはOPコード・テー
ブル２６以外の特定の記憶位置に書込まれてい
る。第１０図の例で説明すると、或るマクロ命令
を直接実行するための＃1HCW(1)はOPコード・
テーブル２６中のアドレスX′003A′のところに書
込まれているが、それに続く＃2HCW(1)及び
＃3HCW(1)は各々アドレスX′013A′及び
X′023A′のところに書込まれている。他のマクロ
命令を直接実行するための＃1HCW(2)、
＃2HCW(2)及び＃3HCW(2)も同様である。
コード・テーブル２６はマイクロルーチン開始ア
ドレスの他に、必要なすべてのHCWを含んでい
るが多重ワード・モードにおいては、OPコー
ド・テーブル２６は、マイクロルーチン開始アド
レスの他に＃1HCWだけを含んでおり、それに
続く＃2HCW、＃3HCWなどはOPコード・テー
ブル２６以外の特定の記憶位置に書込まれてい
る。第１０図の例で説明すると、或るマクロ命令
を直接実行するための＃1HCW(1)はOPコード・
テーブル２６中のアドレスX′003A′のところに書
込まれているが、それに続く＃2HCW(1)及び
＃3HCW(1)は各々アドレスX′013A′及び
X′023A′のところに書込まれている。他のマクロ
命令を直接実行するための＃1HCW(2)、
＃2HCW(2)及び＃3HCW(2)も同様である。
＃1HCW、＃2HCWなどのアドレスを上述の
ように決めておくと、第９図の回路で追加アドレ
スAOCを１ずつ増分することによつて、後続の
HCWをアクセスすることができる。
ように決めておくと、第９図の回路で追加アドレ
スAOCを１ずつ増分することによつて、後続の
HCWをアクセスすることができる。
第７図において、マクロ命令Ａを直接実行する
ための最初の＃1HCWをCS２から読出す方法は
前と同じである。即ち、最初のサイクル１（T0）
でマクロ命令ＡのOPコードがCSAR３のビツト
位置０〜７へロードされ（ビツト位置８〜１５は
X′00′）、それがアドレス・デコーダ２８で解読さ
れて、次のサイクル２（T1）で＃1′HCWがCS２
からマイクロ命令レジスタ６へ読出される。
＃1HCWのビツト１〜１５は、現サイクル・タ
イムがＴ０でないことを表わすMCC３１（第１
２図）からの０信号のよつて付勢されるゲート
３０を通つて、データフロー制御信号Ｋ１〜Ｋ１
５として同時に出力される。勿論、＃1HCWの
ビツト０即ちモード制御ビツトMCBは“１”に
設定されており、それによつてセツトされたモー
ド・ラツチ８がHCM信号を発生している。
ための最初の＃1HCWをCS２から読出す方法は
前と同じである。即ち、最初のサイクル１（T0）
でマクロ命令ＡのOPコードがCSAR３のビツト
位置０〜７へロードされ（ビツト位置８〜１５は
X′00′）、それがアドレス・デコーダ２８で解読さ
れて、次のサイクル２（T1）で＃1′HCWがCS２
からマイクロ命令レジスタ６へ読出される。
＃1HCWのビツト１〜１５は、現サイクル・タ
イムがＴ０でないことを表わすMCC３１（第１
２図）からの０信号のよつて付勢されるゲート
３０を通つて、データフロー制御信号Ｋ１〜Ｋ１
５として同時に出力される。勿論、＃1HCWの
ビツト０即ちモード制御ビツトMCBは“１”に
設定されており、それによつてセツトされたモー
ド・ラツチ８がHCM信号を発生している。
次のサイクル３，Ｔ３で読出されるべき
＃2HCWのアドレスは、モード・ラツチ８から
のHCM信号によつて付勢されるゲート２７を介
して、例えばX′01′の追加アドレスAOCをCSAR
３の上位部分３ｂヘロードすることにより与えら
れる。CSAR３の下位部分３ａは、マクロ命令Ａ
の実行の間、そのOPコードを保持している。
＃2HCWのアドレスはサイクル２，Ｔ１の間に
生成されるが、＃2HCWがマイクロ命令レジス
タ６へ読出されるのはサイクル３，Ｔ２である。
最後の＃3HCWも同様にして読出される。マク
ロ命令Ａの実行が終ると、MS１から次のマクロ
命令Ａ＋１が読出される。
＃2HCWのアドレスは、モード・ラツチ８から
のHCM信号によつて付勢されるゲート２７を介
して、例えばX′01′の追加アドレスAOCをCSAR
３の上位部分３ｂヘロードすることにより与えら
れる。CSAR３の下位部分３ａは、マクロ命令Ａ
の実行の間、そのOPコードを保持している。
＃2HCWのアドレスはサイクル２，Ｔ１の間に
生成されるが、＃2HCWがマイクロ命令レジス
タ６へ読出されるのはサイクル３，Ｔ２である。
最後の＃3HCWも同様にして読出される。マク
ロ命令Ａの実行が終ると、MS１から次のマクロ
命令Ａ＋１が読出される。
最後に第１２図を参照しながら、Ｔ０〜TLの
各クロツク信号、サイクル・タイムがＴ０でない
ことを表わす制御信号０及び追加アドレス
AOCを発生するMCC３１について説明する。
各クロツク信号、サイクル・タイムがＴ０でない
ことを表わす制御信号０及び追加アドレス
AOCを発生するMCC３１について説明する。
本実施例のMCC３１は、リセツト入力Ｒによ
りリセツトされ、パルス発生器２２からの出力パ
ルスにより歩進する２進カウンタ２１を含む。２
進カウンタ２１は段０〜ｎから成り、そのカウン
ト値を母線２９を介してデコーダ２３へ供給す
る。母線２９上のカウント値は追加アドレス
AOCとしても使用され得る。デコーダ２３はサ
イクル・タイムＴ０〜TLに対応するＬ＋１本の
出力線を持つており、母線２９上のカウント値に
応じて、そのうちの１本を付勢する。ただし、デ
コーダ２３の出力線は常に最後のTLまで付勢さ
れるわけではなく、マクロ命令の実行が終つた時
点でリセツト入力Ｒが２進カウンタ２１へ印加さ
れるようになつている。第２図及び第７図の例で
は、デコーダ２３の出力線はＴ３までしか付勢さ
れていない。
りリセツトされ、パルス発生器２２からの出力パ
ルスにより歩進する２進カウンタ２１を含む。２
進カウンタ２１は段０〜ｎから成り、そのカウン
ト値を母線２９を介してデコーダ２３へ供給す
る。母線２９上のカウント値は追加アドレス
AOCとしても使用され得る。デコーダ２３はサ
イクル・タイムＴ０〜TLに対応するＬ＋１本の
出力線を持つており、母線２９上のカウント値に
応じて、そのうちの１本を付勢する。ただし、デ
コーダ２３の出力線は常に最後のTLまで付勢さ
れるわけではなく、マクロ命令の実行が終つた時
点でリセツト入力Ｒが２進カウンタ２１へ印加さ
れるようになつている。第２図及び第７図の例で
は、デコーダ２３の出力線はＴ３までしか付勢さ
れていない。
制御信号０は、サイル・タイムＴ０に対応す
るデコーダ２３の出力線に接続された反転器２４
から発生され、例えば第６図のゲート３０へ印加
される。
るデコーダ２３の出力線に接続された反転器２４
から発生され、例えば第６図のゲート３０へ印加
される。
CSAR３の内容を１ずつ増分する増分回路４を
用いて追加アドレスAOCを発生することも可能
である。その場合、CSAR３の上位部分３ｂの内
容が１ずつ増分されることになる。
用いて追加アドレスAOCを発生することも可能
である。その場合、CSAR３の上位部分３ｂの内
容が１ずつ増分されることになる。
以上のように、本発明に従えば、HCWを使用
することによつて、マクロ命令を効率よく実行す
ることができる。例えば、RR形式の命令のよう
に短いマクロ命令の場合は、HCWだけでよい、
また、RX形式やSS形式の命令の場合は、短時間
で行う必要があるアドレス計算にHCWを使用す
るのが望ましい。実行終了までに多く（例えば５
以上）のサイクル・タイムを必要とするマクロ命
令の場合は、HCWによつて直接発生されるデー
タフロー制御信号と通常の解読によつて発生され
るデータフロー制御信号とを組合せればよい。
することによつて、マクロ命令を効率よく実行す
ることができる。例えば、RR形式の命令のよう
に短いマクロ命令の場合は、HCWだけでよい、
また、RX形式やSS形式の命令の場合は、短時間
で行う必要があるアドレス計算にHCWを使用す
るのが望ましい。実行終了までに多く（例えば５
以上）のサイクル・タイムを必要とするマクロ命
令の場合は、HCWによつて直接発生されるデー
タフロー制御信号と通常の解読によつて発生され
るデータフロー制御信号とを組合せればよい。
第１図は本発明の第１実施例を示すブロツク
図、第２図は第１実施例における命令実行サイク
ルを示すグラフ、第３図は第１実施例で使用され
るHCWのフオーマツトを示すブロツク図、第４
図はマイクロ命令レジスタ６及びゲート１４〜１
６の詳細を示す回路図、第５図は第１実施例にお
けるCS２の記置内容を示すブロツク図、第６図
は本発明の第２実施例を示すブロツク図、第７図
は第２実施例における命令実行サイクルを示すグ
ラフ、第８図は第２実施例で使用されるHCWの
フオーマツトを示すブロツク図、第９図は第２実
施例におけるCSAR３の詳細を示す回路図、第１
０図は第２実施例におけけるCS２の記憶内容を
示すブロツク図、第１１図はゲートの一例を示す
回路図、第１２図はMCC３１の回路図である。
図、第２図は第１実施例における命令実行サイク
ルを示すグラフ、第３図は第１実施例で使用され
るHCWのフオーマツトを示すブロツク図、第４
図はマイクロ命令レジスタ６及びゲート１４〜１
６の詳細を示す回路図、第５図は第１実施例にお
けるCS２の記置内容を示すブロツク図、第６図
は本発明の第２実施例を示すブロツク図、第７図
は第２実施例における命令実行サイクルを示すグ
ラフ、第８図は第２実施例で使用されるHCWの
フオーマツトを示すブロツク図、第９図は第２実
施例におけるCSAR３の詳細を示す回路図、第１
０図は第２実施例におけけるCS２の記憶内容を
示すブロツク図、第１１図はゲートの一例を示す
回路図、第１２図はMCC３１の回路図である。
Claims (1)
- 【特許請求の範囲】 １ 実行すべきマクロ命令を保持するマクロ命令
レジスタと、前記マクロ命令を実行するためのマ
イクロ命令を記憶する制御記憶と、該制御記憶か
ら読出されたマイクロ命令を保持するマイクロ命
令レジスタと、該マイクロ命令レジスタに保持さ
れているマイクロ命令を解読してデータフロー制
御信号を発生する命令デコーダとを備えたマイク
ロプログラム制御のプロセツサにおいて； 実行すべきマクロ命令に関連する制御ワードを
前記制御記憶の所定の記憶域に書込んでおくと共
に、当該マクロ命令の実行モードがハードウエア
制御モードかマイクロプログラム制御モードかを
表わすフラグを各制御ワードに付加しておき、マ
クロ命令実行のために前記制御記憶から関連する
制御ワードを前記マイクロ命令レジスタへ読出し
たときにそのフラグが前記ハードウエア制御モー
ドを表わしていれば、該制御ワードの各ビツトを
データフロー制御信号として直接使用し、更に前
記ハードウエア制御モードを表わすフラグに応答
して前記マクロ命令レジスタに保持されているマ
クロ命令のOPコードを前記命令デコーダへ送る
ゲート手段を設けたことを特徴とする命令実行方
式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82105015.0 | 1982-06-08 | ||
| EP82105015A EP0097725B1 (de) | 1982-06-08 | 1982-06-08 | Einrichtung im Befehlswerk eines mikroprogrammgesteuerten Prozessors zur direkten hardwaregesteuerten Ausführung bestimmter Instruktionen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219644A JPS58219644A (ja) | 1983-12-21 |
| JPS6322336B2 true JPS6322336B2 (ja) | 1988-05-11 |
Family
ID=8189080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064648A Granted JPS58219644A (ja) | 1982-06-08 | 1983-04-14 | 命令実行方式 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4631663A (ja) |
| EP (1) | EP0097725B1 (ja) |
| JP (1) | JPS58219644A (ja) |
| AU (1) | AU553612B2 (ja) |
| CA (1) | CA1191615A (ja) |
| DE (1) | DE3271123D1 (ja) |
| ES (1) | ES8405175A1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8404480D0 (en) * | 1984-02-21 | 1984-03-28 | Int Computers Ltd | Microprogram control |
| EP0333235A3 (en) * | 1984-10-01 | 1989-11-23 | Unisys Corporation | Programmable data path width in a programmable unit having plural levels of subinstructions sets |
| DE3587326T2 (de) * | 1984-10-01 | 1993-11-18 | Unisys Corp | Programmierbare Datenpfadbreite in einer programmierbaren Einheit mit mehreren Niveaus von Unterbefehlssätzen. |
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| US4791560A (en) * | 1985-07-31 | 1988-12-13 | Unisys Corporation | Macro level control of an activity switch in a scientific vector processor which processor requires an external executive control program |
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- 1983-04-14 JP JP58064648A patent/JPS58219644A/ja active Granted
- 1983-05-25 ES ES522699A patent/ES8405175A1/es not_active Expired
- 1983-06-02 US US06/500,583 patent/US4631663A/en not_active Expired - Lifetime
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- 1983-06-03 CA CA000429597A patent/CA1191615A/en not_active Expired
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Also Published As
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|---|---|
| DE3271123D1 (en) | 1986-06-19 |
| AU1530783A (en) | 1983-12-15 |
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