JPS58151628A - インタ−フエ−ス方式 - Google Patents
インタ−フエ−ス方式Info
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- JPS58151628A JPS58151628A JP57033478A JP3347882A JPS58151628A JP S58151628 A JPS58151628 A JP S58151628A JP 57033478 A JP57033478 A JP 57033478A JP 3347882 A JP3347882 A JP 3347882A JP S58151628 A JPS58151628 A JP S58151628A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- logic
- busy
- interface
- magnetic disk
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は磁気ディスク装置のインターフェース方式に関
する。
する。
従来技術によるバス、タグ制御方式インターフェースの
一種である、いわゆるＳＭＤプーアルチャンネルインタ
ーフェースを有する磁気ディスク装置インターフェース
回路のユニットセレクトタグする回路構成及び動作チャ
ートは、第１図及び第２図にそれぞれ示す通りである。
一種である、いわゆるＳＭＤプーアルチャンネルインタ
ーフェースを有する磁気ディスク装置インターフェース
回路のユニットセレクトタグする回路構成及び動作チャ
ートは、第１図及び第２図にそれぞれ示す通りである。
第１図及び第２図を参照して説明すると、第１．２図中
のセレクトコンベア信号は磁気ディスク装置に設定され
ているユニットアドレスと上位制御装置からインターフ
ェースチャンネルを通シテ送られるユニットアドレス力
（一致し、かつユニットセレクトタグが論理「１」の期
間、論理「１」となる信号で常時受付られる信号である
。すＩＪ−ス命令は磁気ディスク装置のチャンネルリザ
ーブ状態を解除する命令で、ビジーが論理ｒＯＪとなっ
ているチャンネルのみ受付られる。ビジーはセレクテッ
ド又はリザーブが論理「１」となっているチャンネルの
相手チャンネルへ送出される信号で、本信号が論理「１
」となっているチャンネルへの命令はユニットセレクト
タグ、ユニットアドレスを除き無視される。
のセレクトコンベア信号は磁気ディスク装置に設定され
ているユニットアドレスと上位制御装置からインターフ
ェースチャンネルを通シテ送られるユニットアドレス力
（一致し、かつユニットセレクトタグが論理「１」の期
間、論理「１」となる信号で常時受付られる信号である
。すＩＪ−ス命令は磁気ディスク装置のチャンネルリザ
ーブ状態を解除する命令で、ビジーが論理ｒＯＪとなっ
ているチャンネルのみ受付られる。ビジーはセレクテッ
ド又はリザーブが論理「１」となっているチャンネルの
相手チャンネルへ送出される信号で、本信号が論理「１
」となっているチャンネルへの命令はユニットセレクト
タグ、ユニットアドレスを除き無視される。
セレクテッドは、ビジーが論理「０」でかつセレクトコ
ンベアが論理「１」で、チャンネル１では＋クロック、
チャンネル２では一クロックの立上りの条件で論理「１
」と々リセレクトコンベアが論理「０」になると本信号
は論理「０」となる。
ンベアが論理「１」で、チャンネル１では＋クロック、
チャンネル２では一クロックの立上りの条件で論理「１
」と々リセレクトコンベアが論理「０」になると本信号
は論理「０」となる。
本信号は磁気ディスク装置内のチャンネル占有状態を示
す信号で、論理「１」となっているチャンネルの命令の
み受信、実行される。リザーブはセレクテッドが論理「
１」になると論理「１」となり、リリース命令でのみ論
理「０」ヘリセットされる信号である。第２図（Ａ）は
チャンネル１のビジーが論理「０」の場合のセレクテッ
ドとリザーブの信号を説明する図である。
す信号で、論理「１」となっているチャンネルの命令の
み受信、実行される。リザーブはセレクテッドが論理「
１」になると論理「１」となり、リリース命令でのみ論
理「０」ヘリセットされる信号である。第２図（Ａ）は
チャンネル１のビジーが論理「０」の場合のセレクテッ
ドとリザーブの信号を説明する図である。
オす、＋クロックの立上り時点でチャンネル１セレクト
コンベアが論理「１」となると給１図１で示されるＤタ
イプＦ 、 Ｆのリセットが解除され、十クロックの立
上りでＤ入力へ接続されている信号をＴ出力ヘセットす
る。Ｄ入力へはチャンネル１ビジーが論理「０」のとき
論理「１」となる信号が接続されており従ってＴ出力、
すなわちチャンネル１セレクテツドは論理「ｌ」となる
。ナヤンネル１セレクテッドの＠埋［ｌＪはＮＯＲゲー
ト５、インバータ７を経てチャンネル２ビージー全蜘埋
（−１，Ｊとする。
コンベアが論理「１」となると給１図１で示されるＤタ
イプＦ 、 Ｆのリセットが解除され、十クロックの立
上りでＤ入力へ接続されている信号をＴ出力ヘセットす
る。Ｄ入力へはチャンネル１ビジーが論理「０」のとき
論理「１」となる信号が接続されており従ってＴ出力、
すなわちチャンネル１セレクテツドは論理「ｌ」となる
。ナヤンネル１セレクテッドの＠埋［ｌＪはＮＯＲゲー
ト５、インバータ７を経てチャンネル２ビージー全蜘埋
（−１，Ｊとする。
同時にＪ）タイプＬＬ１０Ｆ２のＤ入力及びワンショッ
ト９０入力へ接続されており、ワンショット９の出力パ
ルスの立上りによりチャンネル１リザーブが論理Ｉｌｌ
となる。このとき、チャンネル２のセレクトコンベアが
第２図（Ａ）のように論理「１」となってＤタイプ」パ
・Ｆ３のリセットが解除されても、チャンネル２ビジー
が論理「１」故り入力は論理「０」であり、チャンネル
２セレクテツドは論理１−１１とならない。
ト９０入力へ接続されており、ワンショット９の出力パ
ルスの立上りによりチャンネル１リザーブが論理Ｉｌｌ
となる。このとき、チャンネル２のセレクトコンベアが
第２図（Ａ）のように論理「１」となってＤタイプ」パ
・Ｆ３のリセットが解除されても、チャンネル２ビジー
が論理「１」故り入力は論理「０」であり、チャンネル
２セレクテツドは論理１−１１とならない。
次にチャンネル１セレクトコンベアが論理ｒ−ＯＪとな
るとＤタイプｌｉ”−Ｆｌのリセット入力よりチャンネ
ル１セレクテツドＢ嗣ｍ １−ｏＪへリセットされる。
るとＤタイプｌｉ”−Ｆｌのリセット入力よりチャンネ
ル１セレクテツドＢ嗣ｍ １−ｏＪへリセットされる。
ワンショット９は入力が調理］−〇」から１−１１のみ
受付ける為、動作せずチャンネル１リザーブは鋼塊「１
」のま丑保持される。チャンネル２ビジーもチャンネル
ｌリザーブが論Ｊ８！「ｌ」に抹ｒｆされていることか
ら調理「１」を保持する。再度チャンネル１セレクトコ
ンペア７” １＋１Ｉｉｉ珪ｒｔＪとなゐとｎ′、■述
の通りチャンネル１セレクテツドが：：＋、Ｃ１１−Ｉ
Ｊとなる。この時チャンネル１ヘリリースｗｉ９がノ
公られると、受付けられチャンネル１ｏｒ２す１ルース
が、議浬 「１」となり、インバータ１１を紅てＤタイ
プＪパ・Ｆ２及びＤタイプ七°・Ｆ４が１ルセツトされ
る為、チャンネル】リザーブは融（、’、ｉｉ ｌ−Ｏ
Ｊとなる。
受付ける為、動作せずチャンネル１リザーブは鋼塊「１
」のま丑保持される。チャンネル２ビジーもチャンネル
ｌリザーブが論Ｊ８！「ｌ」に抹ｒｆされていることか
ら調理「１」を保持する。再度チャンネル１セレクトコ
ンペア７” １＋１Ｉｉｉ珪ｒｔＪとなゐとｎ′、■述
の通りチャンネル１セレクテツドが：：＋、Ｃ１１−Ｉ
Ｊとなる。この時チャンネル１ヘリリースｗｉ９がノ
公られると、受付けられチャンネル１ｏｒ２す１ルース
が、議浬 「１」となり、インバータ１１を紅てＤタイ
プＪパ・Ｆ２及びＤタイプ七°・Ｆ４が１ルセツトされ
る為、チャンネル】リザーブは融（、’、ｉｉ ｌ−Ｏ
Ｊとなる。
次にチャンネル１セレクトコンベアが論理「０」となる
とチャンネル１セレクテツド及びチャンネル２ビジーは
共に論理「ｏ」となる。チャンネル２のビジーが論理「
０」でチャンネル２セレクトコンベア、リリースが第２
図（５）と同様に行なわれた場合、チャンネル１とチャ
ンネル２が入れかわったのみで全く同じセレクテッド、
リザーブの動作をする。このような従来技術によるイン
ターフェース回路において、第２図（Ｂ）のようなチャ
ンネル１とチャンネル２のタイミング条件の場合、即ち
チャンネル１セレクテツドが論理「１」の時、チャンネ
ル２の上位制御装置がチャンネル２がビジーか調べる為
、チャンネル２セレクトコンベア ５− を論理「１」としてビジー信号を読込み、ビジーであれ
ばチャンネル２リリース命令を出してチャンネル２セレ
クトコンベアを論理「０」とする間にチャンネル２ビジ
ーが論理「０」となった場合、チャンネル２の上位制御
装置がＩＪ ＩＪ−ス命令を送出したタイミング・・・
・・・第２図（Ｂ）において破線で示したリリース命令
・・・・・・においてはチャンネル２ビジーが論理「１
」の為、チャンネル２リリース命令は無視されかつ、チ
ャンネル２ビジーが論理「０」となり、チャンネル２セ
レクトコンベアはまだ論理「１」である期間Ｔが存在す
る為、チャンネル２セレクテツドが論理「１」となり、
従ってチャンネル２リザーブが論理「１」にセットされ
たままとなる為、チャンネル２の上位制御装置が次にチ
ャンネル２をアクセスする迄、チャンネル１は常にビジ
ーが論理「１−１となシ、磁気ディスク装置の使用効率
が低下するという欠点があった。
とチャンネル１セレクテツド及びチャンネル２ビジーは
共に論理「ｏ」となる。チャンネル２のビジーが論理「
０」でチャンネル２セレクトコンベア、リリースが第２
図（５）と同様に行なわれた場合、チャンネル１とチャ
ンネル２が入れかわったのみで全く同じセレクテッド、
リザーブの動作をする。このような従来技術によるイン
ターフェース回路において、第２図（Ｂ）のようなチャ
ンネル１とチャンネル２のタイミング条件の場合、即ち
チャンネル１セレクテツドが論理「１」の時、チャンネ
ル２の上位制御装置がチャンネル２がビジーか調べる為
、チャンネル２セレクトコンベア ５− を論理「１」としてビジー信号を読込み、ビジーであれ
ばチャンネル２リリース命令を出してチャンネル２セレ
クトコンベアを論理「０」とする間にチャンネル２ビジ
ーが論理「０」となった場合、チャンネル２の上位制御
装置がＩＪ ＩＪ−ス命令を送出したタイミング・・・
・・・第２図（Ｂ）において破線で示したリリース命令
・・・・・・においてはチャンネル２ビジーが論理「１
」の為、チャンネル２リリース命令は無視されかつ、チ
ャンネル２ビジーが論理「０」となり、チャンネル２セ
レクトコンベアはまだ論理「１」である期間Ｔが存在す
る為、チャンネル２セレクテツドが論理「１」となり、
従ってチャンネル２リザーブが論理「１」にセットされ
たままとなる為、チャンネル２の上位制御装置が次にチ
ャンネル２をアクセスする迄、チャンネル１は常にビジ
ーが論理「１−１となシ、磁気ディスク装置の使用効率
が低下するという欠点があった。
本発明は磁気ディスク装置のバス、タグ制御方式プーア
ルチャンネルインターフェースにおいてビジー状態（制
御無効状態）のチャンネルのＩＪ リ ６− −ス命令を記憶し、前記ＩＪ リース命令を受信したチ
ャンネルのユニットセレクト動作終了時に、前記ビジー
状態チャンネルのリザーブ状態をリセットすることによ
り、磁気ディスク装置使用効率を高めたインターフェー
ス方式を提供するものである。
ルチャンネルインターフェースにおいてビジー状態（制
御無効状態）のチャンネルのＩＪ リ ６− −ス命令を記憶し、前記ＩＪ リース命令を受信したチ
ャンネルのユニットセレクト動作終了時に、前記ビジー
状態チャンネルのリザーブ状態をリセットすることによ
り、磁気ディスク装置使用効率を高めたインターフェー
ス方式を提供するものである。
本発明によれば、バス、タグ制御方式により、コマンド
が定義されるデュアルチャンネルインターフェースを有
する磁気ディスク装置のインターフェース回路において
、ビジー状態のチャンネルに送られてきたすＩＪ−ス命
令を受信・記憶する回路及び前記ＩＪ ＩＪ−ス命令が
送られて来たチャンネルのユニットセレクトタグが論理
「１」から「０」となるタイミングで該チャンネルのリ
ザーブ状態を解除する回路を持つ磁気ディスク装置イン
ターフェース方式が得られる。
が定義されるデュアルチャンネルインターフェースを有
する磁気ディスク装置のインターフェース回路において
、ビジー状態のチャンネルに送られてきたすＩＪ−ス命
令を受信・記憶する回路及び前記ＩＪ ＩＪ−ス命令が
送られて来たチャンネルのユニットセレクトタグが論理
「１」から「０」となるタイミングで該チャンネルのリ
ザーブ状態を解除する回路を持つ磁気ディスク装置イン
ターフェース方式が得られる。
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の実施例を示し、第４図は本発明実施例
の動作タイミングを示す。まず第３図イで示される回路
ブロックはビジー状態のチャンネルへのＩＪ ＩＪ−ス
命令を解読・記憶する回路及びビジー状態でないチャン
ネルへのＩＪ ＩＪ −ス命令を解読する回路である。
の動作タイミングを示す。まず第３図イで示される回路
ブロックはビジー状態のチャンネルへのＩＪ ＩＪ−ス
命令を解読・記憶する回路及びビジー状態でないチャン
ネルへのＩＪ ＩＪ −ス命令を解読する回路である。
ＳＭＤインターフェース仕様においてはタグ３とビット
９の論理積が論理「１」のときリリース命令を意味する
。
９の論理積が論理「１」のときリリース命令を意味する
。
チャンネル１及びチャンネル２のタグ３、ビット９のレ
シーバ回路２６．２７は常時信号を受付けることが出来
それぞれ、セレクタ回路１５．３人力ＮＡＮＤ １７．
１９へ出力が接続されている。
シーバ回路２６．２７は常時信号を受付けることが出来
それぞれ、セレクタ回路１５．３人力ＮＡＮＤ １７．
１９へ出力が接続されている。
セレクタ回路１５及び２人力ＡＮＤ １８はビジー状態
でないチャンネルのリリース命令を解読する回路である
。ＤタイプＦ−Ｆ２０，２１はそれぞれビジー、セレク
トコンベア、タグ３、ビット９の論理積が論理「１」の
ときＴ出力が論理「１」へ強制セットされ、対応するチ
ャンネルのセレクトコンベアが論理「０」から「１」と
なるタイミングでリセットされる。次に口で示される回
路ブロックはリザーブリセット信号を作る回路で、Ｄタ
イプＦ−Ｆ２２．２３は前記ＤタイプＦ−Ｆ２Ｑ。
でないチャンネルのリリース命令を解読する回路である
。ＤタイプＦ−Ｆ２０，２１はそれぞれビジー、セレク
トコンベア、タグ３、ビット９の論理積が論理「１」の
ときＴ出力が論理「１」へ強制セットされ、対応するチ
ャンネルのセレクトコンベアが論理「０」から「１」と
なるタイミングでリセットされる。次に口で示される回
路ブロックはリザーブリセット信号を作る回路で、Ｄタ
イプＦ−Ｆ２２．２３は前記ＤタイプＦ−Ｆ２Ｑ。
２１のＴ出力Ｃｃ＆びａ）を対応するチャンネルのセレ
クトコンベアが論理「０」から「１」となるタイミング
でＦ出力にＤ入力の論理反転した、ｄ及びｂを出力し、
また対応するチャンネルのリザーブが論理「０」となる
ことによりリセットされる。ｄ及びｂは２人力ＡＮＤ２
４．２５によ多チャンネル１０ｒ２リリースと論理積が
とられ、それぞれＤタイプＦ−Ｆ２．４のリセット入力
へ接続される。
クトコンベアが論理「０」から「１」となるタイミング
でＦ出力にＤ入力の論理反転した、ｄ及びｂを出力し、
また対応するチャンネルのリザーブが論理「０」となる
ことによりリセットされる。ｄ及びｂは２人力ＡＮＤ２
４．２５によ多チャンネル１０ｒ２リリースと論理積が
とられ、それぞれＤタイプＦ−Ｆ２．４のリセット入力
へ接続される。
第４図に第２図（Ｂ）と同じインターフェース条件下で
の動作を示すと、本実施例によれば第２図の）では破線
で示され無効とされたチャンネル２リリース信号は常に
レシーバ回路で受付けられる為、チャンネル２のセレク
トコンベア、ビジー、リリースの論理積が「１」となｆ
ｉＤタイプＦ’、に’２１は強制セットされ、その出力
は第４図チャンネル２のａで示すように論理「１」とな
る。チャンネル１のセレクトコンベアが論理「ｏ」とな
シ、チャンネル２ビジーが論理「０」となると、チャン
ネル２セレクトコンベアが論理ｒｌＪであるので一クロ
ックの立上シでチャンネル２セレクテツド ９− が論理「１」となシ、次にチャンネル２リザーブが論理
「１」となる。
の動作を示すと、本実施例によれば第２図の）では破線
で示され無効とされたチャンネル２リリース信号は常に
レシーバ回路で受付けられる為、チャンネル２のセレク
トコンベア、ビジー、リリースの論理積が「１」となｆ
ｉＤタイプＦ’、に’２１は強制セットされ、その出力
は第４図チャンネル２のａで示すように論理「１」とな
る。チャンネル１のセレクトコンベアが論理「ｏ」とな
シ、チャンネル２ビジーが論理「０」となると、チャン
ネル２セレクトコンベアが論理ｒｌＪであるので一クロ
ックの立上シでチャンネル２セレクテツド ９− が論理「１」となシ、次にチャンネル２リザーブが論理
「１」となる。
次にチャンネル２セレクトコンベアが論理「１」から「
０」へ立下がると、ＤタイプＦ−Ｆ２３のリセット入力
へ接続されているチャンネル２リザーブが論理「１」で
あるのでＤタイプＦ−Ｆ２１のＴ出力、ａがセットされ
る。従って、Ｄタイプ１ｉ”−Ｆ２３のＦ出力は第４図
、チャンネル２（Ｄｂで示されるように論理ｒＯＪとな
り、ＤタイプＦ・Ｆ４をリセットし、従来技術によれば
、第４図チャンネル２リザーブの破線で示された論理「
１」の部分が論理「０」ヘリセットされるため、チャン
ネル１ビジーは論理ｒＯＪ状態になＬチャンネル１から
のセレクト動作が可能となる。
０」へ立下がると、ＤタイプＦ−Ｆ２３のリセット入力
へ接続されているチャンネル２リザーブが論理「１」で
あるのでＤタイプＦ−Ｆ２１のＴ出力、ａがセットされ
る。従って、Ｄタイプ１ｉ”−Ｆ２３のＦ出力は第４図
、チャンネル２（Ｄｂで示されるように論理ｒＯＪとな
り、ＤタイプＦ・Ｆ４をリセットし、従来技術によれば
、第４図チャンネル２リザーブの破線で示された論理「
１」の部分が論理「０」ヘリセットされるため、チャン
ネル１ビジーは論理ｒＯＪ状態になＬチャンネル１から
のセレクト動作が可能となる。
以上説明したように本発明の実施例によれはビジー状態
でのＩＪ ＩＪ−ス命令を有効とし記憶し、セレクトコ
ンベアの論理「１」から「０」への立下りタイミングに
て、受信したチャンネルのリザーブを解除できる為、上
位制御装置がビジー状態のチャンネルへリリース命令送
出後、セレクトコン １０− ベアを論理「０」とする間にビジーが解除されたことに
より、チャンネルがリザーブ状態のままと令を記憶し、
セレクトコンベアの立下り、即ちインターフェース上の
ユニットセレクトタグの立下りによシ受信したチャンネ
ルのリザーブ状態を解除することにより、バス、タグ制
御方式によるプーアルチャンネルインターフェースを有
する磁気ディスク装置の使用効率を高めることができる
効果がある。
でのＩＪ ＩＪ−ス命令を有効とし記憶し、セレクトコ
ンベアの論理「１」から「０」への立下りタイミングに
て、受信したチャンネルのリザーブを解除できる為、上
位制御装置がビジー状態のチャンネルへリリース命令送
出後、セレクトコン １０− ベアを論理「０」とする間にビジーが解除されたことに
より、チャンネルがリザーブ状態のままと令を記憶し、
セレクトコンベアの立下り、即ちインターフェース上の
ユニットセレクトタグの立下りによシ受信したチャンネ
ルのリザーブ状態を解除することにより、バス、タグ制
御方式によるプーアルチャンネルインターフェースを有
する磁気ディスク装置の使用効率を高めることができる
効果がある。
第１図は従来技術によるユニットセレクト回路を示す図
、第２図は従来技術による動作タイミングを説明するだ
めの図、第３図は本発明の実施例の回路を示す図、第４
図はその動作タイミングを示す図である。
、第２図は従来技術による動作タイミングを説明するだ
めの図、第３図は本発明の実施例の回路を示す図、第４
図はその動作タイミングを示す図である。
Claims (1)
- バス、タグ制御方式によるプーアルチャンネルインター
フェースを有する磁気ディスク装置のインターフェース
回路において、ビジー状態のチャンネルに送られて来た
リリース命令を受信、記憶する回路及び前記ＩＪ ＩＪ
−ス命令が送られて来たチャンネルのユニットセレクト
タグが論理「１」から「０」となるタイミングで該チャ
ンネルのリザーブ状態を解除する回路を持つことを特徴
とする磁気ディスク装置インターフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033478A JPS58151628A (ja) | 1982-03-03 | 1982-03-03 | インタ−フエ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033478A JPS58151628A (ja) | 1982-03-03 | 1982-03-03 | インタ−フエ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151628A true JPS58151628A (ja) | 1983-09-08 |
Family
ID=12387649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57033478A Pending JPS58151628A (ja) | 1982-03-03 | 1982-03-03 | インタ−フエ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398194A2 (en) * | 1989-05-19 | 1990-11-22 | Compaq Computer Corporation | Minimum reset time hold circuit |
-
1982
- 1982-03-03 JP JP57033478A patent/JPS58151628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398194A2 (en) * | 1989-05-19 | 1990-11-22 | Compaq Computer Corporation | Minimum reset time hold circuit |
| US5247654A (en) * | 1989-05-19 | 1993-09-21 | Compaq Computer Corporation | Minimum reset time hold circuit for delaying the completion of a second and complementary operation |
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