JPS592122A - 入出力制御方式 - Google Patents

入出力制御方式

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Publication number
JPS592122A
JPS592122A JP11191882A JP11191882A JPS592122A JP S592122 A JPS592122 A JP S592122A JP 11191882 A JP11191882 A JP 11191882A JP 11191882 A JP11191882 A JP 11191882A JP S592122 A JPS592122 A JP S592122A
Authority
JP
Japan
Prior art keywords
input
output device
signal line
channel
svo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11191882A
Other languages
English (en)
Inventor
Koji Mori
毛利 康治
Masaji Ishibashi
正路 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP11191882A priority Critical patent/JPS592122A/ja
Publication of JPS592122A publication Critical patent/JPS592122A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置における入出力インタフェースの
制御方式に関し、コマンド・チェイン指示の撤回を可能
にするものである( 〔発明の従来技術〕 チャネル装置と複数の入出力装置と拡いわゆるI10イ
ンタフェースによシ接続され、チャネル装置のマルチプ
レクス機能によp1見かけ上複数の入出力装置が並行動
作可能とされる。つまり、種々の転送データの各部分が
、異なった入出力装置から、あるいは入出力装置へ、イ
ンタフェース上で時分割的に転送される0インタフエー
スには第1図に示すような制御信号線、データ・パス線
があシ、インタ四ツク方式で信号のオン/オフが制御さ
れる。各制御線の意味は以下のとうりである0 BUS−OUT(バスアウト):  チャネル装置から
入出力装置 への情報転送用 パス。
BUS−IN (バスイン)  : 入出力装置からチ
ャネル装置 ヘの情報転送用 バス。
ADO(アドレス・アウト)  :  BUS−OUT
上のデータが入出 力機番である仁 とを示す信号。
ADI (アドレス・イン)  ;  BUS−IN上
のデータが入出 力機番であるこ とを示す信号。
CMO(コマンド・アウト)  :  BUS−OUT
上のデータがコマ ンドであること を示す信号0 8TI (ステータス・イン)  :  BUS−IN
上のデータがステ ータスであるこ とを示す信号0 8VO(?−ビス・アウト)二 入出力装置からの情報
を受は 取ったことを示 す。又はBUS− OUT上のデータ が転送データで あることを示す 信号。
5VI(?−ビス・イン)   :  BUS−IN上
のデータが転送 データであるこ とを示す信号。
SPO(fプレス・アウト)  : ;iンド・チェイ
ンを指示す る信号。
5LO(セレクトeアウト)  : 入出力装置の選択
に使用する 信号C・ 0PI(オペレージ冒ナル・イン):  入出力装置が
選択された仁と を示す信号。
このようなインタフェースにおいて、近年入出力装置の
データ転送能力が高まり、それに伴ってチャネル装置の
コマンドチェインの方式においても、主記憶装置からの
チャネル・コマンド語(CCW)の取出しと、コマンド
・チェインの指示及び入出力装置の選択とを並行して行
なうようにしている。
ここで何らかの原因、例えばプpグ2ム・コンドロール
ド割込み(PCI)をトリガとしてチャネルeプログラ
ム中のコマンドの変更が行なわれる場合などによって、
実行すべきCCWを撤回する必要が生じたとき、その撤
回を効率よく行なう手段がなかった。
〔本発明の目的〕
不発切れ、このような場合にチャネルの処理効率を落と
さずに、:I−fンドチェインを撤回する手段を提供す
ることを目的とする。
〔発明の実施例〕
第2図は本発明の実施例の動作を含むタイムチャートで
あ夛、時間軸紘左から右へ向っている。
データ転送の終了からコマンド拳チェイン指示、入出力
装置選択、及びコマンド・チェインの撤回までのシーケ
ンスを示している0以)順を追って説明する。
(イ)データ転送中には轟然ある特定の入出力装置が選
択されているから、OPIはオンしている。
(ロ)転送が終了すると入出力装置はBUS−IN上に
終了ステータスを乗せ、STIをオンする。
e) これに対してチャネル装置は、−五人出力装置の
選択を解除するためSLOをオフする。それと同時にも
しコマンドチェインが必要なとき紘SPOをオンする。
に)またチャネル装置は、ステータスを受取ったことを
示すためのSvOをオンする3、に)これに対して入出
力装置は、OPI、STIをオフし、またBUS−IN
上への終了ステータス送出を終了する。
(へ)チャネル装置はSTIがオフしたことを見て、S
VOをオフする〇 (ト)またチャネル装置は入出力装置を選択するために
、Bus−OUT上に入出力装置機番を乗せ、SLOを
オンし、さらにADOをオンする〇■ これに対して、
当#機番の入出力装置はOPIをオンするとともに1自
機番を確認のためBUS−OLITに乗せ、ADIをオ
ンする。
(す)チャネル装置はOPIがオンしたことを見て、A
Dl、SPOをオフする。
に) この時点でチャネル装置i飼の何らかの事情によ
って、コマンドヅエインを撤回したい場合、本発明にお
いてはADIK対してSVOをオンすのとみなし、OP
I、ADIをオンする。
(ヌリ もしコマンドeチェインt−m回しない場合に
は、SVOの代シKCMOをオンする(図示点線几以上
の如く、入出力装置選択中のADIに対してSvOを返
すことによシコマンド・チェインの撤回を指示すること
ができる0 第8図蝋上記ADIとSVOに関する一実施例ブロック
図であp、Fl、F2はフリップ・70ツブ、G1*G
3.G4はアンド・ゲート、G2はオア善ゲートである
入出力装置I10*nがFlをセットしてADIをオン
したとき、チャネル装置でもしコマンド・チェインを撤
回する必擬がなければ、内部コマンドアウト信号と受信
したADZ信号のアンドを04でとって、CMOとして
送出する。しかし、もしコマンド・チェインを撤回する
ときには、その旨の信号と受信したADI仙号のアンド
をGlでとって、G2を介してSVOとして送出する。
入出カ装fK I 10 # nではFlの出力と受信
したsVo信号とのアンドがG3でとれると、コマンド
・チェインの撤回とみなす。尚、チャネル装置のF2は
従来のSVOを送出するための7リツプ07四ツブであ
る。
〔発明の効果〕
以上の如く、本発明によれは従来がら存在する匍」II
伯信号i′4r、特定なタイミングでオン/オンするこ
とにより、新たにコマンド・チェインの撤回という意味
を持たせることができる。従来、コマンド・チェインの
撤回方法としては、インタフェース・ディスコネクトと
いう、入出力装置を強制的に切離す方法があるが、これ
は不要な割込みを発生させ、システムの効率を低下させ
る。
本発明はPCI割込みを利用してCCWを変更するよう
なチャネルプルグラムに対し、PCIの実行速度を気に
せずにシステムの効率を一定に保つための有効々手段を
与えるものである。
【図面の簡単な説明】
第1図は本発明の前提となるインク7エースの一例を示
すブロック図、第2図は本発明の一実施例を示すタイム
チャート、第3図は本発明の一実施例を示す要部ブロッ
ク図である。 茸 1図

Claims (1)

    【特許請求の範囲】
  1. チャネル装置と複数の入出力装置との間のインタフェー
    スとして、少くともデータバスと、入出力装置からの転
    送データを受取った旨を示すためにチャネを装置が発す
    る第1の制御信号線(SVO)と、データバス上に入出
    力装置機番を乗せた旨を示すために入出力装置が発する
    第2の制御信号線(ADi)とを有する情報処理装置に
    おいて、チャネル装置から入出力装置に対するコマンド
    ・チェインの指示に対して、入出力装置が前記第2の制
    御信号(ADi)をオンしたことに対して、チャネル装
    置が前記第1の制御信号線(SVO)をオンした場合は
    、入出力装置側では上記コマンド・チェイン指示が撤回
    されたものとみなすようにしたことを特徴とする入出力
    制御方式。
JP11191882A 1982-06-29 1982-06-29 入出力制御方式 Pending JPS592122A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11191882A JPS592122A (ja) 1982-06-29 1982-06-29 入出力制御方式

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Application Number Priority Date Filing Date Title
JP11191882A JPS592122A (ja) 1982-06-29 1982-06-29 入出力制御方式

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Publication Number Publication Date
JPS592122A true JPS592122A (ja) 1984-01-07

Family

ID=14573373

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Application Number Title Priority Date Filing Date
JP11191882A Pending JPS592122A (ja) 1982-06-29 1982-06-29 入出力制御方式

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JP (1) JPS592122A (ja)

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