JPS62232034A - フア−ムウエアロ−ド方式 - Google Patents
フア−ムウエアロ−ド方式Info
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- JPS62232034A JPS62232034A JP7631086A JP7631086A JPS62232034A JP S62232034 A JPS62232034 A JP S62232034A JP 7631086 A JP7631086 A JP 7631086A JP 7631086 A JP7631086 A JP 7631086A JP S62232034 A JPS62232034 A JP S62232034A
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- Japan
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- 238000011068 loading method Methods 0.000 title claims description 7
- 238000013075 data extraction Methods 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 6
- 238000012423 maintenance Methods 0.000 abstract description 12
- 230000006870 function Effects 0.000 abstract description 7
- 238000003745 diagnosis Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置のファームウェアロード方式に
関し、特にスキャンバスを利用したファームウェアロー
ドの構成と制御に関する。
関し、特にスキャンバスを利用したファームウェアロー
ドの構成と制御に関する。
データ処理装置における従来のファームウェアロード方
式としては、例えば第３図に示すような方式が知られて
いる。同図において、１１は保守診断装置、１２は書込
みバッファ、１３は一つのファームウェアロード単位と
なるメモリ手段、１４は書込み制御手段であり、保守診
断装置１１にはファームウェアロードパスとも呼ばれる
書込みデータバスが格納されており、この書込みデータ
バスはデータのビット数と同じビット幅を持つ結線ａに
より書込みバッファ１２に接続されている。一方、保守
診断装置１１からの書込み制御信号は結線すにより書込
み制御手段１４に接続されており、書込みバッファ１２
に１語分のデータが格納される毎に書込み制御手段１４
からのアドレスで指示されたメモリ手段１３のアドレス
に対してデータの書込みが行なわれ、そのような動作の
繰返しにより、必要語数のファームウェアがメモリ手段
１３に書込まれる。
式としては、例えば第３図に示すような方式が知られて
いる。同図において、１１は保守診断装置、１２は書込
みバッファ、１３は一つのファームウェアロード単位と
なるメモリ手段、１４は書込み制御手段であり、保守診
断装置１１にはファームウェアロードパスとも呼ばれる
書込みデータバスが格納されており、この書込みデータ
バスはデータのビット数と同じビット幅を持つ結線ａに
より書込みバッファ１２に接続されている。一方、保守
診断装置１１からの書込み制御信号は結線すにより書込
み制御手段１４に接続されており、書込みバッファ１２
に１語分のデータが格納される毎に書込み制御手段１４
からのアドレスで指示されたメモリ手段１３のアドレス
に対してデータの書込みが行なわれ、そのような動作の
繰返しにより、必要語数のファームウェアがメモリ手段
１３に書込まれる。
ところで、一般にデータ処理装置中には複数のファーム
ウェアロード単位があるが、従来の第３図の方式を複数
のファームウェアロード単位に適用した場合、書込みバ
ッファ１２．書込み制御手段１４、保守診断装置１１か
らの結線ａに相当するデータバス、書込み制御手段１４
からのアドレス送出バスは、各ファームウェアロード単
位ごとに必要となり、金物量が増大するという問題点が
ある。
ウェアロード単位があるが、従来の第３図の方式を複数
のファームウェアロード単位に適用した場合、書込みバ
ッファ１２．書込み制御手段１４、保守診断装置１１か
らの結線ａに相当するデータバス、書込み制御手段１４
からのアドレス送出バスは、各ファームウェアロード単
位ごとに必要となり、金物量が増大するという問題点が
ある。
本発明はこのような従来の問題点を解決したもので、そ
の目的は、少ない金物量で複数のファームウェアロード
単位に所定のデータをロードすることができる方式を提
供することにある。
の目的は、少ない金物量で複数のファームウェアロード
単位に所定のデータをロードすることができる方式を提
供することにある。
本発明のファームウェアロード方式は、上記目的を達成
するために、複数のファームウェアロード単位の所定の
アドレスに対し所定のデータをロードするファームウェ
アロード方式において、複数のフリ、ブフロソプが直列
に接続されクロックが供給されるごとに前記複数のフリ
ップフロップに格納された内容の全体が接続順に従って
シフトされるよう構成されたスキャンバスと、前記複数
のファームウェアロード単位のそれぞれに対応して設け
られ、対応するファームウェアロード単位のアドレス入
力と前記スキャンバスを構成する所定個数のフリップフ
ロップとに接続された複数のアドレス取出し線と、 前記複数のファームウェアロード単位のそれぞれに対応
して設けられ、対応するファームウェアロード単位のデ
ータ入力と前記スキャンバスを構成する所定個数のフリ
ップフロップとに接続された複数のデータ取出し線と、 前記複数のアドレス取出し線および前記複数のデータ取
出し線が前記スキャンバスと接続される位置に基づいて
予め編集され前記ファームウェアロード単位に書込むべ
きデータ及びそのアドレスを含む編集データが、前記ス
キャンバスにスキャンインされた後、前記編集データ中
のアドレスとデータの組が対応する前記アドレス取出し
線および前記データ取出し線の接続位置に到来した時点
でシフトを中断し、その後再開するクロック制御手段と
、 前記編集データ中のアドレスとデータの組が対応する前
記アドレス取出し線および前記データ取出し線の接続位
置に到来したとき、該アドレス取出し線およびデータ取
出し線が接続されたファームウェアロード単位に書込み
指示信号を送出する書込み指示信号発生手段とを有する
。
するために、複数のファームウェアロード単位の所定の
アドレスに対し所定のデータをロードするファームウェ
アロード方式において、複数のフリ、ブフロソプが直列
に接続されクロックが供給されるごとに前記複数のフリ
ップフロップに格納された内容の全体が接続順に従って
シフトされるよう構成されたスキャンバスと、前記複数
のファームウェアロード単位のそれぞれに対応して設け
られ、対応するファームウェアロード単位のアドレス入
力と前記スキャンバスを構成する所定個数のフリップフ
ロップとに接続された複数のアドレス取出し線と、 前記複数のファームウェアロード単位のそれぞれに対応
して設けられ、対応するファームウェアロード単位のデ
ータ入力と前記スキャンバスを構成する所定個数のフリ
ップフロップとに接続された複数のデータ取出し線と、 前記複数のアドレス取出し線および前記複数のデータ取
出し線が前記スキャンバスと接続される位置に基づいて
予め編集され前記ファームウェアロード単位に書込むべ
きデータ及びそのアドレスを含む編集データが、前記ス
キャンバスにスキャンインされた後、前記編集データ中
のアドレスとデータの組が対応する前記アドレス取出し
線および前記データ取出し線の接続位置に到来した時点
でシフトを中断し、その後再開するクロック制御手段と
、 前記編集データ中のアドレスとデータの組が対応する前
記アドレス取出し線および前記データ取出し線の接続位
置に到来したとき、該アドレス取出し線およびデータ取
出し線が接続されたファームウェアロード単位に書込み
指示信号を送出する書込み指示信号発生手段とを有する
。
（作用〕
編集データがスキャンバスにシフトインされた後、クロ
ック制御手段によって順次シフトされ、あるアドレスと
データの組が、このデータを書込むべきファームウェア
ロード単位のアドレス取出し線とデータ取出し線の接続
されたスキャンバスのフリップフロップに揃うと、クロ
ック制御手段によるシフトが中断され、書込み指示信号
発生手段から送出された書込み指示信号により、そのア
ドレスで指示されたファームウェアロード単位のアドレ
スに前記データが書込まれる。その後、りロック制御手
段はシフトを再開し、再びあるアドレスとデータの組が
対応するアドレス取出し線とデータ取出し線の接続され
たスキャンパスのフリップフロップに揃うと、シフトの
中断と書込み指示信号の送出が行なわれてデータの書込
みが為される。このような動作が繰返されることにより
、データとアドレスとを１ビツト幅の結線でシフトスル
ーツのスキャンパス、一つのクロック制御手段と書込み
指示信号発生手段により、複数のファームウェアロード
単位の所定のアドレスに所定のデータが順次書込まれる
。
ック制御手段によって順次シフトされ、あるアドレスと
データの組が、このデータを書込むべきファームウェア
ロード単位のアドレス取出し線とデータ取出し線の接続
されたスキャンバスのフリップフロップに揃うと、クロ
ック制御手段によるシフトが中断され、書込み指示信号
発生手段から送出された書込み指示信号により、そのア
ドレスで指示されたファームウェアロード単位のアドレ
スに前記データが書込まれる。その後、りロック制御手
段はシフトを再開し、再びあるアドレスとデータの組が
対応するアドレス取出し線とデータ取出し線の接続され
たスキャンパスのフリップフロップに揃うと、シフトの
中断と書込み指示信号の送出が行なわれてデータの書込
みが為される。このような動作が繰返されることにより
、データとアドレスとを１ビツト幅の結線でシフトスル
ーツのスキャンパス、一つのクロック制御手段と書込み
指示信号発生手段により、複数のファームウェアロード
単位の所定のアドレスに所定のデータが順次書込まれる
。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、■はデ
ータ処理装置、２はスキャンパス制御装置、３は保守診
断装置である。
ータ処理装置、２はスキャンパス制御装置、３は保守診
断装置である。
第１図において、データ処理装置１は、ファームウェア
ロード単位でありファームウェアロードの対象となる複
数のメモリ手段（＾）１−２． （Ｂ） １−３と、メ
モリ手段の書込みに関連する互いに直列に接続された複
数のフリップフロップから構成され、クロックが供給さ
れるごとに格納されたデータの全体が接続順に従ってシ
フトするスキャンパス１−１とを備えている。また、メ
モリ手段１−２のアドレス入力とスキャンパス１−１を
構成する所定の複数のフリップフロップ（その個数はメ
モリ手段１−２のアドレスビット数に等しい）との間が
アドレス取出し線１−２−１で接続され、メモリ手段１
−２のデータ入力とスキャンパス１−１を構成する所定
の複数のフリップフロップ（その個数はメモリ手段１−
２のデータビット数に等しい）との間がデータ取出し線
１−２−２で接続され、メモリ手段１−３のアドレス入
力とスキャンパス１−１を構成する所定の複数のフリッ
プフロップ（その個数はメモリ手段１−３のアドレスビ
ット数に等しい）との間がアドレス取出し線１−３−１
で接続され、メモリ手段１−３のデータ入力とスキャン
パス１−１を構成する所定の複数のフリップフロップ（
その個数は、メモリ手段１−３のデータビット数に等し
い）との間がデータ取出し線１−３−２で接続されてい
る。なお、一つのメモリ手段に対するアドレス取出し線
とデータ取出し線とが接続されるスキャンパス１−１の
位置は重複してはならないが、他のメモリ手段のアドレ
ス取出し線或いはデータ取出し線が接続される位置とは
重複が許される。
ロード単位でありファームウェアロードの対象となる複
数のメモリ手段（＾）１−２． （Ｂ） １−３と、メ
モリ手段の書込みに関連する互いに直列に接続された複
数のフリップフロップから構成され、クロックが供給さ
れるごとに格納されたデータの全体が接続順に従ってシ
フトするスキャンパス１−１とを備えている。また、メ
モリ手段１−２のアドレス入力とスキャンパス１−１を
構成する所定の複数のフリップフロップ（その個数はメ
モリ手段１−２のアドレスビット数に等しい）との間が
アドレス取出し線１−２−１で接続され、メモリ手段１
−２のデータ入力とスキャンパス１−１を構成する所定
の複数のフリップフロップ（その個数はメモリ手段１−
２のデータビット数に等しい）との間がデータ取出し線
１−２−２で接続され、メモリ手段１−３のアドレス入
力とスキャンパス１−１を構成する所定の複数のフリッ
プフロップ（その個数はメモリ手段１−３のアドレスビ
ット数に等しい）との間がアドレス取出し線１−３−１
で接続され、メモリ手段１−３のデータ入力とスキャン
パス１−１を構成する所定の複数のフリップフロップ（
その個数は、メモリ手段１−３のデータビット数に等し
い）との間がデータ取出し線１−３−２で接続されてい
る。なお、一つのメモリ手段に対するアドレス取出し線
とデータ取出し線とが接続されるスキャンパス１−１の
位置は重複してはならないが、他のメモリ手段のアドレ
ス取出し線或いはデータ取出し線が接続される位置とは
重複が許される。
また、スキャンパス制御装置２は、スキャンインデータ
とスキャンアウトデータとを保持するためのスキャンデ
ータバッファ２−４を備え、一時格納レジスタ２−３は
スキャンデータバッファ２−４への書込みデータを一時
的に保持する機能とスキャンパス１−１からのスキャン
アウトデータを１ビツトずつシフトアウト順にシフトし
ながら１ワ一ド分を保持する機能を有し、一時格納レジ
スタ２−５はスキャンデータバッフア手段２−４からの
読出しデータ１ワード分を保持する機能と、保守診断装
置３に対してワード単位にデータを送るＪａ能と、スキ
ャンインデータを１ビツトずつ結＆？Ｉ２−５−１を介
してスキャンパス１−１に送出する機能とを有するレジ
スタである。スキャンパス制御装置２中のクロック制御
手段２−１は、保守診断装置３からの編集データ内容に
基づき、スキャンパス１−１にスキャンインされた編集
データ中のあるアドレスとデータの組が所定の位置に揃
った時点でスキャンパス１−１ シフト用のクロックの
送出を停止してシフトを中断し、その後再びクロックを
送出してシフトを再開させる機能を有し、書込み指示信
号発生手段２−２は、保守診断装置３からの編集データ
内容およびクロック制御手段２−１からのクロックに基
づき、編集データ中のあるアドレスとデータの組が前記
所定の位置に揃った時点で対応するメモリ手段に書込み
指示信号を送出する機能を存する。
とスキャンアウトデータとを保持するためのスキャンデ
ータバッファ２−４を備え、一時格納レジスタ２−３は
スキャンデータバッファ２−４への書込みデータを一時
的に保持する機能とスキャンパス１−１からのスキャン
アウトデータを１ビツトずつシフトアウト順にシフトし
ながら１ワ一ド分を保持する機能を有し、一時格納レジ
スタ２−５はスキャンデータバッフア手段２−４からの
読出しデータ１ワード分を保持する機能と、保守診断装
置３に対してワード単位にデータを送るＪａ能と、スキ
ャンインデータを１ビツトずつ結＆？Ｉ２−５−１を介
してスキャンパス１−１に送出する機能とを有するレジ
スタである。スキャンパス制御装置２中のクロック制御
手段２−１は、保守診断装置３からの編集データ内容に
基づき、スキャンパス１−１にスキャンインされた編集
データ中のあるアドレスとデータの組が所定の位置に揃
った時点でスキャンパス１−１ シフト用のクロックの
送出を停止してシフトを中断し、その後再びクロックを
送出してシフトを再開させる機能を有し、書込み指示信
号発生手段２−２は、保守診断装置３からの編集データ
内容およびクロック制御手段２−１からのクロックに基
づき、編集データ中のあるアドレスとデータの組が前記
所定の位置に揃った時点で対応するメモリ手段に書込み
指示信号を送出する機能を存する。
第２図は巣１図のメモリ手段１−２のアドレスＡａにデ
ータＡｄを書込み、メモリ手段１−３のアドレスＢａに
データＢｄを書込む動作の説明図であり、以下第２図を
参照して本実施例の動作を説明する。
ータＡｄを書込み、メモリ手段１−３のアドレスＢａに
データＢｄを書込む動作の説明図であり、以下第２図を
参照して本実施例の動作を説明する。
前述したようなデータを各メモリ手段１−２．１−３に
書込む場合、保守診断装置３は、例えば第２図に示すよ
うに先頭から順にＡｄ、Ｂａ、Ａａ、ダミーデータ、Ｂ
ｄと並んだ予め編集されたデータを一時格納レジスタ２
−３を介してスキャンデータバッファ手段２−４に格納
する。ここで、上記編集データは、メモリ手段１−２．
１−３に接続されるアドレス取出し線１−２−１．１−
３−１ とデータ取出し線１−２−２゜１−３−２の接
続位置や書込み順序などに基づいて編集されている。
書込む場合、保守診断装置３は、例えば第２図に示すよ
うに先頭から順にＡｄ、Ｂａ、Ａａ、ダミーデータ、Ｂ
ｄと並んだ予め編集されたデータを一時格納レジスタ２
−３を介してスキャンデータバッファ手段２−４に格納
する。ここで、上記編集データは、メモリ手段１−２．
１−３に接続されるアドレス取出し線１−２−１．１−
３−１ とデータ取出し線１−２−２゜１−３−２の接
続位置や書込み順序などに基づいて編集されている。
つぎに、スキャンデータバッファ手段２−４に格納され
たデータは、１ワードずつ一時格納レジスタ２−５に移
された後、１ビ、トずつスキャンバス！−１にスキャン
インされ、クロック制御手段２−１からのクロックによ
りスキャンパス１−１中を１＋［次シフトされていく、
そしてスキャンバス１−１中のデータ配置が第２図のＣ
ＡＳＥＡに示すように、アドレス取出し線１−２−１の
接続されたフリップフロップにアドレスＡａが揃い、デ
ータ取出し線１−２−２の接続されたフリップフロップ
にデータＡｄが揃った時点で、クロック制御手段２−１
によりシフトが中断されるとともに、書込み指示信号発
生手段２−２からメモリ手段１−２へ書込み指示信号Ｗ
Ａが送出され、メモリ手段１−２のアドレスＡａにデー
タＡｄが書込まれる。
たデータは、１ワードずつ一時格納レジスタ２−５に移
された後、１ビ、トずつスキャンバス！−１にスキャン
インされ、クロック制御手段２−１からのクロックによ
りスキャンパス１−１中を１＋［次シフトされていく、
そしてスキャンバス１−１中のデータ配置が第２図のＣ
ＡＳＥＡに示すように、アドレス取出し線１−２−１の
接続されたフリップフロップにアドレスＡａが揃い、デ
ータ取出し線１−２−２の接続されたフリップフロップ
にデータＡｄが揃った時点で、クロック制御手段２−１
によりシフトが中断されるとともに、書込み指示信号発
生手段２−２からメモリ手段１−２へ書込み指示信号Ｗ
Ａが送出され、メモリ手段１−２のアドレスＡａにデー
タＡｄが書込まれる。
しかる後、クロック制御手段２−１によりシフトが再開
され、スキャンバス１−１中のデータ配置が第２図のＣ
ＡＳＥ Ｂに示すように、アドレス取出し線１−３−１
の接続されたフリップフロップにアドレスＢａが揃い、
データ取出し線１−３−２の接続されたフリップフロッ
プにデータＢｄが揃った時点で、前述と同様にしてクロ
ック制御手段２−１によるシフトの中断と、書込み指示
信号発生手段２−２によるメモリ手段１−３への書込み
指示信号ＷＢの送出が行なわれ、メモリ手段１−３の７
ドレスＢａにデータＢｄが書込まれる。そして、スキャ
ンインされた編集データがなおもある場合には、シフト
の再開が行なわれ、上述した１ワ一ド分のデータ書込み
が必要数繰返されることにより、メモリ手段１−２．１
−３に対する必要なファームウェアロードが実行される
。
され、スキャンバス１−１中のデータ配置が第２図のＣ
ＡＳＥ Ｂに示すように、アドレス取出し線１−３−１
の接続されたフリップフロップにアドレスＢａが揃い、
データ取出し線１−３−２の接続されたフリップフロッ
プにデータＢｄが揃った時点で、前述と同様にしてクロ
ック制御手段２−１によるシフトの中断と、書込み指示
信号発生手段２−２によるメモリ手段１−３への書込み
指示信号ＷＢの送出が行なわれ、メモリ手段１−３の７
ドレスＢａにデータＢｄが書込まれる。そして、スキャ
ンインされた編集データがなおもある場合には、シフト
の再開が行なわれ、上述した１ワ一ド分のデータ書込み
が必要数繰返されることにより、メモリ手段１−２．１
−３に対する必要なファームウェアロードが実行される
。
以上説明したように、本発明によれば、複数のファーム
ウェアロード単位に共通なスキャンバスを設けると共に
、そのスキャンバスを構成する複数のフリップフロップ
のうちの所定の複数のフリップフロップを各ファームウ
ェアロード単位のアドレス入力およびデータ入力と接続
するアドレス取出し線とデータ取出し線とを設け、ＩＩ
Ｉデータ中にファームウェアロード単位に書込むべきデ
ータとそのアドレスとを含め、あるアドレスとデータと
の組が所定のフリップフロップに揃った時点でシフトを
中断して書込みを行ない、その後シフトを再開して上記
動作を繰返すことにより、複数のファームウェアロード
単位に必要なだけのデータの書込みを行なうものであり
、アドレスとデータを１ビツトシリアルでシフトする一
つのスキャンバス、クロック制御手段、書込み指示信号
発生手段を用いて複数のファームウェアロード単位への
ロードが可能となるので、金物量を削減することが可能
となる。
ウェアロード単位に共通なスキャンバスを設けると共に
、そのスキャンバスを構成する複数のフリップフロップ
のうちの所定の複数のフリップフロップを各ファームウ
ェアロード単位のアドレス入力およびデータ入力と接続
するアドレス取出し線とデータ取出し線とを設け、ＩＩ
Ｉデータ中にファームウェアロード単位に書込むべきデ
ータとそのアドレスとを含め、あるアドレスとデータと
の組が所定のフリップフロップに揃った時点でシフトを
中断して書込みを行ない、その後シフトを再開して上記
動作を繰返すことにより、複数のファームウェアロード
単位に必要なだけのデータの書込みを行なうものであり
、アドレスとデータを１ビツトシリアルでシフトする一
つのスキャンバス、クロック制御手段、書込み指示信号
発生手段を用いて複数のファームウェアロード単位への
ロードが可能となるので、金物量を削減することが可能
となる。
また、一つのスキャンバスに相異なるファームウェアロ
ード単位用のアドレスとデータを含めてシフトさせてい
るので、あるファームウェアロード単位に対して必要な
シフト動作は、他のファームウェアロード単位に対して
必要なシフト動作にもなっており、時間的オーバーヘッ
ドを削減することができる効果もある。
ード単位用のアドレスとデータを含めてシフトさせてい
るので、あるファームウェアロード単位に対して必要な
シフト動作は、他のファームウェアロード単位に対して
必要なシフト動作にもなっており、時間的オーバーヘッ
ドを削減することができる効果もある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作説明図および、 第３図は従来方式のブロック図である。 図において、１・・・データ処理装置、１−１・・・ス
キャンバス、１−２．１−３・・・ファームウェアロー
ド単位であるメモリ手段、１−２−１．１−３−１・・
・アドレス取出し線、Ｌ−２−２，１−３−２・・・デ
ータ取出し線、２・・・スキャンパス制御装置、２−１
・・・クロック制御手段、２−２・・・書込み指示信号
発生手段、２−３．２−５・・・一時格納レジスタ、２
−４・・・スキャンデータバッフ１手段、２−５−１・
・・スキャンバス１−１に接続されるスキャンイン用の
結線、１１・・・保守診断装置、１２・・・書込みバッ
ファ、１３・・・メモリ手段、１４・・・書込み制御手
段。
図の動作説明図および、 第３図は従来方式のブロック図である。 図において、１・・・データ処理装置、１−１・・・ス
キャンバス、１−２．１−３・・・ファームウェアロー
ド単位であるメモリ手段、１−２−１．１−３−１・・
・アドレス取出し線、Ｌ−２−２，１−３−２・・・デ
ータ取出し線、２・・・スキャンパス制御装置、２−１
・・・クロック制御手段、２−２・・・書込み指示信号
発生手段、２−３．２−５・・・一時格納レジスタ、２
−４・・・スキャンデータバッフ１手段、２−５−１・
・・スキャンバス１−１に接続されるスキャンイン用の
結線、１１・・・保守診断装置、１２・・・書込みバッ
ファ、１３・・・メモリ手段、１４・・・書込み制御手
段。
Claims (1)
- 【特許請求の範囲】 複数のファームウェアロード単位の所定のアドレスに対
し所定のデータをロードするファームウェアロード方式
において、 複数のフリップフロップが直列に接続されクロックが供
給されるごとに前記複数のフリップフロップに格納され
た内容の全体が接続順に従ってシフトされるよう構成さ
れたスキャンパスと、前記複数のファームウェアロード
単位のそれぞれに対応して設けられ、対応するファーム
ウェアロード単位のアドレス入力と前記スキャンパスを
構成する所定個数のフリップフロップとに接続された複
数のアドレス取出し線と、 前記複数のファームウェアロード単位のそれぞれに対応
して設けられ、対応するファームウェアロード単位のデ
ータ入力と前記スキャンパスを構成する所定個数のフリ
ップフロップとに接続された複数のデータ取出し線と、 前記複数のアドレス取出し線および前記複数のデータ取
出し線が前記スキャンパスと接続される位置に基づいて
予め編集され前記ファームウェアロード単位に書込むべ
きデータ及びそのアドレスを含む編集データが、前記ス
キャンパスにスキャンインされた後、前記編集データ中
のアドレスとデータの組が対応する前記アドレス取出し
線および前記データ取出し線の接続位置に到来した時点
でシフトを中断し、その後再開するクロック制御手段と
、 前記編集データ中のアドレスとデータの組が対応する前
記アドレス取出し線および前記データ取出し線の接続位
置に到来したとき、該アドレス取出し線およびデータ取
出し線が接続されたファームウェアロード単位に書込み
指示信号を送出する書込み指示信号発生手段とを具備し
たことを特徴とするファームウェアロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7631086A JPS62232034A (ja) | 1986-04-02 | 1986-04-02 | フア−ムウエアロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7631086A JPS62232034A (ja) | 1986-04-02 | 1986-04-02 | フア−ムウエアロ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232034A true JPS62232034A (ja) | 1987-10-12 |
Family
ID=13601794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7631086A Pending JPS62232034A (ja) | 1986-04-02 | 1986-04-02 | フア−ムウエアロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232034A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223423A (ja) * | 1988-07-13 | 1990-01-25 | Agency Of Ind Science & Technol | 並列演算装置の単位演算回路 |
| JPH0223424A (ja) * | 1988-07-13 | 1990-01-25 | Agency Of Ind Science & Technol | 並列演算装置 |
-
1986
- 1986-04-02 JP JP7631086A patent/JPS62232034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223423A (ja) * | 1988-07-13 | 1990-01-25 | Agency Of Ind Science & Technol | 並列演算装置の単位演算回路 |
| JPH0223424A (ja) * | 1988-07-13 | 1990-01-25 | Agency Of Ind Science & Technol | 並列演算装置 |
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