JPH1049442A - 書込制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的大きなクロック周波数で動作するシス
テムで使用できる書込制御装置を提供する。 【解決手段】 ステートマシン１５は、ライトプロテク
トに関係なく書込信号を送っても、ＣＰＵ１００から書
込信号禁止ポート１３に対して書込禁止指示が出力さ
れ、書込信号禁止ポート１３は、書込禁止信号をゲート
１６へ出力する。そして、ゲート１６は、ステートマシ
ン１５から送られた書込信号をフラッシュＥＥＰＲＯＭ
２００に出力しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵから電気的
な書換えが可能なＲＯＭへのデータの書き込み行う書込
制御装置に関し、特にデータの書き込みを禁止すること
が可能な書込制御装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】コンピ
ュータシステムの中には、フラッシュＥＥＰＲＯＭ（通
称フラッシュＲＯＭ、フラッシュメモリ）等の基板上か
ら移動させることなく電気的に再書き込みができるＲＯ
Ｍ（以下、「ＥＥＰＲＯＭ」という。）が使用されてい
るものがある。このようなシステムでは、ＥＥＰＲＯＭ
が読み出し専用の記憶媒体として使用される場合、その
ＲＯＭに記憶されたデータの意図しない書換えを防止す
るため、そのＲＯＭに対するデータの書き込みを禁止
（以下、「ライトプロテクト」という。）できるように
なっている。従来、ＥＥＰＲＯＭへの書込信号を出力す
るステートマシンがデータの書込禁止状態を認識して、
書込信号をＥＥＰＲＯＭに対して出力しないよう構成さ
れていた。

【０００３】ここで、具体的に従来のシステムにおける
書込動作（以下、「ライトサイクル」という。）及びラ
イトプロテクトを図３及び図４に基づき説明する。従来
のデータ処理システム２は、ＣＰＵ１００と、書込読込
制御装置４０と、フラッシュＥＥＰＲＯＭ２００で構成
されている。ＣＰＵ１００は、フラッシュＥＥＰＲＯＭ
２００に対してデータを書き込むアドレスを指定するア
ドレス信号をアドレスバス２０上へ、ライト信号をステ
ートマシン１２へ、書き込もうとするデータをデータバ
ス３０上へそれぞれ出力する。このとき、フラッシュＥ
ＥＰＲＯＭ２００は、ステートマシン１２によって出力
される書込信号によって、アドレスバス２０へ出力され
たアドレス信号のアドレスへデータバス３０上のデータ
を記憶する。なお、アドレスデコーダ１１は、アドレス
バス２０上へ出力されたアドレス信号を解読してフラッ
シュＥＥＰＲＯＭ２００への選択信号を出力する。

【０００４】ライトプロテクトをかけると、ＣＰＵ１０
０から書込信号禁止ポート１３に対して書込禁止指示が
出力される。書込信号禁止ポート１３は、ＣＰＵからの
ライト信号と及びアドレスデコーダ１１からの選択信号
が有効となると、書込禁止信号をステートマシン１２へ
出力する。ステートマシン１２は、書込禁止信号が入力
されるとフラッシュＥＥＰＲＯＭ２００への書込信号を
出力しないよう動作する。従って、フラッシュＥＥＰＲ
ＯＭ２００では、データの書き込みが行われない。この
ように、ステートマシン１２が書込信号禁止ポート１３
からの書込禁止信号を判断して書込信号の出力を制御す
るよう構成されていた。

【０００５】次に、データ処理システム２におけるステ
ートマシン１２に対する信号の入出力について詳しく説
明する。まず、図３の説明図に基づいて入力される信号
と出力される信号について説明する。ステートマシン１
２は、上述のように、ＣＰＵ１００からのシステムクロ
ックと、アドレスデコーダ１１からの選択信号と、
ＣＰＵ１００からのライト信号と、上記書込信号禁止
ポート１３からの書込禁止信号とに基づいて、フラッ
シュＥＥＰＲＯＭ２００への書込信号と、ＣＰＵ１０
０へのライトサイクル終了を伝えるレディ信号を出力
する。そして、書込禁止信号が有効となっている場
合、フラッシュＥＥＰＲＯＭ２００への書込信号を出
力しないよう構成されている。

【０００６】次に、図５のタイムチャートに基づいて各
信号の入出力タイミングを説明する。なお、図５中の
〜の信号は、ｌｏｗレベルで有効であり、ｈｉｇｈレ
ベルで無効である。ステートマシン１２は、あるタイミ
ングで入力された上記〜の信号から、一義的に、
の信号を出力するようになっている。そして、入力信
号〜は、システムクロックの立ち上がり時点で変
化するために、ステートマシン１２における信号入出力
の状態をシステムクロックの１周期（１サイクル）単位
で表現したものが図５中のに示すステートマシンの状
態である。例えば、Ｗ０状態というのは、入力信号とし
てシステムクロック、ｌｏｗレベルの選択信号、ｌ
ｏｗレベルのライト信号及びｌｏｗ又はｈｉｇｈレベ
ルの書込禁止信号があり、出力信号としてｈｉｇｈレ
ベルの書込信号及びｈｉｇｈレベルのレディ信号が
あるという状態を示している。つまり、図５中のによ
れば、ステートマシン１２は、時刻ｔ１でライトサイク
ルに入ると、ＩＤＬＥ状態、Ｗ０状態、Ｗ１状態、Ｗ２
状態、Ｗ３状態の５つの入出力状態をシステムクロック
の１周期（１サイクル）毎に順次遷移する。ステート
マシン１２のこのような状態遷移は、フラッシュＥＥＰ
ＲＯＭ２００の規格に合わせて作られている。このと
き、上述したように書込禁止信号が図５中に実線で示
すように出力されなかった場合、書込信号は図５中に
実線で示すように時刻ｔ３から時刻ｔ６まで（Ｗ１〜Ｗ
３状態で）出力される。逆に書込禁止信号が図５中に
一点鎖線で示すように出力された場合、書込信号は図
５中に一点鎖線で示すように出力されない。

【０００７】ところが、このように書込禁止信号に基
づいて書込信号を出力するようなステートマシン１２
（図３（ａ）参照）は、書込禁止信号に関係なく書込
信号を出力するようなステートマシン１５（図３
（ｂ）参照）に比べて信号の伝搬遅延時間が大きくなり
書込信号の出力が遅れる。

【０００８】その理由を説明する。一般的にステートマ
シンはフリップフロップと組み合せ回路から構成されて
いる。このとき、入力される信号が１本多くなると上述
のような状態遷移を起こすステートマシンの構成は一般
的に大規模な回路になる。また、組み合せ回路の相互作
用が起こり、単純に書込禁止信号のみを判断する回路よ
りも多くの時間がかかる。

【０００９】そのため、上述したステートマシン１２で
は、図５のタイムチャートに示すように、書込信号の
出力が破線で示すように時間αだけ遅れることになる
（以下、「遅延時間α」と記述する。）。この遅延時間
αはステートマシン１２の回路構成により決まる時間で
ある。そして、従来、比較的小さなクロック周波数で動
作するシステムでは、この遅延時間αは問題にならなか
った。しかし、近年、大きなクロック周波数で動作する
システムでは、遅延時間αによって動作しなくなってし
まうという問題が起こってきた。つまり、データ処理シ
ステムの高速化によりＣＰＵ１００のシステムクロック
の１周期（１サイクル）の時間（図５中のβ）が短くな
っていき、それに合わせたフラッシュＥＥＰＲＯＭ２０
０が使用されるようになった。ところが、遅延時間αは
固定的な値であるため、このようなシステムでは無視で
きない大きな値となってしまう。その結果、遅延時間α
によってフラッシュＥＥＰＲＯＭ２００の要求する信号
の入力タイミングを満たせなくなってしまい、システム
が動作しなくなってしまうのである。例えば、従来のス
テートマシンを用いた場合、１０ＭＨｚのシステムクロ
ックで動作するシステムでは問題は起こらないが、２０
ＭＨｚのシステムクロックで動作するシステムではシス
テムが動作しなくなってしまうという状況が起きてく
る。

【００１０】ところで、ＥＥＰＲＯＭ自体がライトプロ
テクトのための端子（ＰＷＤ端子）を持っており、この
端子に一定の電圧を加えることにより書込信号の有無に
かかわらずデータの書換えを禁止することもできた。こ
のため、上述のようなステートマシンを使用することな
くデータの書込禁止を実現することはできる。ところ
が、この場合にはＥＥＰＲＯＭに入力する電圧を一定に
保つ外付けの回路が必要であった。そして、その回路
は、安定した一定の電圧を供給する必要があるため、複
雑になり大規模なものとなってしまうという問題があっ
た。

【００１１】本発明は、上述した問題点を解決するため
になされたものであり、比較的大きなクロック周波数で
動作するシステムで使用できるよう、出力する書込信号
の遅延時間をより短くした書込制御装置を提供すること
を目的とする。

【００１２】

【課題を解決するための手段及び発明の効果】請求項１
に記載の書込制御装置は、ＣＰＵから電気的な書換えが
可能なＲＯＭへのデータ書き込みに用いられ、ＣＰＵか
らのアドレス信号を解読して電気的書換え可能ＲＯＭへ
選択信号を出力するアドレス解読手段と、該アドレス解
読手段によって出力された選択信号及びＣＰＵからのラ
イト信号に基づき電気的書換え可能ＲＯＭに対する書込
信号を出力するステートマシンと、ＣＰＵからの書込禁
止指示があった場合には選択信号及びライト信号に基づ
き書込禁止信号を出力する書込禁止信号出力手段とを備
えた書込制御装置において、ステートマシンによって出
力された書込信号が電気的書換え可能ＲＯＭへ入力され
るまでの書込信号の経路上に設けられ、書込禁止信号出
力手段からの書込禁止信号が入力されると、ステートマ
シンからの書込信号をＲＯＭへ出力しないゲート手段と
を備えたことを特徴としている。

【００１３】本発明の書込制御装置におけるステートマ
シンは書込禁止信号出力手段からの書込禁止信号を判断
しない。つまり、ステートマシンは、データの書き込み
の禁止／許可にかかわらず書込信号を出力することにな
る。代わりに、ゲート手段が、ステートマシンによって
出力された書込信号が電気的書換え可能ＲＯＭに入力さ
れるまでの書込信号の経路上に設けられ、書込禁止信号
出力手段からの書込禁止信号を判断して、ゲート手段に
入力された電気的書換え可能ＲＯＭへの書込信号を出力
しないよう構成されている。

【００１４】つまり、従来のようにステートマシンが書
込禁止信号を判断すると、組み合せ回路の相互作用が起
こり、単純に書込禁止信号を判断する回路よりも書込信
号出力の遅延時間が大きくなる。そのため、ステートマ
シンからの書込信号の出力タイミングが遅れ、特にクロ
ック周波数の大きなシステムでは、対象となる記憶媒体
に許容されるタイミングで信号出力できなくなり、シス
テムが動作しなくなるという問題があった。それに対し
て、本発明の書込制御装置では、ステートマシンは書込
信号を判断しない。その代わりにステートマシン外部に
設けられたゲート手段が書込禁止信号を判断する。その
結果、ゲート手段による書込信号の遅延時間は従来同様
あるものの、単純に書込禁止信号の判断に必要な時間の
みが書込信号の遅延時間となる。これによって、従来の
ステートマシンによる信号出力の遅延時間よりも小さな
遅延時間で信号出力できることになり、対象となる記憶
媒体に許容されるタイミングで信号出力できる可能性が
大きくなる。よって、より大きなクロック周波数で動作
するシステムにおけるライトプロテクトを実現できる可
能性が高くなる。

【００１５】なお、本発明の書込制御装置を適用する場
合、その制御対象としては電気的な書換えが可能なＲＯ
Ｍ（ＥＥＰＲＯＭ）となるが、請求項２に示すように、
ＥＥＰＲＯＭの中でも大容量で、記憶内容を一括消去で
き、また読込及び書込が高速なフラッシュＥＥＰＲＯＭ
が挙げられる。また、上記ゲート手段はどのような方法
で実現してもよいが、請求項３に示すように書込禁止信
号出力手段によって出力された書込禁止信号と、ステー
トマシンによって出力された書込信号との論理演算に基
づいてその書込信号の出力を制御するよう構成するとよ
い。なぜなら、この場合、ゲート手段を汎用の論理ＩＣ
を用いて比較的単純に構成することができるからであ
る。

【００１６】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面を参照して説明する。図１は、本発明の書込
制御装置をデータ処理システム１における書込読込制御
装置１０に適用した場合の概略構成を示すブロック図で
ある。

【００１７】データ処理システム１は、書込読込制御装
置１０と、ＣＰＵ１００と、「電気的な書換えが可能な
ＲＯＭ」としてのフラッシュＥＥＰＲＯＭ２００から構
成されている。書込読込制御装置１０は、「アドレス解
読手段」としてのアドレスデコーダ１１と、「書込禁止
信号出力手段」としての書込信号禁止ポート１３と、
「ステートマシン」としてのステートマシン１５と、
「ゲート手段」としてのゲート１６とを備えている。な
お、書込読込制御装置１０は、ＣＰＵ１００からフラッ
シュＥＥＰＲＯＭ２００への書込制御及び読込制御を可
能とする。つまり、本発明の特徴は書込制御にあった
が、実際のデータ処理システムでは読込制御が同時にで
きるものが一般的である。なお、読込制御に関しては従
来と全く同じとなるため、読込制御に関する説明は省略
する。

【００１８】アドレスデコーダ１１は、ＣＰＵ１００か
ら出力されたアドレス信号を解読して選択信号（ＣＥ信
号）を出力する。書込信号禁止ポート１３は、ＣＰＵか
らの書込禁止指示を受けると、ＣＰＵ１００からのライ
ト信号（ＷＲ信号）とアドレスデコーダ１１からの選択
信号とに基づいてゲート１６へ書込禁止信号を出力す
る。

【００１９】ステートマシン１５は、ＣＰＵ１００から
のライト信号と、システムクロック（ＣＬＫ）と、アド
レスデコーダ１１からの選択信号に基づいて書込信号を
ゲート１６へ出力する。ゲート１６はＮＡＮＤ回路で構
成されており、書込信号禁止ポート１３から書込禁止信
号と、ステートマシン１５から送られてきた書込信号と
の論理積に基づいてフラッシュＥＥＰＲＯＭ２００への
信号出力をする。つまり、書込信号が有効状態（ｌｏｗ
レベル）かつ書込禁止信号がない状態（ｈｉｇｈレベ
ル）であるときのみフラッシュＥＥＰＲＯＭ２００に対
してｌｏｗレベルの出力を行う。

【００２０】次に、本実施形態のデータ処理システム１
の動作を説明する。一般的な書込動作については従来の
データ処理システム２（図４参照）と同じになり、これ
については上述したので、ここでは、ライトプロテクト
について説明する。ライトプロテクトをかけると、ＣＰ
Ｕ１００から書込信号禁止ポート１３に対して書込禁止
指示が出力される。書込信号禁止ポート１３は、ＣＰＵ
１００からのライト信号と、アドレスデコーダ１１から
の選択信号が有効となると、書込禁止信号をゲート１６
へ出力する。ゲート１６は、書込禁止信号が入力される
とステートマシン１５から出力された書込信号をフラッ
シュＥＥＰＲＯＭ２００へ出力しない。これによって、
フラッシュＥＥＰＲＯＭ２００では、データの書き込み
が行われない。このように、ステートマシン１５は、ラ
イトプロテクトに関係なく書込信号を出力する。そし
て、ゲート１６は、書込禁止信号が出力されている場合
はステートマシン１５からの書込信号をフラッシュＥＥ
ＰＲＯＭ２００へ出力せず、逆に書込禁止信号が出力さ
れていない場合はステートマシン１５からの書込信号を
フラッシュＥＥＰＲＯＭ２００へ出力する。

【００２１】次に、本実施形態におけるステートマシン
１５及びゲート１６に入出力される信号を図２のタイミ
ングチャートに基づいて説明する。本実施形態における
ステートマシン１５では、書込禁止信号の判断はなさ
れない（図３（ｂ）参照）。よって、書込禁止信号の
判断のための遅延時間α（図４参照）は０となり、書込
信号の出力は実線で示したように時刻ｔ３にｌｏｗレ
ベルへ反転される。そして、書込禁止信号の有無にか
かわらずステートマシン１５から書込信号は出力され
る。

【００２２】書込禁止信号は、ゲート１６へ入力され
る。そのため、書込禁止信号が図５中に一点鎖線で示
したように出力されると、ゲート１６からの書込信号
が図２中に一点鎖線で示すように出力されなくなる。逆
に、書込禁止信号が図５中に実線で示したように出力
されないと、ゲート１６からの書込信号が図５中に実
線で示すように出力される。このように、ステートマシ
ン１５からの書込信号は、ゲート１６を介してフラッ
シュＥＥＰＲＯＭ２００への書込信号となる。ここ
で、ゲート１６を通過するための遅延時間（図５中の時
間γ）が生じる（以下、「遅延時間γ」という。）。

【００２３】比較できるように、従来のステートマシン
１２から出力される書込信号を図５中に破線で示し
た。このとき、従来のステートマシン１２から出力され
る書込信号の遅延時間αに比べて、本実施形態におけ
るゲート１６での遅延時間γは短くなる。その理由を繰
り返し説明する。一般的にステートマシンはフリップフ
ロップと組み合せ回路から構成されている。このとき、
入力される信号が１本多くなると状態遷移を起こすステ
ートマシンの構成は一般的に大規模な回路になる。ま
た、組み合せ回路の相互作用が起こり、単純に書込禁止
信号のみを判断する回路に比べて時間がかかることにな
る。つまり、単純に書込禁止信号を判断するゲート１６
での信号の遅延時間γは、従来のステートマシン１２で
書込禁止信号を判断するために生じる遅延時間αよりも
短くなる。

【００２４】これによって、従来のステートマシン１２
による書込信号出力の遅延時間αよりも小さな遅延時間
γで書込信号出力できることになり、対象となるフラッ
シュＥＥＰＲＯＭ２００に許容されるタイミングで書込
信号出力できる可能性が大きくなる。よって、クロック
周波数の大きなシステムであっても適用できる可能性が
増える。

【００２５】また、本実施形態におけるゲート１６はＮ
ＡＮＤ回路１つで構成されており、汎用ＩＣを用いて簡
単に構成することができる。以上、本発明はこのような
実施形態に何等限定されるものではなく、本発明の主旨
を逸脱しない範囲において種々なる形態で実施し得る。

【００２６】例えば、上記実施形態では、一例として図
５のタイムチャートに基づいて説明したが、別のステー
トマシンの状態は図のように５つの状態に限定されるも
のではない。また、各信号のタイミングも使用するＣＰ
Ｕ、フラッシュＥＥＰＲＯＭの種類によって変わってく
る。

【００２７】上記実施形態では、一括消去が可能で、大
容量、また高速動作することを特徴とするフラッシュＥ
ＥＰＲＯＭ２００をＥＥＰＲＯＭとして使用した例を示
したが、ＥＥＰＲＯＭであればフラッシュＥＥＰＲＯＭ
でなくてもよい。

【図面の簡単な説明】

【図１】 本実施形態のデータ処理システムのブロック
図である。

【図２】 本実施形態のデータ処理システムにおけるス
テートマシン及びゲートの入出力信号のタイミングチャ
ートである。

【図３】 （ａ）は従来のステートマシンにおける入出
力信号を示す説明図であり、（ｂ）は本実施形態のステ
ートマシンにおける入出力信号を示す説明図である。

【図４】 従来のデータ処理システムのブロック図であ
る。

【図５】 従来のデータ処理システムにおけるステート
マシンの入出力信号のタイミングチャートである。

【符号の説明】

１，２…データ処理システム １０，４０…書込
読込制御装置 １１…アドレスデコーダ １３…書込信号
禁止ポート １２，１５…ステートマシン １６…ゲート ２０…アドレスバス ３０…データバ
ス １００…ＣＰＵ ２００…フラッ
シュＥＥＰＲＯＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから電気的な書換えが可能なＲＯ
   Ｍへのデータ書き込みに用いられ、ＣＰＵからのアドレ
   ス信号を解読して前記電気的書換え可能ＲＯＭへ選択信
   号を出力するアドレス解読手段と、該アドレス解読手段
   によって出力された前記選択信号及びＣＰＵからのライ
   ト信号に基づき前記電気的書換え可能ＲＯＭに対する書
   込信号を出力するステートマシンと、ＣＰＵからの書込
   禁止指示があった場合には前記選択信号及び前記ライト
   信号に基づき書込禁止信号を出力する書込禁止信号出力
   手段とを備えた書込制御装置において、 前記ステートマシンによって出力された書込信号が前記
   電気的書換え可能ＲＯＭへ入力されるまでの書込信号の
   経路上に設けられ、前記書込禁止信号出力手段からの書
   込禁止信号が入力されると、前記ステートマシンからの
   前記書込信号を前記ＲＯＭへ出力しないようにするゲー
   ト手段を備えたことを特徴とする書込制御装置。
2. 【請求項２】 前記電気的書換え可能ＲＯＭはフラッシ
   ュＥＥＰＲＯＭである請求項１に記載の書込制御装置。
3. 【請求項３】 前記ゲート手段は、前記書込禁止信号出
   力手段によって出力された書込禁止信号と、前記ステー
   トマシンによって出力された書込信号との論理演算に基
   づいて当該書込信号の出力を制御するよう構成されてい
   ることを特徴とする請求項１又は２に記載の書込制御装
   置。