KR20010100834A - 메모리 셀을 위한 향상된 프로그래밍 방법 - Google Patents

메모리 셀을 위한 향상된 프로그래밍 방법 Download PDF

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Abstract

비선택 그룹의 메모리 셀들과 같은 다른 메모리 셀들에 저장되는 데이터를 방해하는 가능성을 감소하는 선택된 그룹의 메모리 셀들에서 비트들을 기입하고 선택적으로 소거하는 방법이 개시된다. 이러한 방법은 셀들의 선택 또는 비선택 상태에 따라 비선택 셀들에서 비트 라인들에 인가되는 바이어스 전압을 변경한다. 이것은 비선택 셀들에 인가되는 전압차를 감소하여, 비선택 셀들의 각각의 부동 게이트들에 저장되는 전하량의 원하지 않는 변화들이 우연히 발생할 가능성을 감소시킨다. 본 발명의 방법은 셀들 사이의 거리를 증가시키지 않고 셀 컬럼들 사이에 전기적 분리를 향상시킨다.

Description

메모리 셀을 위한 향상된 프로그래밍 방법{Improved Programming Method for a Memory Cell}
본 발명은 전기적으로 변경 가능한 메모리에서 정보를 소거하고 기입하기 위한 향상된 방법에 관한 것이며, 특히 전기적으로 소거 및 기입 가능한 읽기 전용메모리(이이피롬)에서 정보를 소거하고 기입하는 방법에 관한 것이다.
본 발명자들은 현재의 p채널 이이피롬 구조에서와 같은 메모리 셀에서 "프로그램 방해" 문제에 대한 유일한 해결책을 발견하였다. 프로그램 방해는 메모리 어레이에서 선택된 셀 그룹을 기입 또는 소거할 때 발생하고, 변경되지 않은 상태로 남겨지는 것으로 가정되는 비선택 셀들인 다른 셀 그룹의 상태 또는 내용이 고의가 아니게 변경되는 것을 말한다. 비선택 셀들인 그러한 다른 그룹의 프로그램 방해는 하나의 프로그래밍 주기의 결과로써 발생되는 것만은 아니다. 원치 않는 변경은 많은(즉, 수백만의) 횟수의 프로그래밍 주기에 걸쳐 점진적으로 그리고 서서히 발생될 수도 있다. 이 프로그램 방해 문제는 매우 미묘하고, 인식하는데 어려울 수 있으나 셀의 어떠한 응용에 대해 제한적으로 될 수 있다.
통상 사용하는 것과는 조금 다른 방식으로 메모리 셀 어레이에서 수행되는 전기적 동작들을 위한 용어를 사용한다. 여기서 사용된 용어 "기입"은 부동 게이트에 전자들을 배치하는 동작을 지칭하기 위한 것이다. 사용된 용어 "소거"는 부동 게이트로부터 전자들을 제거하는 동작을 지칭하기 위한 것이다. 여기서 사용된 용어 "프로그램"은 셀 프로그래밍 중의 하나의 주기를 지칭하기 위한 것이다. 여기서 프로그램은 기입 동작과 소거 동작을 포함한다.
더욱이, 조밀한 팩 메모리 셀들이 필요하기 때문에 소거되는 셀들의 바이트에서 셀들의 인접 컬럼들 사이의 전기적 분리는 중요하다. 셀들의 컬럼은 수용할 수 있는 레벨의 전기적 분리를 유지하기 위해 간격을 두어야만 한다.
본 발명은 미합중국 특허 제 5,790,455호 "저전압 단일 인가 CMOS 전기적 소거 가능한 읽기 전용 메모리"와 미합중국 특허 제 5,986,931호 "저전압 단일 CMOS 전기적 소거 가능한 읽기 전용 메모리", 및 1999년 3월 19일 본 출원인에 의해 출원된 미합중국 특허 출원 제 09/262,675호의 "N웰 분리에 의해 획득되는 PMOS 전기적 소거 기입 가능한 읽기 전용 메모리 어레이내의 독립적으로 프로그램 가능한 메모리 세그먼트 및 그러한 방법"에 기술된 메모리 장치의 구조와 동작에 있어서 향상된 점을 나타낸다. 이 2개의 특허와 선출원 발명을 기본으로 하여 다음은 이이피롬 메모리 어레이의 전반적인 구조와 기입 및 소거 동작 동안 이이피롬 메모리 어레이에 인가되는 전압들을 요약한다.
프로그램 방해 문제는 셀 그룹이 비트 라인, 워드 라인, 소스 라인, 및 N웰을 포함하는 다수의 공통 연결들을 공유하기 때문에 발생된다. 그러나, 셀들은 메모리 어레이 콤팩트를 만들기 위해, 그리고 메모리 어레이 콤팩트로 전송되는 신호 라인들의 수를 줄이기 위해서 이러한 연결들을 공유하는데 필요하다. 인접 메모리 셀들간의 전기적 분리는 메모리 어레이 콤팩트를 만들기 위해 가능한 한 서로 근접하게 인접 셀들을 배치하는데 필요하기 때문에 중요하다. 따라서 전류 메모리 어레이의 구조와 작동을 이해하는 것은 방해 문제와 전기적 분리 문제가 어떻게 발생되고, 본 발명이 이 두 문제들을 어떻게 다루는지를 이해하는 것이 중요하다.
도 1은 p채널 메모리 셀(20)의 회로도이다. 여기서 도 1은 PEEC 셀(p채널 이이피롬 셀)로써 참조된다. 도 2는 도 1의 채널을 따라 그리고 비트 라인과 평행한 방향으로 PEEC 셀의 개략적 단면도이다. 도 1과 도 2를 비교하면, 도 1에서 셀 구성요소들의 다양한 기호 표현들과 도 2의 단면에서 셀 구성요소들의 물리적 구현간에 일치하는 것을 알 수 있다. 예를 들면, 셀의 소스(S)와 드레인(D)은 도 1에서 워드 라인 양쪽에 간단한 라인들로 표현되고, 셀의 소스(S)와 드레인(D)은 도 2에서 나타낸 바와 같이 많은 메모리 셀들에 의해 공유되는 N웰에서 실제로 p형 확산이다. 사실, 각 소스(S)와 드레인(D) 확산은 두 인접 셀들에 의해 실제로 공유된다. 도 2의 중앙에 있는 셀의 폴리(poly) 2 워드 라인(WL)의 좌측과 우측의 폴리 2 "단편들(WL2, WL3)"은 이것을 나타낸다. 도 1에서, 셀에 네 개의 단자들이 존재하는 것을 알 수 있다: (a)하나의 셀 로우에 의해 공유되는 폴리 2 워드 라인(WL), (b)금속 소스 라인에 연결되는 소스(S), (c)금속 비트 라인에 연결되는 드레인(D), 및 (d)몇몇 셀 컬럼에 의해 공유되는 n형 실리콘의 영역인 N웰 바디(10). 실제로 금속 비트 라인(BL)과 금속 소스 라인(SL)은 각 컬럼의 어레이 아래에서 서로 쌍으로 평행하게 동작한다. 각 컬럼의 셀들은 하나의 비트 라인(BL)과 하나의 소스 라인(SL)을 가진다.
도 2에서, 단면은 비트 라인(BL)을 따라 관통하므로 금속 라인(BL)을 단면에서 볼 수 있다. 금속 소스 라인(SL)과 금속 소스 라인(SL)의 P+ 영역과의 연결은 비트 라인(BL)과 평행하고, 지면의 범위를 벗어나기 때문에 금속 소스 라인(BL)과 금속 소스 라인(BL)의 소스 p+ 영역과의 연결은 도 2에서 볼 수 없다. 또한 도 1은 셀 정보를 프로그램하고 읽기 위해 전압들이 PEEC 셀에 인가되는 것을 나타낸다. 전압들은 VBL(비트 라인의 전압), VNW(공유된 N웰 영역의 전압), VSRC(소스 라인의 전압), 및 VWL(워드 라인의 전압)으로 표기된다.
도 3은 큰 메모리 어레이의 일부의 개략도이다. N웰 영역은 큰 그룹의 메모리 셀들을 둘러싸는 점괘선 박스로써 나타낸다. 도 3에서 N웰 #0과 N웰 #1으로 표시되는 두 개의 N웰이 도시된다. N웰 #0은 완전한 8개의 컬럼의 셀들을 포함한다. 또한 N웰 #1은 통상 8개의 컬럼의 셀들을 포함할 수 있지만, 도 3에서 지면의 제한 때문에 4개의 컬럼만이 도시된다. 8개의 컬럼들은 하나의 N웰에 포함되는 것으로 도시된다. 왜냐하면 이것은 정보의 "바이트" 또는 "워드"의 전형적인 크기이기 때문이다. 하나의 "바이트" 또는 "워드"는 실제로 하나의 N웰에서 컬럼들의 수를 가진 하나의 워드 라인의 교차에 따르는 셀들의 수이다. 따라서 하나의 N웰은 N웰을 교차하는 다수의 워드 라인들에 상당하는 다수의 바이트 또는 워드를 포함한다. 그러나 많은 컬럼들은 단일 N웰에 포함될 수 있다(즉 "바이트" 또는 "워드" 크기는 14, 16, 32, 또는 제품을 위해 희망되는 임의의 수일 수 있다). 또한 큰 어레이에서 다수의 N웰 단편들일 수 있다. 본 설명으로 충분하기 때문에 두 개만 도시한다.
도 3에서, 지면의 제한 때문에 상단 4개와 마지막 2개 컬럼들의 셀들(워드 라인)만 도시한다. 도 3에서, 이것은 0부터 n까지 번호가 매겨진 n+1개의 워드 라인이 존재하는 것이 가정된다. 숫자 n은 단지 작은 수이거나, 수백 또는 수천일 수 있다. 도 1에서 도시한 PEEC 셀에 대한 개략도는 도 3에서 나타낸 어레이로 많은 횟수 반복되는 것을 알 수 있다. 동일한 컬럼에서 셀들은 비트 라인(BL), 소스 라인(SL), 및 N웰을 공유한다(각 컬럼에서 동작하는 세 개의 평행 라인을 주목). 동일한 로우에서 셀들은 워드 라인을 공유한다(각 컬럼을 따라 동작하는 단일 수평라인을 주목). 어레이에서 모든 셀들은 개별적으로 표기 Mx,y에 의해 확인된다. 여기서 x= 로우 수, y= 컬럼 수이다.
하단의 각 컬럼에서, 마지막 트랜지스터는 PEEC 셀이 아니라 표기 Qz,y에 의해 나타내는 소스 선택 트랜지스터이다. 여기서 z= N웰 수, 그리고 y= 컬럼 수이다. 종래 기술 특허에서 공지된 바와 같이, 소스 선택 트랜지스터는 소거 동작동안 컬럼 소스 라인들을 분리하기 위해 하단의 각 컬럼에서 사용된다. 이와 달리, 그라운드에 단락되는 프로그래밍 고전압 신호를 가지는 원하지 않는 상태가 발생될 수 있다. 소스 선택 트랜지스터는 셀을 읽기 위해 반드시 켜져야 되고, 프래그래밍 주기의 소거 부분동안 반드시 꺼져야 된다. 이것은 모든 소스 선택 트랜지스터 게이트를 연결하고 좌측에서 우측으로 동작하는 라인에 의해 이루어지고, 종단에 Vsel로 표기되는 전압을 가진다. 소스 선택 트랜지스터가 켜질 때, 소스 선택 트랜지스터는 모든 소스 선택 트랜지스터들에 연결되는 전압 Vsrc를 소스 라인들에 연결한다. N웰에 인가되는 전압들은 VNW0와 VNW1으로 표기된다. 워드 라인들에 인가되는 전압들은 VWL0, VWL1,..., VWLn으로 표기된다. 비트 라인들에 인가되는 전압들은 VBL0, VBL1등으로 표기된다. "바이트 선택가능" 또는 "풀 피쳐드(full-featured)" 이이피롬 메모리들과 같은 많은 제품들은 어레이에서 모든 다른 바이트들을 변경하지 않는 채로 남겨두고 한번에 한 바이트의 셀들만 선택하고 프로그램한다. 이 특징은 이하에 논의한다.
상기에서 언급된 U.S 특허 출원은 각 워드 라인을 따라 셀들을 개별적으로 프로그램 가능한 바이트들로 분리하기 위해 N웰들의 단편을 명시한다. 상기에서 언급된 특허들은 프로그램되는 바이트를 포함하는 N웰에서 셀들에 인가되는 전압을 명시하지만, 선택되지 않는(즉, 비선택) N웰들에서 메모리 셀들에 인가되는 전압을 명시하지 않는다. 선택되지 않는 N웰들과 선택되지 않는 N웰들에 결합되는 비트 라인들에 인가되는 전압들은 상기에서 언급된 미국 특허 출원에서 명시된다.
상기에서 설명된 메모리 셀들에서, 기입 동작은 기입되는 메모리 셀들의 부동 게이트(FG)에 전자들을 배치한다. 이것은 메모리 트랜지스터 임계값 전압에서 저음값 또는 아마도 양의 값으로 전환을 야기한다. 그러나, 결합된 선택 트랜지스터는 셀에서 전반적인 셀 임계값이 양의 값이 되는 것을 방해한다. 기입 동작의 결과는 셀이 다음의 읽기 동작 동안 전도되는 것이다.
도 4는 굵은 사각형(X)에 의해 둘러싸인 타겟 바이트의 셀들의 "기입" 동작을 실행하기 위해 인가되는 전압을 가지는 것을 제외하고는 도 3에 상당하는 개략도이다. "기입"을 실행한 후에, 타겟 바이트에서의 셀들은 다음의 읽기 동작 동안 전도 상태로 배치될 것이다. 어레이에서 "선택되지 않은" 바이트들이라고 불리는 셀들의 모든 다른 바이트들은 변하지 않는 그들의 부동 게이트(FG)들에 저장되는 전자적 전하가 변하지 않는 상태로 남겨지는 것이 의도된다. 기입되는 바이트의 N웰, 즉 도 4에서 도시한 예에서 N웰 #0은 0V로 설정되고, 선택되지 않는(비선택 그리고 변경되지 않는) 모든 다른 바이트들의 N웰들은 프로그래밍 전압 Vpp로 설정된다. Vpp는 프로그래밍 동작들에 사용되는 "고전압"이고, 통상 12에서 20V의 영역에존재한다. 기입되는 바이트의 워드 라인(WL)은 Vpp로 설정되고, 모든 비선택 바이트들은 0V로 설정되는 모든 비선택 바이트들의 워드 라인(WL)들을 가진다. 모든 비트 라인(BL)들은 0V로 설정된다. 소스 선택 라인은 Vset>=0을 가지고, 소스 라인(SL)은 Vsrc=0V를 가진다. 소스 선택 트랜지스터들은 이 트랜지스터들의 채널들이 온으로 되기 위해, 즉 전도되기 위해 이 트랜지스터들이 임계값 전압 Vtp보다 음의 값인 게이트 소스 전압 Vgs를 반드시 가져야 하는 것을 의미하는 모든 p채널 증진 장치들이다. 기입 동작에서 인가되는 전압 상태 때문에 선택된 바이트(Q0,0에서 Q0,7)의 소스 선택 트랜지스터는 비전도 또는 오프된다. 따라서 선택 N웰(#0)에서 모든 소스 라인은 전원에 접속되지 않는다. 비선택 N웰들에서 소스 선택 트랜지스터들은 Vsel의 정확한 값에 따라 온 또는 오프될 수도 있다. 어떤 경우에도 소스 선택 트랜지스터들이 온이 될지 오프가 될지는 중요하지 않고, 소스 라인들이 전원에 접속되지 않을지 0V에 연결될지는 중요하지 않다. 기입 동작에 대한 결과는 동일할 것이다.
선택되지 않은 N웰들에서 메모리 셀들과 소스 선택 트랜지스터들은 선택 N웰(도 4에서, N웰 #0)에서 셀들을 가지는 어레이(예를 들어, 워드 라인(WL)들)에 수평하게 동작하는 신호 라인들을 공유하기 때문에, 선택되지 않은 또는 비선택 메모리 셀들 상에 저장된 전하의 변경을 발행하지 않게 하기 위해 신호 라인들은 신호 라인들의 전압들을 설정해야만 한다. 전자들이 N웰과 부동 게이트(FG) 사이의얇은 유전 계층을 통해 관통하는 것을 유발하기 위해 N웰이 0V인 상태에서 기입되는 바이트의 워드 라인(WL) 전압은 Vpp로 된다. 이것은 N웰들에게 동일한 워드 라인(예를 들어 도 4에서 셀들 M0,8에서 M0,11; WL)을 따라 셀을 피하고 또한 기입하기 위해 모든 선택되지 않은 N웰들에 인가되는 Vpp를 가지는 것을 요구한다. 선택되지 않는 워드 라인(WL)들은 비선택 셀들을 기입하는 것을 피하기 위해 선택된 N웰에서 워드 라인(WL)들에 인가되는 0V를 가진다. 따라서 선택되지 않은 N웰에서 셀들의 비트 라인(BL)들은 비트 라인(BL)들의 부동 게이트(FG)들에서 전하를 변경하는 것을 피하기 위해 비트 라인(BL)들에 인가되는 0V를 가져야만 한다. 그러한 하나의 셀의 예는 M1,8이다. 셀 채널이 반전되어, M1,8의 N웰은 Vpp이고 M1,8의 워드 라인(WL)은 0V이다. 그러나 셀의 비트 라인(BL)이 0V로 설정되는 상태에서, 부동 게이트(FG) 아래의 셀 채널에 존재하는 전하의 반전 계층은 반전 계층이 드레인 p형 확산 영역을 통해 비트 라인(BL)에 전기적으로 연결되기 때문에 또한 0V로 설정된다. 따라서 부동 게이트(FG) 아래의 워드 라인(WL)과 반전 계층사이에 인가되는 전위차는 0V이고 이외의 프로그래밍이 발생되지 않아야 한다.
소거 동작은 부동 게이트(FG)들에게 높은 음의 임계 전압을 제공하고 부동 게이트(FG)들을 읽을 때 비전도 상태로 되게 하면서, 소거되는 셀들의 부동 게이트들(FG)로부터 전자들을 제거한다. 도 5는 소거 동작을 위해 인가되는 전압을 가지는 것을 제외하고는 도 3에 상당하는 개략도이다. 도 4와 같이, 타겟 바이트는 굵은 사각형(Y)으로 둘러싸인다. 타겟 바이트에서 모든 셀들이 동일한 선결 상태로설정되는 작동 동작과는 달리, 소거 동작은 비전도 상태로 되는 타겟 바이트에서 단지 셀들을 소거한다. 소거 동작은 타겟 바이트에서의 다른 셀들을 전도 상태로 둔다. 이것은 바이너리 "0" 상태로 일부, 그리고 바이너리 "1" 상태로 일부를 가지는 "비트 패턴"을 바이트의 셀들에 가하는 것을 허용한다. 상기에서 언급한 바와 같이, 프로그래밍 주기는 모든 셀들을 선결된 상태(예를 들어, 전도 상태)로 기입하고 나서 선택적으로 일부 셀들을 비전도 상태로 소거하고 나머지는 변경되지 않은 채로 남겨두는 것을 포함한다. 소거 동작에서 Vpp로 설정되는 비트 라인들을 가지는 셀들만이 소거될 것이고, 0V로 설정되는 비트 라인들을 가지는 셀들이 기입되는 상태로 남겨질 것이다. 도 5에서 도시한 예에서, 셀들 M0,0과 M0,2가 타겟 바이트에서 소거될 것이다. 타겟 바이트는 Vpp로 설정되는 타겟 바이트의 N웰과 0V로 설정되는 타겟 바이트의 워드 라인(WL)을 가진다. 선택되지 않은 워드 라인들은 Vpp와 Vsel=Vpp로 설정되어, 모든 소스 선택 트랜지스터들은 오프되고 모든 소스 라인(SL)들은 Vsrc에 연결되지 않는다. 도 4와 5를 비교하면, 선택되지 않은 N웰들(N웰 #1)과 N웰 #1의 결합된 비트 라인(BL)들이 기입 동작에서와 같이 소거 동작에 인가되는 동일한 전압을 가지는 것을 알 수 있다. 선택되지 않은 셀들의 주요한 차이는 Vpp 대신에 0V로 설정되는 타겟 바이트의 워드 라인과 0V 대신에 Vpp로 설정되는 선택되지 않은 워드 라인들을 가지는 워드 라인 전압들의 반전이다. 기입 동작에 대해서와 같이 선택되지 않는 N웰들에서 셀들의 원하지 않는 소거를 막는 동일한 해결법은 소거 동작에도 인가된다. 이것은 상기의 모든 것이 미국 특허 번호 5,986,931(특히 이 특허의 도 21, 테이블 8 그리고 텍스트 컬럼 22)에서 고려된 것을 주목해야 한다. 이 특허는 선택되지 않은 N웰들(예를 들어, 도 4에서 N웰 #1)에 인가되는 전압들과 선택되지 않은 N웰들 내에 포함되는 비트 라인들을 나타내지는 않는다.
읽기 동작은 어떠한 메모리 셀들이 전도되고 어떠한 메모리 셀들이 비전도되는지를 발견하기 위해 저전압만을 어레이에 인가하는 것을 필요로 한다. 셀을 읽는 상세한 동작은 잘 알려져 있으며 본 발명을 이해하기 위해 중요한 것은 아니다.
본 발명의 목적은 프로그램 방해 문제의 예를 감소시키는 메모리 셀의 동작 방법을 제공하는데 있다.
본 발명의 다른 목적은 메모리 셀 크기의 변경에 의존하지 않는 프로그램 방해 문제의 예를 감소시키는 메모리 셀의 동작 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 셀 컬럼들 사이의 전기적 분리를 희생시키지 않고 메모리 셀의 고밀도 패킹을 허용하는 메모리 셀의 동작 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 셀들의 컬럼들 사이의 간격을 증가하지 않고 메모리 셀들의 컬럼들 사이에 충분한 전기적 분리를 제공하는 메모리 셀의 동작 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 메모리 셀들의 컬럼들 사이에 셀 밀도 또는 전기적 분리를 희생하지 않고 제작 공정에서 보다 큰 적응성을 허용하는 메모리 셀의 동작 방법을 제공하는데 있다.
상기 한 목적 및 다른 목적들을 달성하기 위해, 본 발명은 메모리 셀을 프로그래밍 하는 방법을 제공한다. 예를 들면, 제 1 그룹의 셀들은 제 1 반도체 영역에서 형성되고 워드 라인에 효과적으로 연결된다. 제 2 그룹의 셀들은 제 2 반도체 영역에서 형성되고 워드 라인에 효과적으로 연결된다. 본 발명의 양상에 따라, 이러한 방법은 제 1 전압을 워드 라인에 인가하고 제 2 전압을 제 1 반도체 영역에 인가하는 것을 포함한다. 제 1 그룹의 셀의 비트 라인들은 선택된 전압들을 수신하고 제 2 반도체 영역은 제 4 전압을 수신하고, 제 5 전압은 제 2 그룹의 셀들의 비트 라인들에 인가된다. 메모리를 동작하는 제 1회 주기동안, 제 1 및 제 4 전압은 상당히 동일하고, 제 4 및 선택된 전압들이 상당히 동일하고, 제 5 전압은 제 1 전압의 영역에서 제 2 전압의 영역까지 선택된다. 메모리를 동작하는 제 2회 주기동안, 제 2 및 제 4 전압이 상당히 동일하고 제 1 전압과는 다르다. 제 5 전압은 제 2 전압의 범위에서 제 1 전압의 범위로 선택되고, 선택된 전압들은 제 2 및 제 5 전압들로부터 선택된다.
상기 한 목적 및 다른 목적들을 달성하기 위해, 본 발명은 반도체 영역, 워드 라인에 효과적으로 연결되는 제 1 그룹의 셀들, 워드 라인에 효과적으로 연결되는 제 2 그룹의 셀들로 형성되는 메모리 셀들을 소거하는 방법을 추가적으로 포함한다. 이러한 방법은 제 1 전압을 워드 라인에 인가하고; 제 2 전압을 반도체 영역에 인가하고; 선택된 전압들을 제 1 그룹의 셀들의 비트 라인들에 인가하고; 제 4 전압을 제 2 그룹의 셀들의 비트 라인들에 인가하는 것을 포함한다. 제 1 전압과 제 2 전압은 다르고, 제 4 전압은 제 1 전압의 범위에서 제 2 전압의 범위까지 선택되고, 선택된 전압들은 제 2 및 4 전압으로부터 선택된다.
본 발명은 다수의 형태의 메모리들에 인가될 수 있고, 특히 셀 트랜지스터에 전하들을 저장하는 것에 의해 정보를 저장하는 메모리들에 인가될 수 있다. 본 발명의 실시예의 예와 같이, 하기에 이이피롬의 설명적인 구조의 관점에서 본 발명을 논의한다.
도 1은 p채널 메모리 셀의 회로도.
도 2는 도 1 장치의 채널을 따라 그리고 비트 라인과 평행한 방향으로 절취한 PEEC 셀의 개략적 단면도.
도 3은 대형 메모리 어레이의 일부를 나타내는 개략도.
도 4는 굵은 사각형으로 둘러싸인 선택된 그룹의 셀들에 인가되는 "기입" 전압을 가지는 것을 제외하고는 도 3에 상당하는 개략도.
도 5는 "소거" 전압들을 가지는 것을 제외하고는 도 3에 상당하는 개략도.
도 6은 도4에서 셀들 M0,8, M0,9, 또는 M0,11중의 하나의 단면도.
도 7은 실리콘-터널 유전체 경계면에 도달하는 강력한 전자를 유도하는 일련의 이벤트들을 나타낸 간략도.
도 8은 에너지 분포를 가진 실리콘-터널 유전체 경계면에 도달하는 전자들의 집단의 개념을 간략히 나타낸 밴드 다이어그램.
도 9는 기입 동작 동안 비트 라인 전압 VBLd이 인가되는 것을 제외하고는 도 3에 상당하는 개략도.
도 10은 소거 동작 동안 비트 라인 전압 VBLd이 인가되는 것을 제외하고는 도 3에 상당하는 개략도.
도 11은 셀 컬럼들간에 형성되는 기생 전계 트랜지스터의 개략적 단면도.
도 12는 컬럼들 사이의 공간이 너무 좁아 드레인 공핍층 영역과 결합되는 경우를 나타낸 간략도.
도 13은 본 발명의 실시예와 일치하여 향상된 드레인 공핍 영역을 가지는 것을 제외하고는 도 12에서와 같이 동일한 좁은 컬럼 공간을 가지는 경우를 나타낸 간략도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 소스 공핍층 영역 에지 12 : 드레인 공핍층 영역 에지
16 : P+영역에서의 공핍층 영역 에지 17 : P-N 금속 접합 에지
18 : N웰에서의 공핍층 영역 에지 ID : 층간 유전체
BLB : 소거되는 셀들의 비트 라인
BLN : 소거되지 않는 셀들의 비트 라인
프로그램 방해는 프로그래밍 주기 동안 프로그램되는 타겟 바이트에서 존재하지 않는 셀의 부동 게이트 상에서 일어나는 전하의 우연한 변경이다. 프로그램 방해는 동작 또는 소거 동작들 동안에 발생할 수 있고, 셀의 임계 전압이 최초에 프로그램된 것과는 다른 바이너리 상태를 읽어내기에 충분하게 전환되기 전에 많은 프로그래밍 주기들을 요구하면서 증가할 수도 있다. 본 발명의 분야에서 숙달한 사람들에게조차 명백하지는 않지만, 프로그램 방해는 각각 도 4와 도 5에 적용된 기입 및 소거 상태에서 발생할 수 있다. 다른 그룹들의 셀들이 소거 동작에서보다는 기입 동작에서 영향을 받는다는 것도 사실이다.
기입 동작을 위해 인가되는 전압들을 도시한 도 4를 참조하면, 바이트의 기입 동작시에 동일한 워드 라인(WL)을 따라 선택되지 않는 N웰에 있는 셀들에 인가되는 전압들이 검사될 수도 있다. 도 4에서 셀들은 M0,8, M0,9, M0,10, 및 M0,11로 표기된다. 셀들은 Vpp로 설정되는 셀들의 N웰과 워드 라인(WL), 및 0V로 설정되는 셀들의 비트 라인(BL)들을 가진다. 만약 Vsel=0V이면, 소스 선택 트랜지스터들은 모두 온이 된다. 여기서 N웰과 셀들의 소스 라인(SL)은 소스 선택 트랜지스터들에서 Vsrc=0V에 연결된다. 만약 Vsel=Vpp이고 소스 선택 트랜지스터들이 모두 오프되면, 0V로 설정되는 셀들의 워드 라인(WL)들과 Vpp로 설정되는 N웰을 가지는 컬럼을 따라 다른 셀들이 전도되고, 공통 소스 라인(SL)을 비트 라인(BL) 전압에 연결하기 때문에 M0,8, M0,9, M0,10및 M0,11의 소스(S)들은 비트 라인(BL)들에 인가되는 0V에 계속 연결될 것이다.
도 6은 상기에 열거된 전압들이 인가되는 세트를 가지는 도 4에서 M0,8, M0,9M0,10또는 M0,11셀들 중의 하나의 단면도이다. 도 6에서, 금속 접합 경계(실선; 13)는 접합의 P+면과 접합의 N웰면으로 확장하는 공핍층 영역(점선; 12)의 범위인 것으로 도시된다. 반도체 장치의 당업계에서 일반적인 기술중의 하나가 평가할 수 있는 바와 같이, 공핍층 영역은 드레인(D)과 소스(S)를 형성하는 P+영역들과 대조하여 N웰에서 통상 보다 낮은 도핑 집속 때문에 P+면보다는 p-n 접합의 N웰 면으로 보다 더 확장된다. 도 6은 조사중의 셀이 본 예에서 부동 게이트(FG) 상에 네트 양 전하를 가지는 소거된 전하 상태로 되는 것을 가정한다. 이것은 부동 게이트(FG) 상에 "+" 기호의 예로 표기된다. 부동 게이트(FG)의 실제 전위는 부동 게이트(FG)의 네트 전하와, 용량적으로 N웰과 워드 라인(WL)의 전위들을 부동 게이트(FG)에 연결하는 N웰과 워드 라인(WL)의 작용이다. 만약 도 6에서 도시한 바와 같이 부동 게이트 상(FG)에 영 네트 전하가 존재하고, N웰과 워드 라인(WL) 모두 Vpp으로 되면, 부동 게이트(FG) 전위는 또한 대략 Vpp로 될 것이다. 그러나 부동 게이트(FG)상에 네트 양 전하가 가정되기 때문에 부동 게이트(FG) 전위는 Vpp보다 큰 일부 값으로 된다. 소거되는 셀을 위해 부동 게이트(FG) 상의 전하 때문에 전위는 통상 +2V에서 +6V의 영역이 될 것이다. 따라서 도 6에서 도시된 인가되는 전압들을 가지는 부동 게이트(FG)의 실제 전위는 Vpp +2V에서 Vpp +6V의 영역이 될 것이다. 비록 동일한 전압이 부동 게이트(FG) 아래의 N웰과 부동 게이트(FG)를 둘러싸는 워드 라인(WL) 모두에 배치되지만, 부동 게이트(FG)와 N웰 사이의 터널 유전체(TD)를 통해 전기 전계가 존재한다. 전기 전계의 방향은 예를 들어 전자들을 부동 게이트(FG) 아래의 N웰 표면으로 끌어 당겨지도록 유발하는 것이다. 그러나 전계는 작동 동작에서 사용되는 바와 같이 터널 유전체(TD)를 통해 그리고 부동 게이트(FG) 상에서 전자의 정상 파울러-노드하임(Fowler-Nordheim) 터널링을 발생할 만큼 충분히 크지 않다. 터널링의 랙은 N웰의 전도 전자가 N웰에서 전도 에너지 밴드의 가까이에 에너지들을 가지는 한 사실이다. 만약 전도 밴드 전자 집단의 부분이 전도 밴드 에너지 레벨 이상으로 충분한 에너지가 인가될 지라도, 일부 전자들은 실리콘 N웰과 터널 유전체(TD)의 전도 밴드들 사이의 에너지 장벽을 넘을 만큼 충분한 에너지를 가질 수도 있다. 만약 터널 유전체(TD)가 SiO2이면, 에너지 장벽 높이는 대략 3.2eV일 것이다. 에너지 장벽을 넘으면, 강력한 또는 "핫(hot)" 전자들은 터널 유전체(TD)를 통해 그리고 부동 게이트(FG) 상에서 전자들의 길을 만들 수 있다. 그 후 전자들은 최초에 부동 게이트(FG) 상에 존재하는 양 전하를 보충하기 시작한다. 만약 충분한 전자들이 에너지 장벽을 넘어, 계속해서 부동 게이트(FG) 상에 모이면, 메모리 셀의 충분한 전하 상태는 다음 읽기 동안 비전도 소거 상태에서 전도 기입 상태로 변경해서, 저장된 데이터의 손실 또는 변조가 발생된다.
상기에서 언급한 바와 같이, 만약 실리콘 전도 밴드 에너지보다 충분히 큰 에너지를 가지는 전자들이 부동 게이트(FG)에 인접한 N웰에서 존재하면, 전자들은 터널 유전체(TD) 경계를 넘을 수 있고, 부동 게이트(FG) 상의 전하를 변경할 수 있다. 이제 강력한 전자들이 N웰에서 어떻게 생성될 수 있는지에 주목한다. 반도체 장치의 당업체에서 일반적인 기술은 전자 홀 쌍(ehp)이 역 바이어스 P-N 접합 공핍층 영역에 생성될 수 있는 것에 의해 다수의 장치가 존재하는 것을 알 수 있다. 가장 중요한 메커니즘은 다음과 같다: (1) 열 여기, (2) 충돌 전리, (3) 밴드-투-밴드 터널링 및 (4) 광 여진. 본 발명에서 중요한 이이피롬 제품들에서 빛은 칩을 둘러싸기 위해 사용되는 패키징 재료에 의해 통상 보호되기 때문에 본 논의를 위한 중요한 장치로써 광 여진을 제외하는 것이 적당하다.
도 6은 각각 "-" 기호와 "+" 기호와 같이 원에 의해 나타내는 전자들과 홀들을 가지는 드레인 접합 공핍층 영역에서 전자 홀 쌍의 생성(CE)을 개략적으로 나타낸다. 전자-홀 쌍은 상기에서 설명된 세 개의 장치 중의 어떠한 장치에 의해서도 제작될 수도 있다. 한번 만들어지면, 공핍층 영역에서 전기 전계에 의해 홀들은 접합의 p면으로 몰리게 되고, 전자들은 n면으로 몰리게 된다. 홀들은 P+드레인 접합의 중립 영역으로 들어가고, 드레인 접촉(1로 표기된 어레이)으로 유입된다. 광대한 다수의 전자들은 N웰의 중립 영역으로 들어가고, N웰 접촉(2로 표기된 어레이)으로 유입된다. 중립 N웰 영역으로 들어가는 일부 전자들은 양의 값으로 충전되는부동 게이트에 의해 표면으로 끌어당겨지거나, 격자 위치들을 가지는 탄성 충돌 또는 전리되는 불순물 원자들(3으로 표기된 어레이)을 가지는 쿨롱의 산란 이벤트들에 의해 표면으로 유도되는 전자들의 운동량을 가진다. 실리콘-터널 유전체(TD) 경계면에 도달하는 전자들의 집합은 모두 동일한 에너지를 가지는 것은 아니다. 공핍층 영역에서 생성되는 전자들이 전기 전계에 의한 촉진 때문에 에너지를 획득하는 바와 같이, 전자들은 전자들이 획득된 일부의 에너지를 잃도록 야기하는 산란 이벤트들을 받는다. 통계상, 일부 전자들은 다른 전자들보다 많은 에너지를 잃을 것이다. 따라서 경계면에 장벽을 둘러싸기 위해 많은 에너지 부족을 가지는 공핍층 영역으로부터 중립 N웰으로 들어가는 전자들 사이의 에너지 분포가 존재하는 것을 알 수 있다. 그러나 장벽을 둘러싸기 위해 에너지 부족을 가지고, 전하를 부동 게이트(4로 표기된 어레이)에 첨가하는 일부가 존재할 것이다. 도 4, 5, 9, 및 10을 참조하면, 프로그램 방해 문제는 모든 메모리 셀들이 단일 N웰 영역과 같은 단일 반도체 영역에 배치하는 경우에 또한 발생될 수 있는 당업계에 의해 명백히 이해될 수 있을 것이다. 도 4 및 5에서 나타낸 바와 같이, 메모리의 모든 셀들을 포함하는 N웰 #0과 같은 하나의 반도체 영역만이 존재할 수 있다. 예에서와 같이, 셀들 M0,8…M0,11은 공통 N웰과 같은 동일한 반도체 영역에서 모두 존재할 수 있다. 그러나 그러한 경우에, 프로그램 방해는 기입 동작 동안이 아니라 소거 동작 동안에 단지 발생한다. 이것은 기입 동작 동안 Vpp로 설정되는 워드 라인(WL)만이 기입되는 로우를 위한 워드 라인(WL)이기 때문이다. 소거 동작에서, 모든 선택되지 않은(즉, 비선택) 컬럼들의 워드 라인(WL)들이 Vpp로 설정된다. 본 발명을 사용하지 않으면, 프로그램 방해는 로우들의 셀들에서 발생할 수 있다. 본 발명을 로우들에 인가하는 것은 소거 동작 동안 발생하는 프로그램 방해를 최소화한다.
도 7 및 도 8은 공핍층 영역에서 에너지를 획득하고 에너지 장벽을 둘러싸는 전자들의 과정을 나타내는 에너지 밴드 다이어그램이다. 도 7은 실리콘-터널 유전체(TD) 경계면에 도달하는 강력한 전자를 유도하는 일련의 이벤트들을 나타낸다. 우선, ehp는 공핍층 영역에서 만들어진다(A). 전자는 공핍층 영역에서 존재하는 전기 전계에 의해 우측으로 끌어당겨지고 에너지를 획득한다(B). 전자가 공핍층 영역을 관통하는 바와 같이, 전자는 산란 이벤트들을 받고, 일부의 전자 에너지를 포기한다(B). 전자는 공핍층 영역의 에지에 도달하고 전도 밴드 상에 계속해서 일부 에너지를 가지는 중립 N웰으로 들어간다(C). 도 8은 에너지 분포를 가지는 실리콘-터널 유전체 경계면에 도달하는 전자들의 집단의 개념을 개략적으로 나타내는 밴드 다이어그램이다. N웰 전도 밴드를 가지는 레벨에 배치되는 에너지에 대한 전자 밀도의 작은 유입 그래프는 방벽을 에워싸기 위해 충분히 큰 에너지를 가지는 분포에서 작은 "말미"가 존재하는 개념을 나타낸다(D). 소거되는 셀에서 부동 게이트 상에 양 전하가 존재하기 때문에 작은 말미는 다이어그램에서 전위벽을 나타내고 또한 양 전하는 적은 양에 의해 전자들을 촉진하는 상단에서 터널 유전체의 장벽을 낮춘다. 두 개의 전자는 장벽을 둘러싸는 것을 나타낸다. 하나는 상단을 완전히 넘어갈 만큼 충분한 에너지를 가지고, 상단 가까이에 있는 하나는 양 전하로부터 전기 전계에 의해 촉진되는 장벽을 통해 관통할 만큼 충분한 에너지를 가진다. 부동게이트 가까이에 강력한 전자들의 집단을 생성하기 위해 상기 장치가 제공되면, 본 발명은 다음의 두 가지 사항을 하려도 시도한다: (1) 초마다 생성되는 그러한 전자들의 수를 감소하고 (2) N웰로부터 부동 게이트를 분리하는 터널 유전체 장벽을 둘러싸기 위해 충분한 에너지를 가지는 생성된 집단의 백분율을 감소한다. 이것은 소스들과 드레인의 P-N 접합을 관통하여 역 바이어스를 감소하는 기입 및 소거 동작 동안 전압을 비트 라인들에게 인가하는 것에 의해 수행된다.
도 9 및 도 10은 각각 기입 및 소거 동작 동안 비트 라인(BL) 전압 VBLd를 인가하는 것을 제외하고는 도 3에 상당하는 개략도이다. VBLd는 그라운드(0V)에 관하여 양의 값(>0)의 전압이다. 도 9에서 VBLd는 모든 선택되지 않는 N웰들(예를 들어, N웰 #1)에서 모든 셀들의 비트 라인(BL)들에 인가된다. 도 10에서 VBLd는 모든 선택되지 않는 N웰들에서 모든 셀들의 비트 라인(BL)들에 인가되고 또한 Vpp로 설정되지 않는 선택된 N웰에서 비트 라인(BL)들에 인가된다. 상기에서 설명한 바와 같이, 바이트가 우선 기입되고 선결된 상태에서 모든 셀들을 배치하며, 셀들은 타겟 바이트의 셀들에 1 또는 0의 원하는 패턴을 가하기 위해 선택적으로 소거된다. 나타낸 바와 같이 제공하기 위해, 도 10은 인가되는 Vpp와 VBLd를 가지는 타겟 바이트에서 비트 라인(BL)들의 단지 하나의 가능한 결합을 나타낸다. 비트 라인(BL) 전압을 인가하는 결과는 도 6에서 도시한 바와 같이 프로그램 방해를 발생하는 인가된 전압들의 세트를 가지는 모든 셀들은 이제 VBL=0V 대신에 VBL=VBLd를 가지는 것이다. 이것은 셀의 소스(S)들과 드레인(D)들을 형성하는 P-N 접합이 이제 Vpp-0V 대신에 Vpp-VBLd의 역 바이어스를 가지는 것을 의미한다. 역 바이어스에서 이러한 감소는 일부 유익한 효과를 가진다. 첫째로, 공핍층 영역의 폭이 감소되어 공핍층에 의해 둘러싸인 실리콘의 전체 양이 감소된다. 이것은 전자들의 열 생성을 감소한다. 열 생성률 G는 방정식에 의해 근사된다. 여기서는 실리콘에서 고유 캐리어 집중이고,는 효과 캐리어 생성 존속기간이다. 고유 집중는 실리콘의 기본 재료 특성이고 증가하는 온도와 함께 빠르게 증가하는 온도 종속물이다. 그러므로 G의 단위들은 cm3ㆍ초마다 생성되는 ehp이다. 초마다 공핍층 영역에서 생성되는 ehp의 전체 수의 근사값을 얻기 위해, G는 공핍층 영역의 양에 의해 증대된다.
둘째로, 공핍층 영역에서 전기 전계는 감소되고 이것은 공핍층 영역에서 초마다 발생하는 이온화 충돌의 수를 감소한다. 여기서 이것은 충돌 전리 때문에 초마다 생성되는 강력한 전자들의 전체 수를 차례대로 감소한다. 셋째로, N웰에서 공핍층 영역의 에지로부터 나오는 전자들의 전반적인 에너지 분포는 에너지의 값들을 낮추기 위해 감소된다. 공핍층 영역에서의 하위 전기 전계와 같이, 에너지 분포는 터널 유전체(TD) 장벽을 둘러싸기 위해 필요로 되는 높은 에너지를 가지는 많은 전자들로 생성하기에 통계적으로 보다 어렵다. 세 가지의 유익한 효과의 결과와 같이, 선행 기술에서와 같이 셀들의 비트 라인(BL)에 인가되는 0V를 가지는 경우보다 많은 기입/소거 주기들이 프로그램 방해를 발생하기 위해 요구된다. 따라서 이러한 형태의 프로그램 방해 현상의 메모리의 자화율은 상당히 낮춰진다.
VBLd의 값이 크면 클수록 프로그램 방해에서 증가가 크게 되는 반도체 장치 의 당업계에서 명백하게 될 것이다. 그러나 VBLd는 다른 방해 문제들이 발생하는 제한 이상으로 높은 제한을 가질 것이다. 이러한 예는 도 10에서 M0,8으로 표기된 셀에 대해서 도시될 수 있다. 이러한 셀은 소거되지 않는 셀 중의 하나이다. 셀은 Vpp의 N웰과 0V의 셀의 워드 라인(WL)을 가진다. 따라서 N웰 표면은 반전되고 채널은 부동 게이트의 바로 아래에 형성된다. 이러한 채널은 P+ 드레인을 통해 비트 라인(BL) 전압에 연결되고 따라서 워드 라인과 현재 VBLd에 연결된 채널 사이에 전위차가 존재한다. 부동 게이트(FG)는 결합 비율(통상 0.6에서 0.8의 영역에서)의 가장 실제적인 값들을 위한 워드 라인에 밀접하게 연결되고, 따라서 그라운드에 접근한다. 채널 상의 양 전압은 터널 유전체(TD)를 관통해서 전기 전계를 발생한다. 이러한 전기 전계는 결합 비율과 VBLd및 부동 게이트(FG) 상에 저장되는 전하 Qfg에 의존한다. 가장 큰 전기 전계는 부동 게이트(FG)에 저장되는 음전하를 가지는 기입 상태에서 존재하는 셀을 위해 발생된다. 만약 전계가 충분히 크면, 전자들은 부동 게이트를 통과해서 파울러-노드하임 터너링에 의한 채널의 양 전위로 이동할 것이다. 중요한 파울러-노드하임 터너링을 위해 요구되는 10MV/cm 이하의 전자 전계 벽조차, 부동 게이트(FG)로부터의 전하 손실은 기입/소거 동작들에 의해 빠르게 압박되는 터널 유전체(FG)를 관통해서 계속해서 발생될 수 있다. 압박되는 유전체에서 낮은 전기 전계에서의 누전 현상은 "압박 유도 누전 전류(SILC)"으로 지칭되고, 당업계에 잘 공지되어 있다. 이러한 효과는 VBLd상에 높은 제한을 두고, 이러한 제한은 터널 유전체(두께, 성장 상태; TD)와 결합 비율의 특성에 상당히 의존된다. 실제적인 높은 제한은 약 8V이지만 일부 기술들에서 2V정도로 낮을 수도 있다.
프로그램 방해에 대한 자화율을 향상하는 것 이외에, 본 발명에 따라 비트 라인 바이어스를 인가하는 것은 또한 소거되는 바이트에서 인접 컬럼들의 셀들 사이에 분리를 향상시킨다(도 5와 10을 참조). 도 5에서 N웰 #0에서 인접 비트 라인(BL)들이 다른 전위가 되는 것을 알 수 있다. 예를 들면, 좌측으로부터 제 1 비트 라인(BL)은 N웰 #0에 인가되는 Vpp를 가지고, 좌측으로부터 제 2 비트 라인(BL)은 Vpp의 N웰 및 0V의 폴리 실리콘 워드 라인을 가지는 N웰 #0에 인가되는 0V를 가진다. 또한 이것은 셀 컬럼들 사이에 기생 전계 트랜지스터를 작동하기 위한 최악의 경우를 고려한 상태이다.
도 11은 셀 컬럼들 사이에 형성되는 기생 전계 트랜지스터의 개략적 단면도이다. 단면도는 컬럼들과 그리고 워드 라인(WL)을 따라 직각을 이룬다. 이러한 기생 전계 트랜지스터의 "게이트 산화물"은 컬럼들 사이의 두꺼운 전계 산화물(15)이고, 기생 전계 트랜지스터의 게이트는 폴리 실리콘 워드 라인(PWL)이다. 기생 전계 트랜지스터의 소스(S)와 드레인(D)은 인접 컬럼들에서 셀들의 P+ 드레인들이다. 메모리를 위한 제작 공정은 이러한 기생 전계 트랜지스터의 임계 전압이 Vpp보다 큰 것을 보장하기 위해 설계되어야 한다. 그러나, 이것 이외에 컬럼들의 셀들은 드레인(D)에서 소스(S)까지의 관통 현상이 발생되지 않는 것을 또한 보장할 만큼의 간격으로 충분히 떨어져 있어야 한다. 관통 현상은 인접 컬럼들의 공핍층 영역이 매우 접근해서 드레인(D) 전위를 소스(S)로부터의 전류 접합으로 장벽을 낮추도록 작용하고 허용할 때 발생된다. 이것은 단락 채널 MOSFET에서 공지된 드레인 유도 장벽 저하(DIBL) 효과이다. 이러한 효과는 컬럼을 컬럼 간에 큰 누전 전류가 발생되는 값보다 낮은 일부 최소 값의 간격으로 배치하는 컬럼으로 제한한다.
도 11은 드레인 공핍층 영역이 소스 공핍층 영역에 영향을 미치지 않게 하기 위해 이 컬럼들이 충분히 떨어져서 배치되는 경우를 나타낸다. 도 12는 컬럼들 사이의 간격이 너무 좁아서 드레인 공핍층 영역이 소스 공핍층 영역와 결합하는 경우를 나타낸다. 굵은 화살표(CF)는 소스와 드레인 사이의 누전 전류를 위한 전류 흐름 경로를 나타낸다. 도 12에서, Vpp는 제 1 비트 라인(전계 트랜지스터의 소스; BL)에 인가되고 0V는 제 2 비트 라인(전계 트랜지스터의 드레인; BL)에 인가된다. 이것은 드레인-소스 전압 Vds=0V-Vpp=-Vpp를 만든다.
도 13은 0V 대신에 제 2 컬럼에 인가되는 VBLd를 가지는 것을 제외하고는 도 12에서와 같이 동일한 좁은 컬럼 간격을 가지는 경우를 나타낸다. P+ 영역과 N웰 사이에 형성되는 P-N 접합을 관통하는 역 바이어스는 이제 감소되고 드레인 공핍층 영역은 더 이상 N웰으로 확장하지 않는다. 제 2 컬럼에 인가되는 전압 VBLd를 가지는 도 13을 참조하면, 기생 전계 트랜지스터의 드레인(D) 전압은 Vds=VBLd-Vpp되기 위해 감소된다. Vpp과 VBLd가 모두 양 전압이기 때문에, 이것은 Vds의 크기가 제 2 비트라인에 0V의 상태보다는 제 2비트 라인에 VBLd의 상태가 보다 적게 되는 것을 의미한다. 이것은 소스(S)와 드레인(D) 공핍층 영역을 분리된 채로 남아 있도록 허용하고, 관통 현상은 보다 좁은 컬럼 간격의 상태에서도 발생된다. 모든 다른 요소들이 동등하다면, 이것은 제 2 비트 라인에 OV가 사용되기보다는 관통 현상이 비트 라인(BL) 전압 VBLd의 상태에서 발생되기 전에 컬럼들이 서로 보다 접근하게 배치될 수 있다.
이것은 메모리 어레이가 다른 방법보다 적은 실리콘 영역을 소비하도록 허용하여 기술의 가격 효과를 향상시킨다.

Claims (13)

  1. 제 1 반도체 영역에서 형성되고 워드 라인과 각각의 비트 라인에 동작 가능하게 연결된 제 1 그룹의 메모리 셀들과, 제 2 반도체 영역에서 형성되고 워드 라인과 각각의 비트 라인에 동작 가능하게 연결된 제 2 그룹의 메모리 셀들을 포함하는 메모리를 동작시키는 방법으로서,
    제 1 전압을 상기 워드 라인에 인가하고;
    제 2 전압을 상기 제 1 반도체 영역에 인가하고;
    선택된 전압을 상기 제 1 그룹의 메모리 셀들의 비트 라인에 인가하고;
    제 4 전압을 상기 제 2 반도체 영역에 인가하고;
    제 5 전압을 상기 제 2 그룹의 메모리 셀들의 비트 라인에 인가하는 것을 포함하고, 제 1 시간 동안 상기 제 1 전압 및 제 4 전압이 동일하게 되고, 상기 제 2 전압 및 선택된 전압이 동일하게 되며, 상기 제 5 전압이 상기 제 1 전압에서 제 2 전압까지의 범위에서 선택되며, 제 2 시간 동안 상기 제 2 전압 및 제 4 전압이 동일하게 되는 한편 상기 제 1 전압과는 다르게 되고, 상기 제 5 전압이 상기 제 1 전압에서 제 2 전압까지의 범위에서 선택되며, 상기 선택된 전압은 상기 제 5 전압 및 제 2 전압으로부터 선택되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 제 1 시간 동안 상기 제 1 전압이 제 2 전압보다 큰 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 제 2 시간 동안 상기 제 1 전압이 제 2 전압보다 적은 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 상기 제 1 시간 및 제 2 시간이 상기 메모리를 프로그래밍하는 동안 발생되는 것을 특징으로 하는 방법.
  5. 제 1 반도체 영역에서 형성되고 워드 라인에 동작 가능하게 연결된 제 1 그룹의 메모리 셀들과, 제 2 반도체 영역에서 형성되고 워드 라인에 동작 가능하게 연결된 제 2 그룹의 메모리 셀들을 포함하는 메모리에서 상기 제 1 그룹의 메모리 셀들을 소거하는 방법으로서,
    제 1 전압을 상기 워드 라인에 인가하고;
    제 2 전압을 상기 제 1 반도체 영역에 인가하고;
    선택된 전압을 상기 제 1 그룹의 메모리 셀들의 비트 라인에 인가하고;
    제 4 전압을 상기 제 2 반도체 영역에 인가하고;
    제 5 전압을 상기 제 2 그룹의 메모리 셀들의 비트 라인에 인가하는 것을 포함하고, 상기 제 2 전압 및 제 4 전압이 동일하게 되는 한편 제 1 전압과는 다르게 되며, 상기 제 5 전압이 상기 제 1 전압에서 제 2 전압까지의 범위에서 선택되며, 상기 선택된 전압이 상기 제 5 전압 및 제 2 전압으로부터 선택되는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서, 상기 제 1 전압이 제 2 전압보다 작은 것을 특징으로 하는 메모리에서 제 1 그룹의 메모리 셀들을 소거하는 방법.
  7. 제 6항에 있어서, 상기 제 2 전압이 양의 값인 것을 특징으로 하는 메모리에서 제 1 그룹의 메모리 셀들을 소거하는 방법.
  8. 제 1 반도체 영역에서 형성되고 워드 라인에 동작 가능하게 연결된 제 1 그룹의 메모리 셀들과, 제 2 반도체 영역에서 형성되고 워드 라인에 동작 가능하게 연결된 제 2 그룹의 메모리 셀들을 포함하는 메모리에서 상기 제 1 그룹의 메모리 셀들을 기입하는 방법으로서,
    제 1 전압을 상기 워드 라인에 인가하고;
    제 2 전압을 상기 제 1 반도체 영역에 인가하고;
    제 3 전압을 상기 제 1 그룹의 메모리 셀들의 비트 라인에 인가하고;
    제 4 전압을 상기 제 2 반도체 영역에 인가하고;
    제 5 전압을 상기 제 2 그룹의 메모리 셀들의 비트 라인에 인가하는 것을 포함하고, 상기 제 1 전압 및 제 4 전압이 동일하게 되고, 상기 제 2 전압 및 제 3 전압이 동일하게 되며, 상기 제 5 전압이 상기 제 1 전압에서 제 2 전압까지의 범위에서 선택되는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 제 1 전압이 제 2 전압보다 큰 것을 특징으로 하는 메모리에서 제 1 그룹의 메모리 셀들을 기입하는 방법.
  10. 제 9항에 있어서, 상기 제 1 전압이 양의 값인 것을 특징으로 하는 메모리에서 제 1 그룹의 메모리 셀들을 기입하는 방법.
  11. 워드 라인에 동작 가능하게 연결된 제 1 그룹의 메모리 셀들과, 워드 라인에 동작 가능하게 연결된 제 2 그룹의 메모리 셀들이 반도체 영역에 형성되어 있는 메모리 셀들을 소거하는 방법으로서,
    제 1 전압을 상기 워드 라인에 인가하고;
    제 2 전압을 상기 반도체 영역에 인가하고;
    선택된 전압을 상기 제 1 그룹의 메모리 셀들의 비트 라인에 인가하고;
    제 4 전압을 상기 제 2 그룹의 메모리 셀들의 비트 라인에 인가하는 것을 포함하고, 상기 제 1 전압 및 제 2 전압이 다르게 되고, 상기 제 4 전압이 상기 제 1 전압에서 제 2 전압까지의 범위에서 선택되며, 상기 선택된 전압이 상기 제 2 전압 및 제 4 전압으로부터 선택되는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서, 상기 제 1 전압이 제 2 전압보다 작은 것을 특징으로 하는 메모리에서 제 1 그룹의 메모리 셀들을 소거하는 방법.
  13. 제 12항에 있어서, 상기 제 2 전압이 양의 값인 것을 특징으로 하는 메모리에서 제 1 그룹의 메모리 셀들을 소거하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US7317116B2 (en) 2004-12-10 2008-01-08 Archer-Daniels-Midland-Company Processes for the preparation and purification of hydroxymethylfuraldehyde and derivatives
WO2006067853A1 (ja) * 2004-12-24 2006-06-29 Spansion Llc 記憶装置のバイアス印加方法、および記憶装置
DE102005004107A1 (de) 2005-01-28 2006-08-17 Infineon Technologies Ag Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen und Verfahren
TWI449045B (zh) * 2010-07-16 2014-08-11 Yield Microelectronics Corp Low cost electronic erasure can be rewritten read only memory array
CN102376718B (zh) * 2010-08-05 2013-09-11 亿而得微电子股份有限公司 低成本电可擦可编程只读存储器阵列
US8837219B2 (en) * 2011-09-30 2014-09-16 Ememory Technology Inc. Method of programming nonvolatile memory
CN103137181B (zh) * 2013-02-25 2017-06-06 上海华虹宏力半导体制造有限公司 存储器、存储阵列的编程方法及电压提供系统
CN110619910B (zh) * 2019-08-30 2021-08-03 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
KR100206709B1 (ko) * 1996-09-21 1999-07-01 윤종용 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법
KR100232190B1 (ko) * 1996-10-01 1999-12-01 김영환 비휘발성 메모리장치
US5986931A (en) * 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
JP3951443B2 (ja) * 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
JP3198998B2 (ja) * 1997-09-11 2001-08-13 日本電気株式会社 半導体不揮発性メモリ
US6300183B1 (en) * 1999-03-19 2001-10-09 Microchip Technology Incorporated Independently programmable memory segments within a PMOS electrically erasable programmable read only memory array achieved by N-well separation and method therefor

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