KR20000069364A - 비휘발성 ｐｍｏｓ 2 트랜지스터 메모리 셀 및 어레이 - Google Patents

비휘발성 ｐｍｏｓ 2 트랜지스터 메모리 셀 및 어레이 Download PDF

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Abstract

본 발명은 비휘발성 플래쉬 메모리 셀 및 관련된 어레이 아키텍쳐에 관한 것으로서, 본 발명의 비휘발성 메모리 어레이에는 다수의 PMOS 2 트랜지스터(2T) 메모리 셀이 포함되어 있고, 각각의 2T 셀(40)은 PMOS 부동 게이트 트랜지스터(40a) 및 PMOS 선택 트랜지스터(40b)를 포함되어 있고, 비트 라인과 공통 라인 사이에 연결되어 있으며, 공통 열내의 각각의 2T 셀의 상기 선택 게이트 및 제어 게이트는 워드 라인 및 제어 게이트와 각각 연결되어 있고, 상기 어레이의 2T 셀은 핫 전자 주입을 유도하는 BTBT 및 FN 터널링을 사용하여 프로그램되고 FN 터널링을 사용하여 소거되며, 한 실시예에서는, 상기 어레이는 두 개의 섹터로 나뉘는데, 각 섹터는 n- 웰 영역에 의해 정의되며 2T 셀의 미리결정된 열 수가 포함되어 있고, 섹터 내의 각 2T 셀의 소스는 상기 섹터의 공통 소스와 결합되며, 다른 실시에에서는, 상기 어레이의 비트 라인은 섹터 경계를 따라 세그먼트 되는 것을 특징으로 한다.

Description

비휘발성 ＰＭＯＳ 2 트랜지스터 메모리 셀 및 어레이{NONVOLATILE PMOS TWO TRANSISTOR MEMORY CELL AND ARRAY}
관련 출원 참고
본 출원은 공동 소유이고 1995년 11월 4일 출원된 동시-계류중인 미국 특허출원 번호 제08/557,589호의 일부-계속출원 건이다. 또한, 본 출원은 동시-계류중이며 공동 소유인 제목"Apparatus and Method for Programming PMOS Memory Cell"인 미국 특허출원 번호 제08/948,147호, 그리고 제08/948,531호인 제목 "PMOS Memory Array Having OR Gate Architecture"와 관련된 출원이며, 상기 두 출원 모두 본 출원의 일부-계속 출원과 같은 날 출원되었다.
반도체 산업의 최근 발전은 PMOS 부동 게이트(FG) 메모리 셀의 개발을 가져오고 있는데, 예를들어 오나카도(Onakado) 등이 1995년 IEEE 국제 전자 디바이스회 기술 회의에서 저술한 "Novel Electron Injection Method Using Band-to-Band Tunneling Induced Hot Electron(BBHE) for Flash Memory with a P-channel Cell" 논문 등에 나타나 있으며, 본 명세서에서 참고로 하고 있다. 상기 언급한 논문에 개시된 타입의 PMOS FG 셀(10)이 도 1에 도시되어 있다. 이 셀(10)은 p- 기판(14)의 n- 웰 영역(12)내에 형성되어 있다. p+ 소스(16) 및 p+ 드레인(18)이 이 n- 웰 영역(12)내에 형성되어 있다. 인(P)과 같은 도전성 타입의 도우펀트를 채널 영역(20)에 주입하여 인핸스먼트 모드(enhancement mode) 디바이스를 실현한다. 터널 산화층(24)에 의해 n 도전성 타입 폴리실리콘 부동 게이트(22)가 상기 n- 웰 영역(12)과 절연된다. 상기 터널 산화층(24)이 약 110Å 인 것이 적절하다. 제어 게이트(26)는 절연층(28)에 의해 상기 부동 게이트(22)와 절연된다.
상기 셀(10)은 제어 게이트(26)에 약 10 볼트를 인가하고, p+ 드레인(18)에 약 -6 볼트를 인가하고, p+ 소스(16)을 부동 시키고, 그리고 n- 웰 영역(22)을 그라운드 시켜 프로그램 된다. 이러한 바이어스하에서, 밴드-투-밴드 터널링(BTBT)에 의해 유도된 핫 전자(hot electron)가 상기 부동 게이트(22)로 주입된다. 그로인한 상기 부동 게이트(22)상의 전자의 누적은 상기 셀(10)의 임계전압(VT)을 약 -2.5 볼트까지 증가시킨다. 따라서, 프로그램될 때, 상기 셀(10)은 인핸스먼트 모드 디바이스처럼 동작한다.
상기 셀(10)은 제어 게이트(26)에 약 -10 볼트를 인가하고, p+ 드레인을 부동 시키고, 그리고 p+ 소스(16)와 n- 웰 영역(12)에 약 10 볼트를 인가함으로서 소거된다. 이러한 바이어스하에서, 전자가 파울러 노르하임(Fowler Norheim ; FN)에 의해 부동 게이트(22)로부터 빠져나오게 되어 상기 셀(10)의 임계전압이 약 -4.2 볼트로 되돌아가게 된다.
셀(10)은 p+ 소스(16)와 n- 웰 영역(12)이 그라운드 상태인 동안, 제어 게이트(26) 및 p+ 드레인(18)에 각각 약 -3.3 볼트 및 약 -1 볼트를 인가함으로서 판독된다. 이러한 바이어스하에서, 셀(10)은 프로그램된 상태에 있다면, 채널 전류를 통과시킨다.
어레이 아키텍쳐의 분리 및 일부 모두의 상기 셀(10)의 동작은 1997년 1월 10일 공개되고 미쓰비시 일렉트노닉스사(Mitsubishi)에게 양도된 일본 공개공보 제9-8153호, 제목 "Nonvolatile Semiconductor Memory Device" 의 주제이다. 따라서, 상기 셀(10)은 이후 상기 미쓰비시 셀(10)로 언급한다.
상기 언급된 논문에서, 저자는 셀(10)에 의해 실현된 주 장점의 하나로 높은 스케일가능성을 언급하고 있으며, 이 스케일가능성은 종래의 PMOS 트랜지스터와 거의 같다고 기재되어 있다. 또한, 저자는 BTBT 가 FN 터널링의 프로그래밍 속도에 비해 더 우수한 속도를 가지게 하는 핫 전자 주입 프로그래밍을 유도한다고 말하고 있다. 이 논문은 BTBT 의 최대 프로그래밍 효율이 게이트 전류대 드레인 전류의 비(IG/ID)로서 측정되는 핫 전자 주입의 유도를 제공하는데, FN 터널링에 의해 실현된 최대 프로그래밍 효율보다 더 큰 하나 및 둘 사이의 크기 차수사이에 있다. 상기 셀(10)은 약 50㎲ 의 최대 프로그램된 속도를 가진다.
일본 공개공보 제9-8153호에는 상기 참고 논문에서 개시된 타입의 다수의 메모리 셀, 즉 미쓰비시 셀(10)을 가진 NOR 어레이 아키텍쳐가 개시되어 있다(도 1). 상기 일본 공개공보 제9-8153호에 개시된 타입의 NOR 어레이(30)가 도 2에 도시되어 있는데, 16개의 미쓰비시 셀(10)이 나타나 있다. 어레이(30)의 공통열 내의 상기 셀(10)의 제어 게이트(26)는 워드 라인(WL)과 연결되어 있다. 상기 공통열내의 셀(10)의 p+ 드레인(18)은 비트 라인(BL)과 연결되어 있다. 상기 공통열 내의 셀(10)의 p+ 소스(16)는 공통 소스 라인(CS)과 연결되어 있다.
NOR 어레이(30)내의 메모리 셀은 단지 미쓰비시 FG 셀(10)로 구성되어 있음에 주목하라. 이러한 타입의 어레이는 보통 1T 어레이로 알려져 있는데, 1T 셀은 오직 하나의 트랜지스터만을 포함하고 있는 메모리 셀로서 정의된다. 상기 NOR 어레이(30)의 셀과 같은 1T 셀에는 선택 트랜지스터가 포함되어 있지 않기 때문에, 그 셀 면적은 소형화된다. 따라서, 1T 메모리 셀을 사용하면, 상기 어레이(30)내에서 처럼, 높은 스케일의 미쓰비시 셀(10)로 인해 최대 셀 밀도가 허용된다.
상기 일본 공개공보 제9-8153호의 다른 실시예에서, 어레이(30)의 각각의 비트 라인(BL)은 페이지 경계를 따라 나누어져 있는데, 각 비트 라인 세그먼트는 선택 트랜지스터를 통해 글로벌 비트 라인과 연결되어 있다. 따라서 그 결과 어레이 아키텍쳐는 세그먼트되거나 분할되고, 비트 라인은 일반적으로 DINOR(DIvided bit line NOR) 셀 어레이로 알려져 있고, 1996년 9월 10일 출원된 아지까(Ajika) 등이 출원하고 미쓰비시에 양도된 미국 특허 제5,554,867호의 주제이다. 이 특허에서는, 아지까 등은 NINOR 어레이 아키텍쳐의 주요 장점은 셀 면적을 더 줄일 수 있다고 설명하고 있다. 따라서, DINOR 셀 아키텍쳐내의 1T 메모리 셀과 같은 FG 트랜지스터를 사용하면 더욱 큰 셀 밀도가 허용된다.
비록 다른 메모리 셀보다 많은 측면에서 장점이 있긴 하지만, 상기 미쓰비시 셀(10)은 프로그램 및 판독 도중 BTBT 방해를 받기 쉽다. 예를들어, 어레이(30)의 셀(10)(0,0)을 프로그램하는 때, 선택된 비트 라인(BL0)은 약 -6 볼트에서 유지되고, 선택된 워드 라인(WL0)는 약 8 볼트까지 진동하며, 선택되지 않은 워드 라인(WL1-WL3)은 그라운드 된다. 공통 소스라인(CS)은 부동 된다. 앞서 언급한 바와 같이, 이러한 바이어스는 BTBT 유도 핫 전자주입을 통해 상기 선택된 셀(10)(0,0)의 프로그래밍을 쉽게 한다. 그러나, 선택된 셀(10)(0,0)을 프로그래밍 하는 동안, 선택된 셀, 즉 셀(10)(1,0),10(2,0) 및 10(3,0) 과 동일한 행 내의 선택되지 않은 셀(10)의 각각의 드레인(180)은 선택된 비트 라인(BL0)과 직접 결합하여 약 -6 볼트가 된다.
따라서, 이러한 선택되지 않은 셀(10)의 각각의 내부에, 약 -6 볼트인 p+ 드레인(18) 및 n- 웰 영역(12) 사이의 결과 전압 차이는 BTBT 를 통해 전자를 p+ 드레인(18)에서부터 n- 웰 영역(12)까지 가속시키기에 충분하다. 상기 선택되지 않은 셀 10(1,0),10(2,0) 및 10(3,0)의 각각의 제어 게이트(26)가 그라운드 이기 때문에, 이러한 선택되지 않은 셀(10)의 각각의 내부는 p+ 드레인(18)에서부터 부동 게이트(22)까지 결합된다(부동 게이트와 드레인의 일반적 결합율은 15-20% 로 가정함). 이 선택되지 않은 셀(10)의 상기 각각의 p+ 드레인(18)과 부동 게이트(22) 사이의 이 전압 차이는 BTBT 를 통해 발생된 핫 전자가 상기 각각의 부동 게이트(22)로 주입되기에는 충분하다. 따라서, 선택되지 않은 셀(10)(0,0)을 프로그래밍 할 때, 상기 선택되지 않은 셀 10(1,0), 10(2,0) 및 10(3,0) 내부에서 생성된 이들 두 개의 앞서 언급한 필드는 BTBT 유도 핫 전자주입을 통해 선택되지 않은 셀의 의도하지 않은 프로그래밍을 있게한다. 이러한 BTBT 방해의 결과, 데이터 집적도가 나빠진다.
요약
앞서 언급한 종래 기술의 문제를 극복하는 새로운 셀 및 어레이 아키텍쳐가 본 명세서에 기술되어 있다. 본 발명에 따르면, 다수의 PMOS 2 트랜지스터(17) 메모리 셀이 포함되어 있는 비휘발성 메모리 어레이가 개시된다. 각각의 2T 셀에는 PMOS 부동 게이트 트랜지스터 및 PMOS 선택 트랜지스터가 포함되어 있으며 비트 라인과 공통 소스 라인 사이에 연결되어 있다. 공통열 내의 각 2T 셀의 선택 게이트와 제어 게이트는 각각 워드 라인 및 제어 게이트 라인과 연결되어 있다. 상기 어레이의 2T 셀은 BTBT 유도 핫 전자주입 및 FN 터널링 조합을 사용하여 프로그램되며, FN 터널링을 사용하여 소거된다.
몇 몇 실시예에서, 상기 어레이는 두 섹터(sector)로 분리되는데, 각 섹터는 n- 웰 영역에 의해 정의되고 미리 결정된 수의 2T 셀의 행 및 열을 포함한다. 이들 실시예에서, 한 섹터내의 각 2T 셀의 소스는 상기 섹터의 공통 소스 라인과 결합된다. 다른 실시예에서, 상기 어레이의 비트 라인은 섹터 경계를 따라 세그먼트되어 비트 라인 용량을 감소시킨다.
본 발명은 일반적으로 반도체 메모리에 관한 것으로서 특히 비휘발성 플래쉬 메모리 셀 및 관련된 어레이 아키텍쳐에 관한 것이다.
도 1은 종래 PMOS 부동 게이트 트랜지스터의 개략적 다이어그램;
도 2는 도 1에 도시된 타입의 다수의 부동 게이트 트랜지스터를 포함하고 있는 종래 1T NOR 어레이 아키텍쳐의 개략적 다이어그램;
도 3은 본 발명에 따른 PMOS 2T 메모리 셀의 단면도;
도 4는 본 발명의 한 실시예에 따른 2T 셀 어레이의 개략적 다이어그램;
도 5는 도 1의 종래 1T 셀을 나타내는 프로그램 및 소거 임계전압 (VT)(점선), 및 본 발명의 2T 셀을 나타내는 프로그램 및 소거 임계전압(VT)(실선)을 설명하는 그래프; 및
도 6은 본 발명의 더 다른 실시에 따른 2T 셀 어레이의 개략적 다이어그램으로서 섹터 경계를 따라 어레이의 비트 라인이 세그먼트되어 있다.
도면에서 비슷한 성분에는 비슷한 번호를 부여하였다.
도 3은 본 발명에 따른 PMOS 2-트랜지스터(2T) 메모리 셀(40)을 설명하고 있다. 2T 셀(40)에는 PMOS 부동 게이트(FG) 트랜지스터(40a) 및 p- 기판(44)의 n- 웰 영역(42)내에 형성된 PMOS 선택 트랜지스터(40b)가 포함되어 있다. 제1 p+ 확산(46)은 FG 트랜지스터(40a)의 소스(46) 역할을 한다. 제2 p+ 확산(48)은 FG 트랜지스터(40a)의 드레인 및 선택 트랜지스터(40b)의 소스 역할을 한다. 제3 p+ 확산(50)은 선택 트랜지스터(40b)의 드레인 역할을 한다. 채널 영역(52)은 FG 트랜지스터(40a)의 p+ 소스(46)와 p+ 드레인(48) 사이의 n- 웰 영역(42) 내부에서 확장한다. 폴리실리콘 부동 게이트(54)는 얇은 터널 산화층(56)에 의해 상기 n- 웰 영역(42)과 절연되어 있다. 상기 FG 트랜지스터(40a)는 프로그램되는 때, 즉 채널 영역(52)이 상기 부동 게이트(54)가 음으로 충전되는 때 형성되는 경우 공핍 모드 디바이스라는 것에 주목하라. 제어 게이트(58)은 약 180 및 350Å 사이의 두께를 가진 절연층(60)에 의해 상기 부동 게이트(54)와 절연되어 있다. 선택 트랜지스터(40b)를 통해 흐르는 전류는 n 또는 p 중 하나의 도전성 타입 도우펀트로 도핑되기도 하는 선택 게이트(62)상에 전압을 적용하여 제어된다.
적절하게는, 상기 터널 산화층(56)은 약 80 및 130Å 두께를 가지며, FG 트랜지스터(40a)의 p+ 소스(46) 및 p+ 드레인(48) 모두의 부분 및 채널(52)의 전체 길이상에서 확장한다. 그러나, 다른 실시예에서, 터널 산화층(56)이 다른 길이변화를 하기도 한다는 것을 이해할 수 있을 것이다.
적절한 실시예에서, 2T 셀(40)은 0.55 미크론 기술을 사용하여 제조되고, FG 트랜지스터(40a)는 채널 폭 및 길이를 각각 약 0.7㎛ 및 0.65㎛ 가지며, 상기 채널(52)은 대략 3E16-1E17 이온/cm2의 n 타입 도우펀트 밀도를 가진다. FG 트랜지스터(40a)의 터널 산화층(56)은 약 100Å 이다. n- 웰 영역(42)은 약 800Ω/sq 의 저항을 가진다. 선택 트랜지스터(40b)의 채널 폭과 길이는 각각 대략 0.7㎛ 와 0.6㎛ 이다. 선택 트랜지스터(40b)의 임계전압(VT)을 약 -0.7 볼트까지 조정하기 위해 붕소 이온과 같은 p 타입 도전성 도우펀트를 상기 선택 게이트(62) 아래에 있는 n- 웰 영역(42)의 표면부위로 임플란트하기도 한다.
상기 2T 셀(40)의 FG 트랜지스터 부분(40a)은 순수(소거된) 상태에서는 음의 임계전압(VT)을 프로그램될 때에는 양의 임계전압(VT)을 가진다. 편리하게, 셀(40)의 FG 트랜지스터 부분(40a)은 이후 셀(40)의 임계전압(VT)으로 언급한다. 적절한 실시예에서, 셀(40)의 순수 VT는 약 -1 및 -5 볼트 사이이고, 셀의 프로그램 VT는 약 1.5 및 4 볼트 사이이다.
도 4를 참고하면, 본 발명에 따른 비휘발성 메모리 어레이(70)가 도시되어 있는데, 각각 2T 셀(40)의 두 열을 포함하고 있는 두 개의 섹터(S0,S1)로 나뉘어진 다수의 2T 셀이 포함되어 있다. 적절하게는 각 섹터는 하나의 n- 웰 영역(42)에 의해 정의된다. 예를들어, 제1 섹터(S0)의 2T 셀(40)은 제1 n- 웰 영역 42(0)내에 형성되고, 제2 섹터(S1)의 2T 셀(40)은 제2 n- 웰 영역 42(1)내에 형성된다. 따라서, 상기 섹터(S0,S1)를 정의하는 각각의 n- 웰 영역(42)은 다른 포텐셜에서 유지되기도 한다. 어레이(70)가 각각의 비트 라인(BL0-BL3)에 의해 정의된 4 개의 행을 포함하는 것으로 도시되어 있다.
이번 실시예는 간략화를 위해 어레이(70)를 참고하여 설명한다는 것에 주목하라. 실제 실시예에서는, 더 많은 수의 섹터가 포함될 수 있으며, 각 섹터는 2T 셀(40)의 더 많은 ??의 행 및/또는 열을 포함할 수 있다. 따라서, 본 실시예는 본 명세서에서 논의된 특정 실시예로 제한되는 것은 아니다.
어레이(70)의 각 섹터 내부에서, 각 2T 셀(40)은 섹터의 공통소스(CS)와 어레이(70)의 관련된 비트 라인(BL) 사이에서 직렬로 연결되어 있다. 예를들어, 2T 셀 40(0,0)은 상기 제1 섹터(S0)의 제1 열 및 제1 행내에 놓여 있는데, PMOS 선택 트랜지스터(40a) 및 PMOS FG 트랜지스터 40a(0,0) 을 포함하고 있다. 2T 셀 40(0,0)의 p+ 드레인(50) 및 선택 게이트(62)는 각각 비트 라인(BL0) 및 워드 라인(WL0)과 연결되어 있다. 제어 게이트(58)는 제어 게이트 라인(CG0)과 연결되어 있고, 그리고 p+ 소스(46)는 공통 소스 라인(CS0)과 연결되어 있다. 적절한 실시에에서, 상기 섹터의 공통 소스(CS)는 섹터를 정의하는 n- 웰 영역과 결합하지 않아서 2T 셀(40)의 각각의 p+ 소스(46) 및 n- 웰 영역이 다른 전압에서 유지되게 한다.
비록 간략화를 위해 도시하지는 않았지만, 어레이(70)에는 센스 증폭기, 열 디코더, 행 디코더 및 다른 적절한 어드레스 및 디코드 로직 회로등이 더 포함되어 있다. 적절한 실시예에서, 각각의 비트 라인(BL)은 관련된 센스 증폭기와 결합되는데, 판독 동작이 진행되는 동안, 선택된 비트 라인과 관련된 센스 증폭기는 선택된 비트 라인상의 전압을 결정하기 위해 이네이블 되고, 이것은 판독을 위해 선택된 상기 셀(40)의 이진 상태를 나타낸다.
프로그래밍 동작
도 3을 참조하면, 일부 실시예에서, 2T 셀(40)은 제1 전위에서 제2 전위로 램프하는 프로그램 전압을 제어 게이트(58)에 적용하는 동안, p+ 소스(46)와 p+ 드레인(48) 사이에 약 -6볼트의 드레인-소스 전압(VDS)을 적용함으로써 채널 핫 전자(CHE) 주입에 의해 프로그래밍된다. 이러한 바이어스 상태하에서, 홀(hole)들은 그들이 p+ 드레인(48)의 공핍영역 내에 격자 원자 및 전자와 충돌하는 곳인, FG 트랜지스터(40a)의 채널(52)상에서 그 p+ 드레인(48)을 향해 가속된다. 결과적인 충돌 이온화에 의해 생성된 핫 전자들은 그 부동 게이트(54)로 주입되어 음으로 충전된다. 예를 들어, FG 트랜지스터(40a)는 n- 웰 영역(42) 및 p+ 소스(46)에 약 8볼트를 인가하고, 0 내지 2볼트 사이에서 p+ 드레인(48)과 연결하며, 약 6볼트에서 약 10볼트를 제어 게이트(58)로 램프하는 프로그램 전압을 인가함으로써 CHE 주입에 의해 프로그래밍될 수 있다. 이들 프로그램 바이어스 전압은 이동된 레벨이 될 수 있다는 것에 주의해야 한다. 따라서, 예를 들어, FG 트랜지스터(40a)는 공급전압(VCC)(약 3볼트)을 p+ 소스(46) 및 n- 웰 영역(42)에 인가하고, p+ 드레인(48)을 약 -3볼트로 유지하며, 약 0-5볼트로 제어 게이트(58)를 램프하므로써 상기한 바와 같이 CHE 주입에 의해 프로그래밍될 수도 있다.
다른 실시예에서, 2T 셀(40)은 BTBT 유도 핫 전자주입을 이용하여 채널없이 프로그래밍될 수 있다. 이것은 그 p+ 소스(46) 및 n- 웰 영역(42)을 약 8볼트로 유지하고, 약 0 내지 2 볼트 사이에서 그 p+ 드레인(48)과 결합하며, 약 12볼트를 그 제어 게이트(58)에 인가함으로써 실현될 수 있다. 제어 게이트(58)에 의해 부동 게이트(54)와 연결된 양의 전압와 결합된, n- 웰 영역(42)과 p+ 드레인(48)상의 역방향 바이어스는 부동 게이트(54)로 주입되어 2T 셀(40)을 프로그래밍하는 고에너지 전자를 생성하기 위해 p+ 드레인(48)의 공핍영역내에 충분히 높은 전계를 형성한다. 다시, 이러한 프로그램 바이어스 전압은 레벨을 시프트시키기도 한다.
그러나, 적절한 실시예에서, 2T 셀(40)은 핫 전자주입을 유도하는 BTBT 및 FN 전자 터널링의 결합을 이용하여 프로그래밍된다. 예를 들어, 셀(40)이 약 3볼트의 공급전압(VCC)에서부터 작동하는 경우, 약 -5볼트가 그 p+ 드레인(48)과 연결되고, 그 p+ 소스(46)는 부동 전위에 있게 되며, 그 n- 웰 영역(42)은 공급전압(VCC)으로 유지되고, 그 제어 게이트(58)는 약 1-100㎲ 사이에서 약 8볼트에 펄스화된다. 프로그래밍될 경우, 2T 셀(40)의 FG 트랜지스터부(40a)는 깊은 공핍내에서 작동한다.
또한 도 4를 참조하면, 예를 들어 제1 섹터(S0)내 2T 셀 40(0,0)과 같은 어레이(70)내 2T 셀(40)은 다음과 같은 프로그래밍에서 선택된다. 선택된 비트라인(BL0)은 약 -5볼트에서 유지된다. 어레이(70)의 n- 웰 영역(42)은 공급전압(VCC)에서 유지된다. 어레이(70)의 CS 는 부동한다. 선택된 워드라인(WL0)은 선택 트랜지스터 40b(0,0)를 온(on)시키고 선택된 셀 40(0,0)의 p+ 드레인(48)과 선택된 비트라인(BL0)상의 음의 전압을 연결하기에 충분한 음의 전압으로 유지된다. 일부 실시예에서, 선택된 워드라인(WL0)은 약 -7.5볼트에서 유지된다. 약 8볼트의 프로그램 전압 펄스(VP)는 선택된 제어 게이트라인(CG)에 적용된다. 적절한 실시예에서, 프로그램 전압 펄스(VP)는 약 10㎲가 된다.
프로그램 전압(VP)은 p+ 드레인(48)에서 선택된 셀 40(0,0)의 부동 게이트(54)로 FN 전자 터널링을 유발한다. 선택된 셀 40(0,0)의 임계전압(VT)이 그 부동 게이트(54)상의 전자 누적으로 인해 더욱 양극화됨에 따라, BTBT 유발 핫 전자가 부동 게이트(54)로 주입되어, 부동 게이트(54)의 충전을 촉진한다. 선택된 셀 40(0,0)의 임계전압(VT)이 양성화되어감에 따라, 선택된 셀 40(0,0)내 게이트 전류(IG)의 증가 부분이 BTBT 유발 핫 전자 주입에 의해 실현된다.
선택된 셀 40(0,0)과 동일한 열내에서 선택되지 않은 셀(40)은 선택되지 않은 비트라인(BL1-BL3)을 공급전압(VCC) 또는 부동전위중의 하나로 유지함으로써 프로그래밍되는 것이 금지된다. 선택된 워드라인(WL0)이 약 -7.5볼트에 있기 때문에, 어레이(70)의 제1 열내 셀(40)의 각각의 선택 트랜지스터(40b)는 도전상태에 있게 되고, 따라서 공급전압(VCC)은 선택되지 않은 비트라인(BL1-BL3)에서 제1 열내 선택되지 않은 셀(40), 즉 셀 40(0,1),40(0,2),40(0,3)의 각각의 p+ 드레인(48)으로 연결된다. 제1 섹터(S0)의 n- 웰 영역(42(0))이 또한 공급전압(VCC)에 있기 때문에, 셀 40(0,1),40(0,2),40(0,3) 각각의 p+ 드레인(48)과 n- 웰 영역(42) 접합상에 제로 전압 기울기가 있다. 따라서, BTBT 유발 핫 전자 주입은 선택된 셀 40(0,0)의 프로그래밍동안 셀 40(0,1),40(0,2),40(0,3) 내에서 제외된다. 일부 우연한 FN 터널링이 이러한 선택되지 않은 셀 내에서 발생할 수 있는 동안, 100㎷ 이상의 이들 선택되지 않은 셀의 임계전압(VT)을 이동해서는 안되고, 따라서 프로그램 간섭을 해서도 안된다.
선택된 셀 40(0,0)과 동일한 행 내의 선택되지 않은 셀(40)은 그 각각의 선택 트랜지스터(40b)를 비도전 상태로 유지함으로써 프로그래밍에서 제외된다. 예를 들어, 일부 실시예에서, 선택되지 않은 워드라인(WL1-WL3)은 공급전압(VCC)으로 유지된다. 이러한 방법에서, 선택되지 않은 셀(40)의 각각의 선택 트랜지스터 (40b)는 각각의 p+ 드레인(48)을 분리하고, 따라서 선택된 비트라인(BL0)상의 음의 전압으로부터 선택되지 않은 셀(40)의 각각의 FG 트랜지스터(40a)를 분리한다. 따라서, 이러한 선택되지 않은 셀(40) 각각의 p+ 드레인(48)과 n- 웰 영역(42(0)) 접합상의 전압 기울기는 그 안의 전자의 BTBT를 촉진하기에 불충분하다. 이러한 방법에서, BTBT 방해는 이러한 선택되지않은 셀(40)에서 금지된다.
일부 실시예에서, 프로그램 전압펄스(VP)는 선택된 제어 게이트선(CG)과 선택되지 않은 제어 게이트선(CG) 모두에 적용된다. 이러한 방법에서, 제어 게이트선(CG)의 각각의 어드레싱은 불필요하여, 소형의 덜 복잡한 열 디코더(도시하지 않음)가 어레이(70)에서 사용되도록 한다. 다른 실시예에서, 선택되지 않은 제어 게이트라인(CG1-CG3)은 공급전압(VCC)에서 유지되거나 부동하여, 그 각각의 부동게이트(54)와 n- 웰 영역(42) 사이의 임의의 전계를 가상적으로 제거함으로써 그와 연결된 셀(40)의 프로그래밍을 금지한다. 그러나, 이들 실시예는 좀더 복잡한 열 디코딩을 요구한다.
상기한 바이어스 상태는 약 3볼트의 공급전압(VCC) 및 약 100Å의 터널 산화층(56) 두께에서 작동하는 실시예에 특정된다. 따라서, 공급전압(VCC)이 3볼트 이하인 경우, 상기한 바이어스 상태는 변화한다. 특히, 프로그래밍 동작동안, 공급전압(VCC)이 감소함에 따라, 선택된 비트라인(BL)과 제어 게이트라인(CG)에 적용된 각각의 전압은 FN 터널링 및 BTBT 유발 핫 전자 주입에 의해 프로그래밍을 촉진하기에 충분한 레벨에서 전계 강도를 유지하기 위해 좀더 음성화되어야 한다. 예를 들어, VCC가 약 1.8볼트인 경우, 선택된 비트라인은 약 -6.2볼트로 유지되고, 제어 게이트라인(CG)은 약 6.8볼트로 유지된다.
또한, 터널링 산화층(56)의 두께가 100Å 이하인 이러한 실시예에서, 얇은 터널 산화층 두께를 갖는 FG 트랜지스터내 BTBT 및 FN 터널링을 유발하기 위해 작은 전계 강도가 요구되기 때문에, 낮은 바이어스 전압이 프로그래밍에서 사용될 수도 있다.
판독 동작
2T 셀(40)은 프로그램(VT)보다 낮은 전압, 즉 VGS〈VT(prog)을 그 제어 게이트 (58)와 p+ 소스(46) 사이에 적용함으로써 판독된다. 따라서, 판독을 위해 예를 들어 셀 40(0,0)을 선택하기 위해, 선택된 비트라인(BL0)은 셀 40(0,0)의 p+ 소스(46)상의 전압 이하의 전압으로 유지된다. 이러한 특정한 실시예에서, p+ 소스(46)가 VCC=약 3볼트 인 경우, 선택된 비트라인(BL0)은 약 1.2볼트로 유지된다. 선택된 워드라인(WL0)은 그라운드되어, 선택 트랜지스터 40b(0,0)를 온 시키고, 선택된 비트라인(BL0)에서 선택된 셀 40(0,0)의 p+ 드레인(48)으로 약 1.2볼트로 연결한다. 모든 제어 게이트선(CG)뿐만 아니라, 어레이(70)의 공통소스(CS) 및 n- 웰 영역(42)은 공급전압(VCC)으로 유지된다. 이러한 바이어스 상태하에서, 선택된 셀 40(0,0) 은 만일 프로그래밍되는 경우, 즉 그 임계전압(VT)이 양인 경우, 채널 전류를 도전하고, 약 1.2볼트 이상의 전압까지 선택된 비트라인(BL0)을 충전한다.
선택되지 않은 비트라인(BL1-BL3)은 부동한다. 선택된 워드라인(WL0)이 접지되기 때문에, 공급전압(VCC)은 선택된 열내의 선택되지 않은 셀(40)의 각각의 p+ 소스(46) 및 n- 웰 영역 42(0)으로부터 선택되지 않은 비트라인(BL1-BL3) 각각으로 연결된다. 선택되지 않은 열내 셀(40)은 비도전 상태에서 그 각각의 선택 트랜지스터(40(b))를 유지함으로써 비트라인(BL) 전압으로부터 분리된다. 이것은 예를 들어 선택되지 않은 워드라인(WL1-WL3)을 공급전압(VCC)으로 유지함으로써 실현된다.
프로그래밍 동작에 대해 상기한 바와 같이, 바이어스 상태는 다른 것들 중에서도 공급전압(VCC)에 달려있다. 따라서, 만일 공급전압(VCC)이 감소하는 경우, 프로그래밍된 셀(40)내 약 10-30㎂의 전류를 유발하기 위한 값이 되어야 하는 비트라인 전압이 낮아질 수 있다. 예를 들어, VCC가 약 1.8볼트인 경우, 선택된 비트라인은 판독 동작 동안 약 0.4볼트로 유지되어야 한다.
소거 동작
2T 셀(40)은 p+ 드레인(48)을 부동시키고, p+ 소스(46)를 약 8.5볼트로 유지하며, 예를 들어 약 -8.5볼트와 같은 음의 전압으로 제어 게이트(58)를 펄스화하므로써 FN 터널링에 의해 소거된다. 특히, 제1 섹터(S0)내 셀(40)을 소거하기 위해, 선택된 워드라인(WL0-WL1)은 약 8.5볼트 이상까지 구동되어, 선택된 섹터(S0)내 셀(40)을 비트라인(BL)으로부터 분리한다. 선택된 섹터(S0)의 공통소스(CS0) 및 n- 웰 영역 42(0)은 또한 약 8,5볼트에서 유지된다. 선택된 섹터(S0)의 제어 게이트라인(CG0-CG1)은 약 8.5볼트에서 약 100㎳동안 펄스화된다. 이러한 바이어스 상태하에서, 전자는 FN 터널링에 의해 선택된 섹터(S0)내 셀(40)의 각각의 부동 게이트(54)로부터 n- 웰 영역(42(0))으로 배출된다. 소거가 완료되면, 선택된 섹터 (S0)내 셀(40)의 임계전압(VT)은 상기한 판독 바이어스 전압의 응용이 이들 셀내 판독 전류를 유발하지 않도록 음의 값으로 반환된다.
선택되지 않은 섹터(S1)내 2T 셀(40)은 선택되지 않은 워드라인(WL2-WL3), 선택되지 않은 제어 게이트라인(CG2-CG3), 및 선택되지 않은 n-웰 영역 42(1)을 공급전압(VCC)으로 유지하므로써 선택된 섹터(S0)상의 소거 동작으로부터 분리된다. 이러한 바이어스 상태하에서, n- 웰 영역 42(1)과 선택되지 않은 섹터(S1)내 셀(40)의 각각의 부동 게이트(54) 사이에 감지할 수 있을 정도의 전계가 없기 때문에, 선택되지 않은 섹터(S1)내 셀(40)의 소거는 제외된다.
본 실시예는 또한 섹터의 남아있는 제어 게이트라인(CG)을 예를 들어 0 내지 8.5볼트 사이의 양의 전압으로 유지하는 동안, 상기 섹터의 선택된 제어 게이트라인(CS)을 약 -8.5볼트 또는 그 이하로(즉, 좀더 음성으로) 유지함으로써, 1 바이트, 즉 셀(40)의 1열의 선택적인 소거를 허용한다. 이러한 양의 전압의 고유 레벨은 예를 들어 얼마나 많은 VT방해를 셀(40)이 묵인할 수 있느냐에 따라 변화할 수 있다. VT방해는 선택되지 않은 제어 게이트라인(CG)으로 적용된 양의 전압을 최대화함으로써 최소화될 수 있다는 것에 주의해야 한다. 그러나, 인접한 열내 셀(40)의 각각의 제어 게이트로 음 및 양의 전압을 적용하는 것이 불충분한 분리로부터 발생하는 성능 문제를 일으킬 수 있기 때문에, 섹터 소거가 적절하다.
소거 동작 바이어스 상태는 약 3볼트의 VCC및 약 100Å의 터널 산화층(56) 두께에 대해 상기한 바와 같다. 터널 산화층 두께가 약 100Å 이하인 경우, 선택된 제어 게이트라인(CG)과 선택된 n- 웰 영역(42) 사이의 전압 차이는 일정한 전계 강도를 유지하도록 균형적으로 감소될 수 있다.
어레이(70)의 2T 셀(40)의 프로그래밍, 판독, 및 소거를 위한 바이어스 상태가 각각 아래 표 1, 표 2, 및 표 3에 요약되어 있다.
프로그램밍 전압
노드 전압
선택된 워드 라인 - 7.5
비선택된 워드 라인 Vcc
선택된 비트 라인 - 5
비선택된 비트 라인 Vcc및 부동
선택된 제어 게이트 8
비선택된 제어 게이트 8 또는 Vcc
선택된 섹터의 공동 소스 부동
비선택된 섹터의 공동 소스 부동
선택된 n- 웰 영역 Vcc
비선택된 n- 웰 영역 Vcc
판독 전압
노드 전압
선택된 워드 라인 접지
비선택된 워드 라인 Vcc
선택된 비트 라인 1.2
비선택된 비트 라인 부동
제어 게이트 Vcc
선택된 섹터의 공동 소스 Vcc
비선택된 섹터의 공동 소스 Vcc
선택된 n- 웰 영역 Vcc
비선택된 n- 웰 영역 Vcc
소거 전압(섹터 제거)
노드 전압
선택된 워드 라인 8.5
비선택된 워드 라인 Vcc
비트 라인 부동
선택된 제어 게이트 - 8.5
비선택된 제어 게이트 Vcc
선택된 섹터의 공동 소스 8.5
비선택된 섹터의 공동 소스 Vcc
선택된 n- 웰 영역 8.5
비선택된 n- 웰 영역 Vcc
어레이(70)의 모든 n-웰 영역(42)은 프로그램밍 및 판독 작용동안에 공급전압(Vcc)에서 유지되어짐을 주목해야 하고, 이것은 소거작용 동안에 선택되지 않은 n- 웰 영역(42)이다. 소거동안에 선택되어지는 섹터는 전원 전압(Vcc)보다 큰 전위로 섹터의 n- 웰 영역을 충전시킬 필요가 있다. 이것으로, 프로그램밍과 판독 작용사이에서 n- 웰 영역(42)을 충전 및/또는 방전시킬 필요를 제거하는 것에 의해, 본 실시예는 프로그램밍 및 판독작용사이에서 빠른 천이를 할 수 있다.
본 발명에 따른 PMOS 2T 셀(40)은 예를들면 미쯔비시 셀(10)(도 1)과 같은 종래기술의 1T 셀보다 많은 장점을 가짐을 알 수 있다. 첫째로, 본 발명의 2T 셀(40)은 셀(10)(도 1) 보다 BTBT 방해 문제에 덜 영향을 받는다. 특히, 2T 셀(40)안에서 선택 트랜지스터(40b)의 함유는 프로그램밍 및 판독동안에 선택되지 않은 BTBT 방해로부터 메모리 소자, 즉 FG 트랜지스터(40a)와 분리시킨다. 예를들면, 어레이(70)의 셀 40(0,0)이 프로그래밍동안에 선택되어지면, 선택된 비트 배선 BLO는 대략 -5볼트에서 유지되어지고 선택된 워드 배선 WLO는 대략 -7.5볼트(여기서 Vcc는 대략 3볼트)에서 유지되어진다. 이것으로, 상기 설명한 바와같이, BTBT 유도 핫 전자주입 및 FN 터널링에 의해 선택된 셀 40(0,0)의 프로그래밍을 촉진시키기 위해서 선택된 셀 40(0,0)의 p+ 드레인(48)은 대략 -5볼트와 연결되어진다.
선택되지 않은 열 내의 셀(40)의 각각의 선택 트랜지스터(40b)가 비도전 상태로 유지되기 때문에, 셀(40)의 각각의 P+ 드레인(48)은 선택된 비트 라인(BLO)상에서 음극 전압과 분리되고, Vcc(n- 웰 영역 42(0)이 Vcc이다) 근처의 전위에서 부동된다. 예를들면, 선택되지 않은 셀 40(1,0)에 대하여, 이것의 p+ 드레인(48)이 Vcc근처에서 부동하고, 이것의 n- 웰 영역 42(0)은 Vcc로 된다. 이것으로, 선택되지 않은 셀 40(1,0)의 드레인/웰 접합사이에서는 측면 필드는 존재하지 않고, 그안에서 BTBT 방해는 제거된다.
대략 5.5볼트가 선택되지 않은 셀 40(1,0)의 부동 게이트(54)에서 비선택 제어 게이트 배선 CG1(8볼트), p+ 드레인(48)(3볼트), p+ 전원(46)(3볼트), 및 n- 웰 영역 42(0)(3볼트)으로 연결되어진다. 이것으로 부동 게이트(54) 및 선택되지 않은 셀 40(1,0)의 p+ 드레인 사이에 전압차이가 약 2.5볼트가 된다. 이 전압차이로 부터 발생하는 전계는 선택되지 않은 셀 40(1,0)의 부동 게이트(54)안에 전자를 주입하는데 불충분하고, 그 안에서 FN 터널링 방해가 실질적으로 제거된다.
반대로, 일본 공개공보 제9-8153호에서는 도 1에서 도시된 유형의 트랜지스터(1T) 메모리 셀을 구비하는 도 2에서 도시된 유형인 어레이 구조가 개시되어 있다. 특히, 어레이(30)(도 2)에서 각각의 1T 미쯔비시 셀(10)(도 1)의 p+ 드레인(18)은 비트 라인(BL)과 직접 연결되어진다. 이것으로, 프로그래밍 동안에, 선택된 비트 라인(BL)상에 음극 전압이 선택된 셀(10)의 p+ 드레인(18)뿐만 아니라 선택된 셀(10)과 동일한 세로안에 비선택 셀(10)의 각각의 p+ 드레인(18)과 연결되어진다. 이것으로, 본 상세한 설명의 배경기술에서 기술된 바와같이, 선택되지 않은 셀(10)의 드레인/웰 접합을 통한 바이어스는 대략 6볼트가 된다. 이 전압차이에 의한 전계는 그 안에서 BTBT를 감소시키는데 충분하다. 더욱이, 도 2에 대하여 상기에서 논의한 바와같이 대략 -1볼트가 선택되지 않은 셀(10)의 각각의 부동 게이트(22)에 연결되어지고, 이러한 선택되지 않은 셀(10)의 p+ 드레인(18)과 각각의 부동 게이트(22)사이에 전압 차이는 대략 5볼트가 된다. 이 전압차이에 의해 발생되는 전계는 FN 터널링을 효과적을 이용하고 비선택 셀(10)의 각각의 부동 게이트(22)안에서 BTBT에 의해 유도된 핫 전자를 주입시키는데 충분하다. 따라서, 이러한 비선택 셀(10), 즉 셀10(1,0), 10(2,0) 및 10(3,0)은 BTBT 방해와 FN 터널링 방해에 민감하다. 상기에서 논의한 바처럼, 이러한 선택되지 않은 셀(40)에서 발생되는 프로그램 방해는 데이타 보전 및 셀 내구성을 포함한다.
2T 셀(40)안에서 선택 트랜지스터(40b)의 함유는 유사한 방법으로 판독작용동안에 비선택 셀에서 BTBT 유도 핫 전자주입을 소거한다.
더욱이, 2T 셀(40)의 부동 게이트부(40a)를 분리하는 것에 의해, 선택 트랜지스터(40b)는 1T 셀(10)의 터널 산화층(24)보다 더 얇은 2T 셀(40)의 터널 산화(56)을 허용한다. 본 실시예에서 터널 산화(56) 두께를 감소시키는 능력이 유사 바이어스 상태를 이용하는 1T 셀(10)보다 더 빠른 프로그래밍 속도를 얻기 위하여 2T 셀(40)을 이용한다. 실제로, 상기에서 언급된 바와같이, 본 발명에 따른 2T 셀(40)은 대략 50㎲인 1T 셀(10)과 비교했을때, 대략 10㎲의 프로그램밍 속도를 얻을 수 있다. 프로그램 속도를 증가시키기 위하여 1T 셀(10)에 적용되는 프르그램 바이어스 전압은 그안에서 BTBT 프로그램 방해 민감성을 바람직하지 않게 증가시키고, 그래서 이것은 실용적이지 않다. 반대로, 터널 산화(56) 두께를 감소시키기 위한 능력이 낮은 전압 레벨을 사용하는 1T 셀(10)과 같은 유사한 프르그램밍 속도를 얻기 위하여 2T 셀(40)을 사용하고, 이것은 전원소모 및 접점파손 가능성을 유익하게 줄인다.
처음에 지적한 것처럼, 2T 셀(40)의 FG 트랜지스터부(40a)의 임계전압(VT)이 소거되면 음이되고 프로그램되면 양이 된다. 그 결과, 프로그램된 셀(40)의 VT의 분배는 제로 전압레벨에 제한되지 않고, 이것으로 도 5의 그래프에서 도시된 바와같이 프로그램된 셀(40)의 상부 VT제한까지 증가하는 것에 의해 최대로 될 수 있다. 이와는 대조적으로, 1T 셀(10)의 임계전압(VT)은 프로그램밍 전이나 후에도 음이다. 특히, T.오나카도 등은 상기 참조문헌에서 소거 VT가 -4.0과 -4.5볼트사이고 프로그램 VT가 -2와 -3볼트사이라고 기술하였다. 실제로, 셀(10)의 프로그램 VT는 판독동안에 선택되지 않으면 셀(10)의 누설가능성 없이 제로를 초과하지 않는다. 그 결과, 본 2T 셀(40)의 프로그램 VT분배는 셀(10)의 프로그램 VT분배는, 더욱 클 수, 즉 더 넓을 수 있다.
2T 셀(40)의 더 넓은 프로그램 VT분배는 1T 셀(10)과 비교하였을 때 처리 및 설계 변경에서 큰 오차를 허용한다. 그 결과, 본 2T 셀은 도 2의 어레이와 도 1의 1T 셀(10)과 비교하였을 때 처리 및 설계 변경에서 발생하는 프로그램 에러 가능성이 적어진다. 이것으로, 프로그램 검사 작용에 소모되는 비용 및 시간이 본 어레이(70)의 2T 셀(40)로 최소화 되어진다.
2T 셀(40)의 프로그램 및 소거 VT분배뿐만 아니라 제조처리는 셀(40)이 어레이(70)와 같은 플래시 셀로서 사용되든지 또는 EEPROM 셀로서 사용되든지 간에 동일하다. 이것으로, 플래시 및 EEPROM 어레이가 하나의 처리기술을 이용하여 동시에 제조되어지는 2T 셀(40)을 사용할 수 있을 뿐만 아니라, 프로그램밍, 판독, 및 소거작용에서 사용되는 동일한 바이어스 전압이 모든 어레이 유형에서 사용되어질 수 있다. 이러한 방법으로, 본 실시예에서는 플래시 및 EEPROM 어레이의 새로운 통합을 허용한다.
2T 셀(40)의 큰 셀 영역은, 미츠비시 셀(10) 영역과 비교했을때, 전류 석판 인쇄 및 에칭 능력에 의해 결정되는 루저(looser) 금속 피치를 사용하는 것에 의해 어레이(70)의 워드 라인(WL)을 단락시키는 금속 라인(단순화하기 위하여 도시되지 않음)을 형성하도록 한다. 금속 배선과 대응하는 워드 라인(WL)을 단락시키는 능력은 워드 라인(WL)의 저항을 현저하게 감소시키고, 이것에 의해 어레이(70)의 실행을 더욱 향상시킨다. 이와는 대조적으로, 상기 참조문헌에서 유익하게 제시되는, 셀(10)의 작은 셀 영역은 금속 워드 배선 단락의 형성을 실행시키기 위하여 석판인쇄 및 에칭 능력을 필요로 한다.
본 발명의 다른 실시예에서는, 비트 라인이 속도를 증가시키는 비트 라인 정전용량을 최소화시키기 위해 섹터 경계를 따라 분할된다. 예를들면, 도 6에서 처럼, 어레이(80)는 어레이(70)와 동일한 두 섹터(S0,S1)를 포함하고, 각각의 섹터에서 2T 셀(40)은 섹터의 공동 소스와 비트 라인(BL)사이에서 연결되어진다. 그러나, 어레이(80)의 비트 라인(BL)은 어레이(70)(도 4)와 같이 각각의 섹터를 통하여 확장하는 것보다는 섹터 경계에 따라 분할된다. 어레이(80)의 각각의 섹터 비트 라인(BL)은 트랜지스터(82)을 통하여 글로벌 비트 라인(GBL)에 결합된다. 바람직하게는, 통과 트랜지스터(82)는 선택 트랜지스터(40b) 구조와 유사한 PMOS 장치이다.
특히, 도 6에서 도시된 것처럼, 각각의 섹터에서 비트 라인은 결합된 통과 트랜지스터(82)을 경유하여 결합된 글로벌 비트 라인(GBL)에 결합되어진다. 섹터(50)에 대응하는 도전 상태의 통과 트랜지스터(82)(0)는 제1 제어 신호 CNTR(0)에 의해 제어되어지고, 섹터(51)에 대응하는 도전상태의 통과 트랜지스터 82(1)는 제어신호 CNTR(1)에 의해 제어되어진다. 예를들면, 각각의 섹터(S0,S1)에서 제1 비트 배선, 예를들면 비트 라인 BL00과 BL10 은 각각 통과 트랜지스터 82(0)0 및 82(1)0을 통과하여 결합된 글로벌 비트 배선(GBL0)에 연결되어지고, 여기서 제어신호 CNTR(0) 및 CNTR(1)는 각각 통과 트랜지스터 82(0)0의 도전상태로 제어되어진다.
어레이(80)의 2T 셀(40)을 프로그램밍, 판독, 및 소거하기 위한 바이어스 상태 및 작용은 상기에서 언급된 어레이(70)와 동일하고, 각각 표 1, 2 및 3에서 요약된다. 셀(40)에서 특별한 전압을 결합시키는 것이 필요하면, 셀(40)에 결합되는 통과 트랜지스터(82)가 대응되는 제어신호 CNTR을 통해 켜지고, 이것에 의해 섹터 비트 라인(BL)에 연결되어지는 글로벌 비트 라인(GBL)에 적용되는 전압을 허용한다. 예를들면, 어레이(80)의 셀 40(0,0)을 프로그램하기 위하여, 선택된 글로벌 비트 라인(GBL0)은 대략 -5볼트에서 유지된다(공급전압(Vcc)은 2.7과 3.6볼트 사이로 가정한다). 선택된 워드 라인(WLO)은 대략 -7.5볼트에서 유지되고, 선택된 제어 게이트(CG)는 대략 8볼트에서 펄스되어지고, 선택된 공동 소스(CS0)는 부동된다. 어레이(80)의 n- 웰 영역(42)은 공급전압(Vcc)에서 유지된다. 제1 제어신호 CNTR(0)은 선택된 섹터 비트 라인(BL00) 및 선택된 셀 40(0,0)의 p+ 드레인(48)에서 선택된 글로벌 비트 라인(GBL0)상에 음극전압을 결합시키기 위하여 통과 트랜지스터 82(0)를 키가 낮은 접압, 예를들면 -7.5볼트로 된다. 그래서, 어레이(80)의 선택된 셀 40(0,0)은 어레이(70)의 프로그램밍 작용에 대하여 상기에서 논의된 방법과 같이 프로그래밍된다. 프로그램밍되는 동안, 통과 트랜지스터82(1)는 선택된 글로벌 비트 라인(GBL0)상에 음극전압이 선택되지 않은 섹터(S1)의 비트 라인(BL01)과 연결되지 않도록 하기 위해서, 예를들면 공급전압(Vcc)과 같은 양의 전압에서 제어 신호CNTR(1)을 수용하는 것에 의해 비도전상태로 유지된다.
어레이(80)의 소거작용 동안에는, 선택된 섹터의 통과 트랜지스터(82)가 선택된 n- 웰 영역(42)상에 양의 전위에서 글로벌 비트 라인을 분리하기 위하여 비 도전 상태로 된다.
비록 본 발명의 특별한 실시예가 기술되어지고 도시되지만, 이것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 넓은 관점에서 본 발명에 벗어남이 없이 수정 및 변경이 가능하다는 것이 명백하고, 따라서 첨부된 청구항은 본 발명의 정신 및 본질내에서 가능한 모든 변경 및 수정을 포함한다.

Claims (20)

  1. 다수의 PMOS 2T 메모리 셀이 포함되어 있고, 각각의 2T 메모리 셀은 하나의 n- 웰 영역내에 형성되는 메모리 어레이에 있어서,
    상기 어레이의 비트 라인과 결합된 p+ 드레인, 워드 라인과 결합된 선택 게이트, 및 p+ 소스가 있는 PMOS 선택 트랜지스터; 및
    상기 PMOS 선택 트랜지스터의 상기 p+ 소스와 결합된 p+ 드레인, 제어 게이트 라인과 결합된 제어 게이트, 및 공통 소스 라인과 결합된 p+ 소스가 있는 PMOS 부동 게이트를 구비하는 것을 특징으로 하는 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 어레이는 다수의 섹터로 나뉘어 지고, 각각의 섹터에는 상기 PMOS 메모리 셀의 미리 결정된 열 수가 포함되어 있으며, 상기 다수의 섹터 각각의 메모리 셀은 상기 다수의 n- 웰 영역 중 관련된 하나 내에 형성되는 것을 특징으로 하는 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 다수의 섹터 각각 내부의 부동 게이트 트랜지스터의 소스는 다수의 공통 소스 라인 중 관련된 하나와 결합되는 것을 특징으로 하는 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 PMOS 셀은 소거된 상태에서는 음의 임계전압을 가지며 프로그램된 상태에서는 양의 임계전압을 가지는 것을 특징으로 하는 메모리 어레이.
  5. 제 2 항에 있어서,
    각각의 2T 메모리 셀 내부의 상기 PMOS 부동 게이트 트랜지스터는 프로그램이 진행되는 동안 FN 터널링을 허용하는 약 100Å의 터널 산화두께를 가지는 것을 특징으로 하는 메모리 어레이.
  6. 제 1 항에 있어서,
    상기 메모리 셀은 핫 전자 주입을 유도하는 BTBT 및 FN 터널링의 조합을 사용하여 프로그램되는 것을 특징으로 하는 메모리 어레이.
  7. 제 1 항에 있어서,
    상기 메모리 셀의 선택된 하나는 상기 비트 라인에 제1 음의 전압을 인가하고, 상기 워드 라인에는 제2 음의 전압을 인가하고, 상기 제어 게이트에는 제1 양의 전압을 인가하고, 상기 n- 웰 영역에는 제2 양의 전압을 인가하며, 그리고 상기 공통 소스 라인은 부동시킴으로서 프로그램되는 것을 특징으로 하는 메모리 어레이.
  8. 제 7 항에 있어서,
    상기 제1 음의 전압은 약 -5 볼트 와 -5.5 볼트 사이이고, 상기 제2 음의 전압은 약 -7.5 볼트이고, 상기 제1 양의 전압은 약 8 볼트이며, 그리고 상기 제2 양의 전압은 공급전압(VCC)인 것을 특징으로 하는 메모리 어레이.
  9. 제 1 항에 있어서,
    상기 메모리 셀은 FN 터널링을 통해 소거되는 것을 특징으로 하는 메모리 어레이.
  10. 제 1 항에 있어서,
    상기 메모리 셀 중 선택된 하나는 상기 제어 게이트에 약 -8.5 볼트를 인가하고 상기 n- 웰 영역 및 공통 소스 라인에는 약 8.5 볼트를 인가함으로서 소거되는 것을 특징으로 하는 메모리 어레이.
  11. 제 1 항에 있어서,
    상기 메모리 셀 중 선택된 하나는 상기 비트 라인에 약 1 볼트를 인가하고, 상기 워드 라인은 그라운드 시키며, 그리고 상기 제어 게이트, 상기 n- 웰 영역 및 상기 공통 소스 라인에는 공급전압(VCC)을 인가함으로서 판독되는 것을 특징으로 하는 메모리 어레이.
  12. 다수의 섹터가 포함되어 있고, 각각의 섹터에는:
    p+ 드레인, 선택 게이트, 및 p+ 소스가 있는 PMOS 선택 트랜지스터; 및 상기 PMOS 선택 트랜지스터의 p+ 소스와 결합된 p+ 드레인, 제어 게이트, 및 상기 섹터의 공통 소스와 결합된 p+ 소스가 있는 PMOS 부동 게이트로 각각 구성된 다수의 2T 메모리 셀의 열;
    행을 정의하기 위해 상기 각각의 열 내의 메모리 셀 중 하나의 선택 트랜지스터의 p+ 드레인과 각각 결합된 다수이 비트 라인;
    상기 열의 하나 내의 각 메모리 셀의 선택 게이트와 각각 결합된 다수의 워드 라인; 및
    상기 열의 하나내의 각 메모리 셀의 제어 게이트와 각각 결합된 다수의 제어 게이트 라인이 포함되어 있는 것을 특징으로 하는 PMOS 메모리 어레이.
  13. 제 12 항에 있어서,
    상기 다수의 섹터 각각의 메모리 셀은 다수의 n- 웰 영역의 관련된 하나내에 형성되는 것을 특징으로 하는 메모리 어레이.
  14. 제 13 항에 있어서,
    프로그래밍 동작이 진행되는 동안, 상기 셀 중 선택된 하나는 상기 비트 라인의 선택된 하나에 약 -5 및 5 볼트 사이의 전압을 인가하고, 상기 워드 라인의 선택된 하나에는 약 -7.5 볼트를 인가하고, 상기 제어 게이트의 선택된 하나에는 약 8 볼트를 인가함으로서 BTBT 핫 전자 주입 및 FN 터널링의 조합을 이용하고, 상기 n- 웰 영역에는 공급전압(VCC)을 인가하며, 상기 공통 소스를 부동시킴으로서 프로그램되는 것을 특징으로 하는 메모리 어레이.
  15. 제 14 항에 있어서,
    프로그래밍 동작이 진행되는 동안, 상기 선택된 워드 라인과 결합된 상기 셀의 선택되지 않은 셀들은 상기 선택되지 않은 셀이 VCC에서 결합된 상기 비트 라인을 유지함으로서 프로그래밍으로부터 배제되는 것을 특징으로 하는 메모리 어레이.
  16. 프로그래밍 동작이 진행되는 동안, 상기 선택된 비트 라인과 결합된 상기 셀의 선택되지 않은 셀들은 상기 선택되지 않은 셀이 VCC에서 결합된 워드 라인을 유지함으로서 프로그래밍으로부터 배제되는 것을 특징으로 하는 메모리 어레이.
  17. 제 13 항에 있어서,
    소거 동작이 진행되는 동안, 상기 선택된 섹터의 메모리 셀은 상기 선택된 섹터의 제어 게이트 라인에 -8.5 볼트를 인가하고, 상기 워드 라인, 공통 소스, 및 상기 선택된 섹터의 n- 웰 영역으로는 약 8.5 볼트를 인가함으로서 소거되는 것을 특징으로 하는 메모리 어레이.
  18. 제 17 항에 있어서,
    소거 동작이 진행되는 동안, 상기 선택되지 않은 섹터의 메모리 셀들은 제어 게이트 라인 및 상기 선택되지 않은 섹터의 n- 웰 영역에 공급전압(VCC)을 인가함으로서 상기 선택된 섹터상의 상기 소거 동작으로부터 분리되는 것을 특징으로 하는 메모리 어레이.
  19. 제 12 항에 있어서,
    다수의 글로벌 비트 라인을 더 구비하고, 상기 비트 라인은 통과 트랜지스터를 통해 상기 다수의 글러벌 비트 라인의 관련된 하나와 연결되는 것을 특징으로 하는 메모리 어레이.
  20. 제 19 항에 있어서,
    상기 통과 트랜지스터는 PMOS 디바이스로 구성되고 음의 임계전압을 가지는 것을 특징으로 하는 메모리 어레이.
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