CN100438038C - 非易失性存储器及其制造方法与操作方法 - Google Patents
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Abstract
一种非易失性存储器，具有衬底、选择晶体管及沟槽式晶体管。选择晶体管设置于衬底上，此选择晶体管包括设置于衬底上的第一栅极及分别设置于第一栅极两侧的衬底中的第一源极/漏极区及第二源极/漏极区。沟槽式晶体管设置于该衬底中，此沟槽式晶体管包括设置于衬底的沟槽中的第二栅极、设置于第二栅极与沟槽之间的电荷俘获层及分别设置于第二栅极两侧的衬底中的第三源极/漏极区及第二源极/漏极区，其中沟槽式晶体管与选择晶体管共享第二源极/漏极区。
Description
技术领域
本发明涉及一种半导体存储器元件及其制造方法与操作方法，特别是涉及一种非易失性存储器及其制造方法与操作方法。
背景技术
当半导体进入深亚微米(Deep Sub-Micron)的制造工艺时，元件的尺寸逐渐缩小，对于存储器元件而言，也就是代表存储单元尺寸愈来愈小。另一方面，随着信息电子产品(如计算机、移动电话、数码相机或个人数字助理(Personal Digital Assistant，PDA))需要处理、储存的数据日益增加，在这些信息电子产品中所需的存储器容量也就愈来愈大。对于这种尺寸变小而存储器容量却需要增加的情形，如何制造尺寸缩小、高集成度，又能兼顾其品质的存储器元件是产业的一致目标。
依据读/写功能的差异，存储器可以简单的区分为两类：只读存储器(ReadOnly Memory；ROM)与随机存取存储器(Random Access Memory，RAM)。随机存取存储器(Random Access Memory，RAM)为一种易失性的(volatile)存储器，而广泛的应用于信息电子产品中。一般而言，随机存取存储器包括静态随机存取存储器(Static Random Access Memory，SRAM)与动态随机存取存储器(Dynamic Random Access Memory，DRAM)。
依照设计的方式，DRAM存储单元通常是一个晶体管与一个电容器所构成，且DRAM是以存储单元内电容的带电荷(Charging)状态来储存数码信号，亦即DRAM利用在衬底上的电容器的带电荷及不带电荷来表示成「0」或「1」的二进制数据。但是由于元件本身的漏电流，因此储存在DRAM的存储单元中的数据，则必须定期地重新更新(Refresh)，而造成功率消耗，而且当电源移除后，数据也会随之消失。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器及其制造方法与操作方法，藉由在DRAM的存储单元中设置电荷俘获层，使其具有非易失性，且其制造工艺简单，而可以降低成本。
本发明的另一目的是提供一种非易失性存储器及其制造方法与操作方法，利用电容大小的改变作为判读数码信息的依据，且具有DRAM快速存取的功能。
本发明提出一种非易失性存储器，具有第一存储单元，此第一存储单元包括衬底、第一晶体管及第二晶体管。第一晶体管设置于衬底上，此第一晶体管包括设置于衬底上的第一栅极及分别设置于第一栅极两侧的衬底中的第一源极/漏极区及第二源极/漏极区。第二晶体管设置于衬底上，此第二晶体管包括设置于衬底上的第二栅极、设置于第二栅极与衬底之间的电荷俘获层及分别设置于第二栅极两侧的衬底中的第三源极/漏极区及第二源极/漏极区，其中第二晶体管与第一晶体管共享第二源极/漏极区。
在上述的非易失性存储器中，第一晶体管的第一栅极连接至字线。第一晶体管的第一源极/漏极区连接至位线。第二晶体管的第三源极/漏极区为浮置，且第二晶体管的第二栅极连接至程序线。在电荷俘获层与第二栅极之间及电荷俘获层与衬底之间分别设置有阻挡介电层及穿隧介电层。
而且，在上述的非易失性存储器中，第二晶体管也可为一沟槽式晶体管，第二栅极设置于衬底的一沟槽中，且电荷俘获层设置于第二栅极与沟槽之间。阻挡介电层设置于电荷俘获层与第二栅极之间，穿隧介电层设置于电荷俘获层与沟槽之间。
此外，在上述的非易失性存储器中，还包括第二存储单元，此第二存储单元具有与第一存储单元相同的结构，且第二存储单元的选择晶体管与第一存储单元的选择晶体管共享第一源极/漏极区。
本发明的非易失性存储器，选择晶体管用来读取写入电荷所造成的储存信息与传送位线端的程序化或抹除信息。沟槽式晶体管用来储存写入或抹除信息具有非易失性记忆的功能。本发明的非易失性存储器类似DRAM的存储单元结构，且藉由以SONOS(硅/氧化硅/氮化硅/氧化硅/硅)元件(沟槽式晶体管)取代现有DRAM的储存节点，而使本发明的存储单元具有非易失特性。而且，此种非易失性存储器的制造工艺简单，可以与现有的DRAM制造工艺兼容，而可以降低成本。
本发明提出一种非易失性存储器的操作方法，此非易失性存储器至少包括：设置于衬底上的选择晶体管与沟槽式晶体管，此选择晶体管的第一源极区与沟槽式晶体管第二漏极区连接，沟槽式晶体管的第二源极区浮置，沟槽式晶体管的第二栅极填满衬底中的沟槽，且在沟槽与第二栅极之间设置有一电荷俘获层，此方法包括在进行程序化操作，以在该存储器写入「1」时，先在选择晶体管的第一漏极区施加第一正电压，在沟槽式晶体管的第二栅极施加第二正电压，使沟槽式晶体管的沟道区反转。接着，在选择晶体管的第一栅极施加第三正电压，使选择晶体管的沟道打开。然后，使施加于沟槽式晶体管的第二栅极的偏压由第二正电压提升至第四正电压，使选择晶体管的沟道升压，以避免F-N穿隧效应产生，使电子不会进入电荷俘获层。在进行程序化操作，以于该存储器写入「0」时，先在选择晶体管的第一漏极区施加0伏特的偏压，在沟槽式晶体管的第二栅极施加第二正电压，使沟槽式晶体管的沟道区反转。接着，在选择晶体管的第一栅极施加第三正电压，使选择晶体管的沟道打开。之后，使施加于沟槽式晶体管的第二栅极的偏压由第二正电压提升至第四正电压，以使F-N穿隧效应产生，使电子进入电荷俘获层。
在上述非易失性存储器的操作方法中，在进行读取操作时，先在选择晶体管的第一漏极区施加第五正电压，在沟槽式晶体管的第二栅极施加第六正电压。然后，在选择晶体管的第一栅极施加第七正电压，使选择晶体管的沟道打开。电荷俘获层存有电子，在沟槽式晶体管的第二栅极施加第六正电压时，沟槽式晶体管的沟道不会导通，所诱发的电容较小。电荷俘获层未存有电子，在沟槽式晶体管的第二栅极施加第六正电压时，沟槽式晶体管的沟道会导通，所诱发的电容较大。
在上述非易失性存储器的操作方法中，在进行抹除操作时，在沟槽式晶体管的第二栅极施加第一负电压，使电荷俘获层中的电子经由F-N穿隧效应排至衬底中。
在本发明的非易失性存储器的操作模式中，其利用电荷俘获层中是否存有电子，所引发的电容大小，来判断数码信息。因此本发明的非易失性存储器的判读机制与现有的DRAM或闪存并不相同。而且，存入电荷俘获层的电子并不容易遗漏，本发明的非易失性存储器与现有的DRAM相底并不需要进行重新更新(Refresh)的动作。因此，电流消耗小，可有效降低整个存储器的功率损耗。
本发明又提供一种非易失性存储器的制造方法，首先提供衬底，此衬底上已形成栅极结构，且栅极结构包括第一栅极及设置于第一栅极与衬底之间的栅介电层。接着，在栅极结构两侧的衬底中形成第一掺杂区及第二掺杂区后，在衬底上形成第一层间绝缘层，并移除部分第一层间绝缘层、部分衬底，以形成沟槽，此沟槽将第二掺杂区分隔成第三掺杂区及第四掺杂区。然后，在沟槽中形成穿隧介电层、电荷俘获层及阻挡介电层，并在衬底上形成填满沟槽的第二栅极。
在上述的非易失性存储器的制造方法中，还包括在衬底上形成第二层间绝缘层及在第二层间绝缘层上形成与第一掺杂区电连接的位线。而且，在衬底上形成填满沟槽的第二栅极的步骤中，还包括形成电连接第二栅极的程序线。
本发明的非易失性存储器的制造方法，可以与现有的DRAM制造工艺兼容，且制造工艺简单，而可以降低成本。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明。
附图说明
图1A及图1B为分别绘示本发明的非易失性存储器的结构剖面图。
图2A至图2E所绘示为本发明的非易失性存储器的制造流程剖面图。
图3A至图3C为绘示于本发明的非易失性存储器写入「1」的程序化操作示意图。
图4A至图4C为绘示于本发明的非易失性存储器写入「0」的程序化操作示意图。
图5A至图5C为绘示于本发明的非易失性存储器读取操作示意图。
图6为绘示于本发明的非易失性存储器抹除操作示意图。
简单符号说明
A、B：存储单元
100、200：衬底
102、202、PW：P型阱区
104：选择晶体管
106：沟槽式晶体管
106a：晶体管
108、116、206a：栅极
110、204a：栅介电层
112、114、120：源极/漏极区
118、218：复合介电层
118a、218a：穿隧介电层
118b、218b：电荷俘获层
118c、218c：阻挡介电层
122、216：沟槽
124、224：插塞
126、BL：位线
128、PL：程序线
204：介电层
206、220：导体层
208、208a、208b、210：掺杂区
212、222：层间绝缘层
214：掩模层
226：导线
WL：字线
具体实施方式
图1A所绘示为本发明的一优选实施例的非易失性存储器的结构剖面图。
请参照图1A，图中显示两个共享一源极/漏极区112的存储单元A、存储单元B。本发明的非易失性存储器亦可由单一存储单元使用一源极/漏极区112的方式构成。在此，由于存储单元A与存储单元B的结构相同，在下述说明中只针对存储单元A作说明。
存储单元A是由衬底100、P型阱区102、选择晶体管104与沟槽式晶体管106所构成。
衬底100例如是硅衬底。P型阱区102设置于衬底100中。
选择晶体管104设置于衬底100上。此选择晶体管104例如是由栅极108、栅介电层110、源极/漏极区112、源极/漏极区114所构成。
栅极108设置于衬底100上，其材料例如是掺杂多晶硅，且栅极108作为存储单元A的字线。栅介电层110设置于栅极108与衬底100之间，其材料例如是氧化硅。源极/漏极区112及源极/漏极区114分别设置于栅极108两侧的衬底100中，其掺杂型态例如是N型。选择晶体管104的源极/漏极区112经由插塞124连接至位线126。
沟槽式晶体管106设置于衬底100中。此沟槽式晶体管例如是由栅极116、复合介电层118、源极/漏极区114、源极/漏极区120所构成。
栅极116设置于衬底100的沟槽122中，其材料例如是掺杂多晶硅。复合介电层118例如是由穿隧介电层118a、电荷俘获层118b及阻挡介电层118c所构成。穿隧介电层118a的材料例如是氧化硅。电荷俘获层118b的材料例如是氮化硅，或者是其它具有可使电荷陷入于其中的材料，例如钽氧化层、钛酸锶层与铪氧化层等。阻挡介电层118c的材料例如是氧化硅。源极/漏极区114、源极/漏极区120分别设置于栅极116两侧的衬底100中，其掺杂型态例如是N型。其中沟槽式晶体管106与选择晶体管104共享源极/漏极区114。亦即选择晶体管104的源极区与沟槽式晶体管106的漏极区相连。沟槽式晶体管106的源极/漏极区120为浮置，且其栅极116连接程序线128。
本发明的非易失性存储器，选择晶体管用来读取写入电荷所造成的储存信息与传送位线端的程序化或抹除信息。沟槽式晶体管用来储存写入或抹除信息，具有非易失性记忆的功能。而且，本发明的非易失性存储器类似DRAM的存储单元结构，藉由以SONOS(硅/氧化硅/氮化硅/氧化硅/硅)元件(沟槽式晶体管)取代现有DRAM的储存节点，而使本发明的存储单元具有非易失特性。
图1B所绘示为本发明的另一优选实施例的非易失性存储器的结构剖面图。本发明的非易失性存储器中，用于储存写入或抹除信息的晶体管，并不限定于沟槽式晶体管，也可以是设置于衬底100上的晶体管。在图1B中，构件与图1A相同者，给予相同的标号，并省略其详细说明。
请参照图1B，晶体管106a设置于衬底上。此晶体管106a例如是由栅极116、复合介电层118、源极/漏极区114、源极/漏极区120所构成。栅极116设置于衬底100上。复合介电层118设置于栅极116与衬底100之间。源极/漏极区114、源极/漏极区120分别设置于栅极116两侧的衬底100中，其掺杂型态例如是N型。选择晶体管104与晶体管106a共享源极/漏极区114。
本发明的非易失性存储器，选择晶体管用来读取写入电荷所造成的储存信息与传送位线端的程序化或抹除信息。晶体管用来储存写入或抹除信息，具有非易失性记忆的功能。而且，本发明的非易失性存储器类似DRAM的存储单元结构，藉由以SONOS(硅/氧化硅/氮化硅/氧化硅/硅)元件(沟槽式晶体管)取代现有DRAM的储存节点，而使本发明的存储单元具有非易失特性。
图2A～图2E所绘示为本发明优选实施例的非易失性存储器的制造流程剖面图。
请参照图2A，提供一衬底200，衬底200例如是硅衬底，在此衬底200中已形成有P型阱区202。接着，在衬底200上依序形成介电层204、导体层206。介电层204的材料例如是氧化硅，且介电层204的形成方法例如是热氧化法。导体层206的材料例如是掺杂的多晶硅，此导体层206的形成方法例如是以临场注入掺质的方式形成之或者是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。
请参照图2B，图案化导体层206及介电层204，以形成栅极206a与门介电层204a。然后，进行掺质注入步骤，以在栅极206a两侧的衬底200形成掺杂区208及掺杂区210。其中，注入的掺质例如是N型掺质。
请参照图2C，在衬底200上形成层间绝缘层212后，在此层间绝缘层212上形成一层图案化掩模层214。然后以图案化掩模层214为掩模移除部分层间绝缘层212与部分衬底200，以形成沟槽216。其中沟槽216的深度需较掺杂区208的深度深，而将掺杂区208分隔成掺杂区208a及掺杂区208b。层间绝缘层的材料例如是氧化硅，其形成方法例如是以四-乙基-邻-硅酸酯(Tetra Ethyl Ortho Silicate，TEOS)/臭氧(O3)为反应气体源，利用化学气相沉积法而形成之。掩模层214的材料例如是光致抗蚀剂材料。
请参照图2D，移除图案化掩模层214后，在衬底200上依序形成穿隧介电层218a、电荷俘获层218b及阻挡介电层218c(复合介电层218)。穿隧介电层218a的材料例如是氧化硅，且穿隧介电层218a的形成方法例如是热氧化法。电荷俘获层218b的材料例如是氮化硅，电荷俘获层218b的形成方法例如是化学气相沉积法。阻挡介电层218c的材料例如是氧化硅，阻挡介电层218c的形成方法例如是化学气相沉积法。当然，穿隧介电层218a及阻挡介电层218c也可以是其它类似的材料。电荷俘获层218b的材料并不限于氮化硅，也可以是其它能够使电荷陷入于其中的材料，例如钽氧化层、钛酸锶层与铪氧化层等。接着在衬底200上形成导体层220，此导体层220填满沟槽216，且未填入沟槽216中的部分作为程序线之用。导体层220的材料例如是掺杂的多晶硅，此导体层220的形成方法例如是以临场注入掺质的方式形成之或者是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。
请参照图2E，图案化导体层220及复合介电层218之后，在衬底200上形成另一层层间绝缘层222，层间绝缘层222的材料例如是氧化硅，其形成方法例如是以四-乙基-邻-硅酸酯(Tetra Ethyl Ortho Silicate，TEOS)/臭氧(O3)为反应气体源，利用化学气相沉积法而形成之。之后在层间绝缘层222与层间绝缘层212之中形成电连接掺杂区210的插塞224，并在层间绝缘层222上形成与插塞224电连接的导线226(位线)。
本发明的非易失性存储器的制造方法，可以与现有的DRAM制造工艺兼容，且制造工艺简单，而可以降低成本。
接着，说明本发明的操作方法。图3A至图3C为绘示于本发明的非易失性存储器写入「1」的程序化操作流程示意图。图4A至图4C为绘示于本发明的非易失性存储器写入「0」的程序化操作流程示意图。图5A至图5C为绘示于本发明的非易失性存储器读取操作流程示意图。图6为绘示于本发明的非易失性存储器抹除操作流程示意图。
首先，说明本发明的非易失性存储器写入「1」的程序化操作。
请参照图3A，在位线BL(选择晶体管的漏极区)施加例如是3.3伏特的电压，在程序线PL(沟槽式晶体管的栅极)施加例如是5伏特的电压，而使沟槽式晶体管的沟道区反转。
请参照图3B，在字线WL(选择晶体管的栅极)施加例如是3.3伏特电压，使选择晶体管的沟道打开，于是选择晶体管的漏极区的电子可经由选择晶体管的沟道到达沟槽式晶体管，且电压由3.3伏特降至2.7伏特左右。
请参照图3C，程序线PL(沟槽式晶体管的栅极)的偏压由5伏特提升至10伏特，使沟槽式晶体管沟道的电压由2.7伏特提升至7.7伏特左右，以避免F-N穿隧效应产生，因此电子不会进入电荷俘获层。而使存储单元程序化为「1」的状态。
接着，说明本发明的非易失性存储器写入「0」的程序化操作。
请参照图4A，在位线BL(选择晶体管的漏极区)施加例如是0伏特的电压，在程序线PL(沟槽式晶体管的栅极)施加例如是5伏特的电压，而使沟槽式晶体管的沟道区反转。
请参照图4B，在字线WL(选择晶体管的栅极)施加例如是3.3伏特的电压，使选择晶体管的沟道打开，于是选择晶体管的漏极区的电子可经由选择晶体管的沟道到达沟槽式晶体管，且电压为0伏特。
请参照图4C，程序线PL(沟槽式晶体管的栅极)的偏压由5伏特提升至10伏特，而使沟槽式晶体管与衬底之间产生大的压差，而使F-N穿隧效应产生。因此，电子会进入电荷俘获层，而使存储单元程序化为「0」的状态。
接着，说明本发明的非挥性存储器的读取操作。
请参照图5A，在位线BL(选择晶体管的漏极区)施加例如是2.5伏特的电压，在程序线PL(沟槽式晶体管的栅极)施加例如是1伏特的电压。
接着，在字线WL(选择晶体管的栅极)施加例如是3.3伏特的电压，使选择晶体管的沟道打开。当电荷俘获层未存有电子时，由于会使电荷俘获层呈空的状态或正电状态，并使P阱区产生表面反转(surface inversion)，因此沟槽式晶体管的沟道会导通，所诱发的电容较大，如图5B所示。当电荷俘获层存有电子时，由于储存的电子会使电荷俘获层呈负电状态，并使P阱区产生表面缺乏(surface depletion)，因此沟槽式晶体管的沟道不会导通，所诱发的电容较小，如图5C所示。由于电荷俘获层中总电荷量为负的沟槽式晶体管的沟道关闭，所诱发的电容较小；而电荷俘获层中总电荷量略正的沟槽式晶体管的沟道打开且所诱发的电容较大，故可藉由所诱发的电容大小来判断储存于此存储单元中的数码信息是「1」还是「0」。
接着，说明本发明的非挥性存储器的抹除操作。
请参照图6，在程序线PL(沟槽式晶体管的栅极)施加例如是-10伏特的电压，而使电荷俘获层中的电子经由F-N穿隧效应排至衬底中。而使存储单元中的数据被抹除。
在本发明的非易失性存储器的操作模式中，其利用电荷俘获层中是否存有电子，所引发的电容大小，来判断数码信息。因此本发明的非易失性存储器的判读机制与现有的DRAM或闪存并不相同。而且，存入电荷俘获层的电子并不容易遗漏，因此本发明的非易失性存储器与现有的DRAM相比并不需要进行重新更新(Refresh)的动作。因此，电流消耗小，可有效降低整个存储器的功率损耗。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (25)
1、一种非易失性存储器，具有一第一存储单元，该第一存储单元包括：
一衬底；
一第一晶体管，该第一晶体管设置于该衬底上，该第一晶体管包括：
一第一栅极，设置于该衬底上；
一第一源极/漏极区及一第二源极/漏极区，分别设置于该第一栅极两侧的该衬底中；以及
一第二晶体管，该第二晶体管设置于该第一晶体管旁，该第二晶体管包括：
一第二栅极，设置于该衬底上；
一电荷俘获层，设置于该第二栅极与该衬底之间；以及
一第三源极/漏极区及该第二源极/漏极区，分别设置于该第二栅极两侧的该衬底中，其中该第二晶体管与该第一晶体管共享该第二源极/漏极区，
其中该第二晶体管为一沟槽式晶体管，该第二栅极设置在该衬底的一沟槽中，且该电荷俘获层设置在该第二栅极与该沟槽之间。
2、如权利要求1所述的非易失性存储器，其中包括一字线，连接该第一晶体管的该第一栅极。
3、如权利要求1所述的非易失性存储器，其中包括一位线，连接该第一晶体管的该第一源极/漏极区。
4、如权利要求1所述的非易失性存储器，其中包括一程序线，连接该第二晶体管的该第二栅极。
5、如权利要求1所述的非易失性存储器，其中包括：
一阻挡介电层，设置于该电荷俘获层与该第二栅极之间；以及
一穿隧介电层，设置于该电荷俘获层与该衬底之间。
6、如权利要求1所述的非易失性存储器，其中该电荷俘获层的材料包括氮化硅。
7、如权利要求5所述的非易失性存储器，其中该阻挡介电层与该穿隧介电层的材料包括氧化硅。
8、如权利要求1所述的非易失性存储器，其中该第一栅极与该第二栅极的材料包括掺杂多晶硅。
9、如权利要求1所述的非易失性存储器，其中包括：
一阻挡介电层，设置于该电荷俘获层与该第二栅极之间；以及
一穿隧介电层，设置于该电荷俘获层与该沟槽之间。
10、如权利要求1所述的非易失性存储器，其中还包括一第二存储单元，该第二存储单元具有与该第一存储单元相同的结构，该第二存储单元的第一晶体管与该第一存储单元的第一晶体管共享该第一源极/漏极区。
11、一种非易失性存储器的操作方法，该非易失性存储器至少包括：设置于一衬底上的一选择晶体管与一沟槽式晶体管，该选择晶体管的一第一源极区与该沟槽式晶体管的一第二漏极区连接，该沟槽式晶体管的一第二源极区浮置，该沟槽式晶体管的一第二栅极填满该衬底中的一沟槽，且在该沟槽与该第二栅极之间设置有一电荷俘获层，该方法包括：
在进行程序化操作，以在该存储器写入「1」时，包括：
在该选择晶体管的第一漏极区施加一第一正电压，在该沟槽式晶体管的该第二栅极施加一第二正电压，使该沟槽式晶体管的沟道区反转；
在该选择晶体管的该第一栅极施加一第三正电压，使该选择晶体管的沟道打开；以及
使该沟槽式晶体管施加在该第二栅极的偏压由该第二正电压提升至一第四正电压，使该沟槽式晶体管的沟道升压，以避免F-N穿隧效应产生，使电子不会进入该电荷俘获层；以及
在进行程序化操作，以在该存储器写入「0」时，包括：
在该选择晶体管的该第一漏极区施加0伏特的偏压，在该沟槽式晶体管的该第二栅极施加该第二正电压，使该沟槽式晶体管的沟道区反转；
在该选择晶体管的该第一栅极施加该第三正电压，使该选择晶体管的沟道打开；以及
使该沟槽式晶体管施加在该第二栅极的偏压由该第二正电压提升至该第四正电压，以使F-N穿隧效应产生，使电子进入该电荷俘获层。
12、如权利要求11所述的非易失性存储器的操作方法，其中在进行读取操作时，包括：
在该选择晶体管的该第一漏极区施加一第五正电压，在该沟槽式晶体管的该第二栅极施加一第六正电压；以及
在该选择晶体管的该第一栅极施加一第七正电压，使该选择晶体管的沟道打开。
13、如权利要求11所述的非易失性存储器的操作方法，还包括进行抹除操作，该抹除操作包括：
在该沟槽式晶体管的该第二栅极施加一第一负电压，使该电荷俘获层中的电子经由F-N穿隧效应排至该衬底中。
14、如权利要求12所述的非易失性存储器的操作方法，其中该第一正电压、该第三正电压及该第七正电压为3.3伏特。
15、如权利要求11所述的非易失性存储器的操作方法，其中该第二正电压为5伏特。
16、如权利要求11所述的非易失性存储器的操作方法，其中该第四正电压为10伏特。
17、如权利要求12所述的非易失性存储器的操作方法，其中该第五正电压为2.5伏特。
18、如权利要求12所述的非易失性存储器的操作方法，其中该第六正电压为1伏特。
19、如权利要求13所述的非易失性存储器的操作方法，其中该第一负电压为-10伏特。
20、一种非易失性存储器的制造方法，该方法包括：
提供一衬底，该衬底上已形成一栅极结构，该栅极结构包括一第一栅极及设置于该第一栅极与该衬底之间的一栅介电层；
在该栅极结构两侧的该衬底中形成一第一掺杂区及一第二掺杂区；
在该衬底上形成一第一层间绝缘层；
移除部分该第一层间绝缘层、部分该衬底，以形成一沟槽，该沟槽将该第二掺杂区分隔成一第三掺杂区及一第四掺杂区；
在该沟槽中形成一穿隧介电层、一电荷俘获层及一阻挡介电层；以及
在该衬底上形成填满该沟槽的一第二栅极。
21、如权利要求20所述的非易失性存储器的制造方法，还包括：
在该衬底上形成一第二层间绝缘层；以及
在该第二层间绝缘层上形成与该第一掺杂区电连接的一位线。
22、如权利要求20所述的非易失性存储器的制造方法，其中在该衬底上形成填满该沟槽的该第二栅极的步骤中，还包括形成电连接该第二栅极的一程序线。
23、如权利要求20所述的非易失性存储器的制造方法，其中该电荷俘获层的材料包括氮化硅。
24、如权利要求20所述的非易失性存储器的制造方法，其中该阻挡介电层与该穿隧介电层的材料包括氧化硅。
25、如权利要求20所述的非易失性存储器的制造方法，其中该第一栅极与该第二栅极的材料包括掺杂多晶硅。
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