CN101369455B - 降低氮化物只读存储器的编程干扰的方法 - Google Patents

Abstract

本发明公开一种降低氮化物只读存储器的编程干扰的方法，用以降低氮化物只读存储器编程中的位线干扰，该氮化物只读存储器具有一存储单元阵列，该阵列中的存储单元的栅极连接多条字线，该阵列中的存储单元的源极或漏极连接多条位线，其特征在于，该方法包括以下步骤：对选中的存储单元编程；与此同时，对该氮化物只读存储器施加一特定的基体偏压，使该基体偏压施加至与选中的存储单元同一位线的未选中存储单元。通过选取适当的基体偏压，可使BL干扰降低到可容忍的程度，且不影响存储器的编程效能。

Description

降低氮化物只读存储器的编程干扰的方法

技术领域

本发明涉及一种氮化物只读存储器(Nitride Read Only Memory，NROM)的编程方法，尤其涉及一种降低NROM存储器的编程干扰的方法。

背景技术

图1是一种氮化物只读存储器(以下称NROM存储器)的半导体结构图。该存储器单元100包括一基体101、一多晶硅栅极层102、一第一源/漏极层103、一第二源/漏极层104，在栅极层102与基体101之间具有一ONO三层结构105，此三层结构105进一步包括氧化物层105a(Oxide)、氮化物层105b(Nitride)和氧化物层105c(Oxide)。此外，该三层结构105中具有2个可充电区域106a、106b，其中每个充电区域106定义一个二进制位(bit)。当对基体101、栅极层102、第一源/漏极层103和第二源/漏极层104施加适当的电压时，便可分别形成第一方向(如图1中的水平方向)的电场和第二方向(如图1中的垂直方向)的电场，以将充电区域106a、106b充电到一定电压。由于NROM结构的对称性，一般以施加低电压的一极为源极，施加高电压的一极为漏极。举例来说，如图1所示，若对第一源/漏极层103施加低电压，将其视为源极(Source)，而第二源/漏极层104施加高电压，将其视为漏极(Drain)，相应地，被充电的区域为106b。反之亦然，而被充电的区域是106a。

NROM单元适合构成一阵列结构，以作为非易失性存储器(Non-volatilememory)。图2是一种包含NROM单元的非易失性存储器的阵列结构，如图2所示，该阵列结构包括一NROM单元阵列、多条字线(Word Line)WL1～WLn+1和多条位线(Bit Line)BL1～BLm(图中示出5条)，其中多条字线WL1～WLn+1连接各行NROM单元的栅极g，多条位线BL1～BLm连接各列NROM单元的第一源/漏极或第二源/漏极。每个NROM单元具有两个存储位，以NROM单元201为例，其具有存储位201a和存储位201b。

对上述存储阵列的编程时，若需对某个NROM单元编程，则由字线和位线共同选中该NROM单元。仍以NROM单元201为例，以字线WL1和位线BL1和BL2选中此NROM单元，以其第一源/漏极为源极，以其第二源/漏极为漏极，并施加适当的栅极电压Vg、源极电压Vs、漏极电压Vd、基体偏压(Substrate Bias)Vb使其存储位201b达到某一电压。然而此编程过程中存在编程干扰的问题。举例来说，当只对选中的NROM单元201编程时，由于电压Vs和Vd被分别施加于整条位线BL1、BL2，这些电压不仅施加于选中的NROM单元201，并且会施加于同一位线BL1、BL2的未选中NROM单元(例如NROM单元202～20n+1)，使它们的存储位被错误地影响而具有一个不正常的电压，这些由于位线导致的错误干扰称为“BL干扰”(位线干扰)。这种干扰在与选中的NROM单元位线上相邻的NROM单元(例如NROM单元202的存储位202b)中尤其明显。需要指出的是，无论该相邻的NROM单元是否已被编程，即无论其处于本原(native)状态(即未编程)或是编程(programmed)状态，BL干扰都会对其产生影响。

发明内容

因此，本发明所要解决的技术问题是提供一种降低NROM存储器的编程干扰的方法，以降低其BL干扰。

本发明为解决上述技术问题而采用的技术方案是提供一种降低NROM存储器的编程干扰的方法，用以降低NROM存储器编程中的位线干扰，该NROM存储器具有一存储单元阵列，该阵列中的存储单元的栅极连接多条字线，该阵列中的存储单元的源极或漏极连接多条位线，其中，该方法包括以下步骤：对选中的存储单元编程；与此同时，对该NROM存储器施加一特定的基体偏压，使该基体偏压施加至与选中的存储单元同一位线的未选中存储单元，该基体偏压是根据对位线干扰的容忍度，从包含存储单元的基体偏压与位线干扰的对应关系的表格中选取，该位线干扰是以该未选中单元的电压变动量来衡量。

上述的降低NROM存储器的编程干扰的方法中，对选中的存储单元编程的步骤进一步包括：通过一字线施加一栅极电压至选中的存储单元的栅极，以及通过两位线分别施加一源极电压和一漏极电压至选中的存储单元的源极和漏极。

上述的降低NROM存储器的编程干扰的方法，还包括测量一组基体偏压与位线干扰的对应关系，以预先建立该表格。

上述的降低NROM存储器的编程干扰的方法中，预先建立该表格的步骤包括：

以一编程模式对一存储单元的一存储位进行编程，检测该存储位的电压；

以一干扰模式对该存储单元施加电压，其中选择一组不同的基体偏压，并检测该存储单元在不同的基体偏压作用下的存储位电压的变动量；

建立该组基体偏压与该存储单元的存储位电压的变动量的对应关系表。

上述的降低NROM存储器的编程干扰的方法中，预先建立该表格的步骤包括：测量一存储单元的一存储位的初始电压；以一干扰模式对该存储单元的该存储位施加电压，并且选择一组不同的基体偏压，以检测该存储单元在不同的基体偏压作用下的该存储位电压的变动量；以及建立该组基体偏压与该存储单元的该存储位电压的变动量的对应关系表。

上述的降低NROM存储器的编程干扰的方法中，所述的与选中的存储单元同一位线的未选中存储单元的状态包括未编程和已编程。

上述的降低NROM存储器的编程干扰的方法中，该基体偏压为正电压，该正电压例如介于0.1～0.5V之间。

本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：通过选取适当的基体偏压，使BL干扰降低到可容忍的程度，且不影响存储器的编程效能。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是NROM存储器NROM单元的半导体结构图。

图2是包含NROM单元的非易失性存储器的阵列结构图。

图3是本发明中的不同基体偏压与相邻编程单元的编程干扰的关系图。

图4是本发明中的不同基体偏压与相邻未编程单元的编程干扰的关系图。

具体实施方式

本发明的基本构思是寻找使未选中存储单元的编程干扰最小化的条件，且同时保持选中的存储单元具有良好的编程效能。

在以下描述中，如无特别说明，将NROM单元的源/漏极中施加高电压的一极视为漏极，而施加低电压的一极视为源极。

仍然参阅图2所示，来考察单个NROM单元中的存储位电压在编程后受到BL干扰时的情形。以NROM单元202为例，当对字线WL2施加栅极电压Vg，对位线BL1和BL2分别施加源极电压Vs和漏极电压Vd，且同时施加一基体偏压Vb，对NROM单元202的存储位202b编程后，存储位202b将处于一高开启电压Vt。而当对NROM单元201编程时，将对字线WL1施加栅极电压Vg，对位线BL1和BL2分别施加源极电压Vs和漏极电压Vd，同时施加一基体偏压Vb，此时字线WL2被施加电压Vg＝0，即NROM单元202未被选中，由于BL干扰的作用，存储位202b的电压Vt将下降至Vt’，由此产生一变动量DVt＝Vt’-Vt。可以用|DVt|大小来衡量BL干扰的程度，|DVt|越大，则BL干扰越大，反之，则BL干扰越小。

由于基体效应的存在，在不同的基体偏压Vb下，该变动量DVt将呈现截然不同的值，当选取特定的基体偏压Vb，例如选取一适当的正电压时，可以使该变动量DVt的值明显降低，由此可以降低BL干扰的影响。

下面以实际的例子来说明基体效应对编程干扰的影响。需要指出的是，下面所列举的各参数的值仅仅是特定情形下的例子，对于不同的存储器件，其编程的条件往往各不相同，因此需要针对其特定的特征参数进行选取和试验。

首先，以一普通的编程模式对NROM单元202编程，即对其存储位202b充电，其充电条件为：Vs＝0.3V(对BL1)，Vg＝7.5V+nativeVt，Vd＝2.5～6.5V(对BL2)，Vd step＝0.1V，PW＝0.5usec，Vb＝0V。其中native Vt为存储位202b未编程前本身所具有的电压。漏极电压Vd为不断升高的阶梯形电压，其每阶增加的幅度为0.1V，而每阶的脉冲宽度(Pulse Width，PW)为0.5微秒。编程后，通过检测可知存储位202b处于一高电压Vt。

其次，以一干扰模式对NROM单元202施加电压，亦即模拟NROM单元202处于BL干扰影响下(如此刻正对NROM单元201的存储位201b编程)被施加的电压。保持Vg＝0V，Vs＝0.1V(对BL1)，Vd＝4.5～5.5V(对BL2)，Vdstep＝0.1V，PW＝10msec，选择不同的Vb。下表1示出干扰模式下各电压的选取。

表1

测量在不同基体偏压Vb下所产生的变动量DVt，其结果以如图3所示的图表示出。在图3中，横轴表示漏极电压Vd阶梯式升高的过程，纵轴表示存储位202b的电压Vt的变动量-DVt。由图3可以看出，当基体偏压约为0V时，相邻单元202的BL干扰可达到-1.30V。而当施加一约为0.3V的正电压至基体时，相邻单元的BL干扰可减小到-0.64V，减小幅度达到50％。因此，通过建立此组基体偏压Vb与该NROM单元的存储位电压的变动量DVt的对应关系表，可以在编程时作为选取合适基体偏压Vb的依据。

请回到参阅图2所示，再来考察单个NROM单元中的存储位电压在未编程时受到BL干扰时的情形。仍以NROM单元202为例，如果它处于未编程状态，则其存储位202b具有一初始电压Vt，Vt是一低电压。而当对NROM单元201编程时，将对字线WL1施加栅极电压Vg，对位线BL1和BL2分别施加源极电压Vs和漏极电压Vd，并且施加一基体偏压Vb，此时字线WL2被施加电压Vg＝0，即NROM单元202未被选中，由于BL干扰的作用，存储位202b的电压Vt将上升至Vt’，由此产生一变动量DVt＝Vt’-Vt。

由于基体效应的存在，在不同的基体偏压Vb下，该变动量DVt将呈现截然不同的值，当选取特定的基体偏压Vb，例如选取一适当的正电压时，可以使该变动量DVt具有很小的值，由此可以降低BL干扰的影响。

下面以实际的例子来说明此情形下基体效应对编程干扰的影响。需要指出的是，下面所列举的各参数的值仅仅是特定情形下的例子，对于不同的存储器件，其编程的条件往往各不相同，因此需要针对其特定的特征参数进行选取和试验。

首先，测量存储位202b的初始电压Vt。测量的方法是，选择Vs＝0V，Vg＝0V～7V，Vd＝1.3V，Vb＝0V；PW＝0.5us。其中Vg是从0V逐渐升高至7V。

其次，以干扰模式对NROM单元202施加电压，亦即模拟NROM单元202处于BL干扰影响下(如此刻正对NROM单元201的存储位201b)编程)被施加的电压。保持Vg＝0V，Vs＝0.1V(对BL1)，Vd＝4.5～5.5V(对BL2)，Vd step＝0.1V，PW＝10msec，选择不同的Vb。此干扰模式下各电压的选取请参照前述的表1。

测量在不同基体偏压Vb下所产生的变动量DVt，其结果以如图4所示的图表示出。在图4中，横轴表示漏极电压Vd阶梯式升高的过程，纵轴表示存储位202b的电压Vt的变动量DVt。由图4可以看出，当基体偏压约为0V时，相邻单元202的BL干扰可达到0.97V。而当施加一约为0.3V的正电压至基体时，相邻单元的BL干扰可减小到0.39V，减小幅度达到60％。因此，通过建立此组基体偏压Vb与该NROM单元的位线干扰(以存储位电压的变动量DVt衡量)的对应关系表，可以在编程时作为选取合适基体偏压Vb的依据。

对比图3和图4可知，无论对于相邻单元已被编程还是未被编程，基体偏压Vb对BL干扰的抑制作用是十分一致的，这使得我们可以只根据一种情形来选取基体电压即可适应上述两种情形。

上述过程是以NROM单元的一侧存储位(图2中的右侧)为例进行说明的，然而对于另一侧存储位(图2中的左侧)来说，其过程是类似的，差别仅在于源极和漏极选取的不同。此外，上述过程仅例举了相邻的NROM单元201、202之间的干扰，然而应当指出，在同一位线(如位线BL1、BL2)上不相邻单元之间的干扰，同样适用上述过程。此外，如果考虑同一位线上的一系列在后编程的单元对在先编程的单元的叠加影响，则在上述干扰模式模拟中增大编程的脉冲宽度(PW)，例如使PW＝10msec甚至更大。

根据上述结果，设计本发明的降低NROM存储器的编程干扰的方法，其中，对选中的NROM单元进行编程，以及与此同时，选择一特定的基体偏压Vb，使该基体偏压Vb施加至同一位线的未选中NROM单元中。

在一个实施例中，该特定的基体偏压Vb可从一表格中选取，其中该表格包含NROM单元的基体偏压与存储位的电压变动量的对应关系，根据该对应关系，可根据对存储位的电压变动量的容忍度选择适当的基体偏压。

上述表格可通过预先进行的试验建立并储存，其建立的详细过程已如前文所述，在此不再重复。此外，对于不同种类的存储器，可分别进行试验以建立各自的表格。

在一个实施例中，该特定的基体偏压Vb为一个正电压，而其范围介于0.1～0.5V之间，视具体NROM存储器而定。需要指出的是，虽然随着Vb的增大，其对BL干扰的降低效果愈加明显，然而Vb的值超过一定限度时将影响编程效果。因此Vb的选取以使BL干扰降低到可容忍的程度，且不影响存储器的编程效能为限。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (8)

1.一种降低氮化物只读存储器的编程干扰的方法，用以降低氮化物只读存储器编程中的位线干扰，该氮化物只读存储器具有一存储单元阵列，该阵列中的存储单元的栅极连接多条字线，该阵列中的存储单元的源极或漏极连接多条位线，其特征在于，该方法包括以下步骤：

a.对选中的存储单元编程；以及

b.在步骤a的同时，对该氮化物只读存储器施加一特定的基体偏压，使该基体偏压施加至与选中的存储单元同一位线的未选中存储单元，该基体偏压是根据对位线干扰的容忍度，从包含存储单元的基体偏压与位线干扰的对应关系的表格中选取，该位线干扰是以该未选中单元的电压变动量来衡量。

2.如权利要求1所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，该步骤a进一步包括：通过一字线施加一栅极电压至选中的存储单元的栅极，以及通过两位线分别施加一源极电压和一漏极电压至选中的存储单元的源极和漏极。

3.如权利要求1所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，还包括测量一组基体偏压与位线干扰的对应关系，以预先建立该表格。

4.如权利要求3所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，预先建立该表格的步骤包括：

以一编程模式对一存储单元的一存储位进行编程，检测该存储位的电压；

以一干扰模式对该存储单元施加电压，其中选择一组不同的基体偏压，并检测该存储单元在不同的基体偏压作用下的存储位电压的变动量；

建立该组基体偏压与该存储单元的存储位电压的变动量的对应关系表。

5.如权利要求3所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，预先建立该表格的步骤包括：

测量一存储单元的一存储位的初始电压；

以一干扰模式对该存储单元的该存储位施加电压，并且选择一组不同的基体偏压，以检测该存储单元在不同的基体偏压作用下的该存储位电压的变动量；

建立该组基体偏压与该存储单元的该存储位电压的变动量的对应关系表。

6.如权利要求1所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，所述与选中的存储单元同一位线的未选中存储单元的状态包括未编程和已编程。

7.如权利要求1所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，该基体偏压为正电压。

8.如权利要求1所述的降低氮化物只读存储器的编程干扰的方法，其特征在于，该基体偏压介于0.1～0.5V之间。

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