JP4212432B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents

不揮発性半導体記憶装置とその製造方法 Download PDF

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Description

本発明は、不揮発性半導体記憶装置とその製造方法に係り、特にNOR 型不揮発性半導体メモリのセルアレイ内のソース配線の構造とその製造方法に関する。
図１は、フローティングゲート型のNOR 型フラッシュメモリ(Flash Memory)のセルアレイ内の一部を取り出して等価回路を示している。図２は、図１のNOR 型フラッシュメモリのセルアレイの一部を取り出してレイアウトの一例を示している。
図１および図２に示すNOR 型のセルアレイは、半導体基板の表層部に形成されたウェル領域上にメモリセルMCが行列状に配列されて構成されている。各メモリセルMCは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート（フローティングゲートおよびコントロールゲート）構造を有するセルトランジスタからなる。
上記NOR 型のセルアレイでは、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルがそれぞれのソース領域Ｓを共有し、メモリセルの各列間がトレンチ型の素子分離領域（STI 領域）で分離されている。
そして、セルアレイ上で同一行のメモリセルのコントロール電極に共通に連なるように複数のワード線WLが行方向に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる複数のローカルソース線LSが行方向に配設されている。
また、セルアレイ上で同一列のメモリセルのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線BLが列方向に配設され、複数のローカルソース線LSに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）MSがビット線BL配列内で間欠的に列方向に配設されている。
上記したように隣り合う２個のセルトランジスタで共有するドレインＤは、ドレインコンタクトDCを介して低抵抗のビット線BLに繋がっている。また、隣り合う２個のセルトランジスタで共有するソースＳは、ワード線WL間でワード線WLと平行して存在するローカルソース線LSに繋がっており、このローカルソース線LSはソース線コンタクトSCを介して低抵抗のメインソース線MSに繋がり、セルアレイ外部から電位が与えられる。
上記構成のNOR 型フラッシュメモリは、セルにデータを書き込むためにチャネルホットエレクトロン注入を用いてフローティングゲートへ電子注入を行う時、セルのソースＳとウェル領域には接地電位与える。そして、コントロールゲートとドレインＤに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線WLとビット線BLを介して外部回路から与える。
このようなチャネルホットエレクトロンによる電子注入方式では、電子のフローティングゲートへの注入効率が低いので、セルのソース・ドレイン間に大きな電流を流さないと十分なセルの書込み特性が得られない。したがって、セルのドレインとソースは、低い電気抵抗で所定の電位に繋がることが望まれる。
しかし、従来のNOR 型フラッシュメモリにおいては、ソース配線は、抵抗の高いローカルソース線LSと低抵抗のメインソース線MSで形成されているので配線長が長くなり、選択するセルのソースまでのソース配線の抵抗が高くなり易い。特に、書込み時には、ソース配線に大きな電流が流れるのでソース配線の抵抗は無視できず、選択したセルのソース電位の浮きが発生し、書込み特性の劣化が発生する。
この問題は、複数のビット線BLを同時に選択して同時に書込みを行う場合、複数のセルの書込み電流が同時に同じソース線に流れるので、ソース線の電位上昇がより大きくなり、書込み特性の顕著な劣化を引き起こす問題となる。
この問題を解決するために、図２において、低抵抗のメインソース線MSとローカルソース線LSとのコンタクト箇所を増やす（隣り合うソース線MS相互の間隔を短くする）ことでローカルソース線の配線長を短くすることによって、ソース線の電位上昇を抑えることが考えられるが、メインソース線の本数が増える分だけセルアレイの面積が増加する。
なお、特許文献１の「半導体集積回路」には、STI 領域を素子領域表面より低い位置まで掘り下げて両側のｎ型ソース領域を露出させるように凹部を形成し、この凹部内で両側のｎ型ソース領域同士を電気的に接続する配線用導電層（ローカルソース線）を埋め込む技術が開示されている。
特開２０００−２６９４６７号公報（図１、図２）
上記したように従来のフローティングゲート型のNOR 型フラッシュメモリは、ソース配線の経路が長いので、選択するセルのソースまでのソース配線の抵抗が高くなり易く、書込み時に選択したセルのソース部分で電位の浮きが発生し、書込み特性の劣化が発生するという問題があった。
本発明は上記の問題点を解決すべくなされたもので、セルアレイ内において金属配線からなるローカルソース線とセルアレイを包含するウェル領域との距離を短くした状態で両者を電気的に接続し、選択したセルのソースまでのソース配線抵抗を低くし、選択したセルにデータを書き込む時のセルのソース電位の浮きを抑制でき、セルの書込み特性の劣化を防止でき、同時に書き込めるセルの数を増やすことが可能になる不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
本発明の不揮発性半導体記憶装置は、半導体基板の表層部に形成されたウェル領域内にソース・ドレイン領域およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、前記セルアレイの同一行のメモリセルの各ソース領域上および各素子分離領域上に存在するように行方向に配設され、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線とを具備し、前記ローカルソース線の下方に位置する前記素子分離領域内の埋め込み材の高さは前記メモリセルのソース領域の拡散深さ位置よりも低く、前記ローカルソース線は、前記各ソース領域と各素子分離領域とがそれぞれ隣り合う部分で前記ウェル領域と電気的に導通していることを特徴とする。
本発明の不揮発性半導体記憶装置の製造方法の第１の態様は、半導体基板の表層部に形成されたウェル領域にソース・ドレイン拡散層およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、前記セルアレイの行方向に配設され、同一行のメモリセルの各ソース領域上および各素子分離領域上に存在し、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線とを具備する不揮発性半導体記憶装置を製造する際、シリコン基板の表層部に形成されたウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記浮遊ゲートを形成するための第１の電極層を形成する工程と、前記第１の電極層、前記ゲート絶縁膜および前記ウェル領域を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、前記溝内に素子分離用絶縁膜を埋め込み、前記ローカルソース線の下方の素子分離領域用の溝内の埋め込み材の全体、または、前記埋め込み材が前記半導体基板に接する部分の高さが前記ローカルソース線の下方の前記ソース領域より低くなるようにエッチングする工程と、全面にゲート間絶縁膜を形成する工程と、全面に第２の電極層を形成する工程と、前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記ゲート間絶縁膜および前記第１の電極層をパターニングすることにより、前記制御ゲート線およびメモリセル毎に分離された浮遊ゲートを得る工程と、前記メモリセルのドレイン・ソース領域を形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜に対して前記セルアレイにおける同一列のメモリセルの前記ドレイン領域上にビット線用コンタクトホールを形成するとともに、前記セルアレイにおける同一行のメモリセルのソース領域上およびソース領域間の素子分離領域上で連続するようにローカルソース線埋め込み用溝を形成する工程と、全面にメタルを堆積し、前記ビット線用コンタクトホールの内部および前記ローカルソース線埋め込み用溝の内部にメタルを埋め込み、ビット線用コンタクトプラグを形成するとともに前記メモリセルの各ソース領域と各素子分離領域とがそれぞれ隣り合う部分で前記ウェル領域と電気的に導通する前記ローカルソース線を形成する工程とを具備することを特徴とする。
本発明の不揮発性半導体記憶装置の製造方法の第２の態様は、半導体基板の表層部に形成されたウェル領域にソース・ドレイン拡散層およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、前記セルアレイの行方向に配設され、同一行のメモリセルの各ソース領域上および各素子分離領域上に存在し、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線とを具備する不揮発性半導体記憶装置を製造する際、シリコン基板の表層部に形成されたウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記浮遊ゲートを形成するための第１の電極層を形成する工程と、前記第１の電極層、前記ゲート絶縁膜および前記ウェル領域を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、前記溝内に素子分離用絶縁膜を埋め込み、前記素子分離用絶縁膜を研磨して平坦化を行なう工程と、全面に再び第１の電極層を形成する工程と、前記素子分離用絶縁膜の上方で前記浮遊ゲートを分離するために前記第１の電極層にセルスリットを形成する工程と、前記セルスリットの底面下の前記素子分離領域をエッチングしてディープスリットを形成する工程と、全面にゲート間絶縁膜を形成する工程と、全面に第２の電極層を形成する工程と、前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターニングすることにより、前記制御ゲート線およびメモリセル毎に分離された浮遊ゲートを得る工程と、前記メモリセルのドレイン・ソース領域を形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜に対して前記セルアレイにおける同一列のメモリセルの前記ドレイン領域上にビット線用コンタクトホールを形成するとともに、前記セルアレイにおける同一行のメモリセルのソース領域上およびソース領域間の素子分離領域上で連続するようにローカルソース線埋め込み用溝を形成する工程と、前記ディープスリットの底面下の前記素子分離領域をウェル領域に到達するまでエッチングする工程と、全面にメタルを堆積し、前記ビット線用コンタクトホールの内部および前記ローカルソース線埋め込み用溝の内部にメタルを埋め込み、ビット線用コンタクトプラグを形成するとともに前記ディープスリットの各形成位置で前記ウェル領域と電気的に導通する前記ローカルソース線を形成する工程とを具備することを特徴とする。
本発明の不揮発性半導体記憶装置によれば、NOR 型フラッシュメモリのセルアレイ内でローカルソース線とウェル領域との距離を短くした状態でローカルソース線とセルアレイを包含するウェル領域とを電気的に接続しているので、選択したメモリセルにデータを書き込む時のメモリセルのソース電位の浮き（ローカルソース線の電位上昇）を抑制することができ、メモリセルの書込み特性の劣化を防止することができ、同時に書き込めるセルの数を増やすことができる。この場合、チャネル消去、チャネルホットエレクトロン書込みを行うNOR型フラッシュメモリセルであれば、その動作に際してセルソースとウェル領域は必ず同電位に設定されるので、ローカルソース線とウェル領域が電気的に接続されていても問題はない。
本発明の不揮発性半導体記憶装置の製造方法の第１の態様によれば、ローカルソース線埋め込み底のシリサイド層を厚く、ビット線コンタクト底のシリサイド層を薄く形成することが可能になる。
本発明の不揮発性半導体記憶装置の製造方法の第２の態様によれば、ローカルソース線底のSTI 領域の一部にウェル領域に到達する穴を開口し、この開口を通じてローカルソース線をウェル領域に直接に接続することが可能になる。
＜第１の実施形態＞
第１の実施形態では、チャネル消去、チャネルホットエレクトロン書込みを行うNOR 型フラッシュメモリセルのアレイ内のローカルソース線として、例えばタングステン(W) を用いたLI(Local Interconnect)配線を有するセルアレイの構造とその製造方法の一例について説明する。
図１は、フローティングゲート型のNOR 型フラッシュメモリ(Flash Memory)のセルアレイ内の一部を取り出して等価回路を示している。図２は、図１のNOR 型フラッシュメモリのセルアレイの一部を取り出してレイアウトの一例を示している。
図１および図２に示すNOR 型のセルアレイは、半導体基板の表層部に形成されたウェル領域上にメモリセルMCが行列状に配列されて構成されている。各メモリセルMCは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するセルトランジスタからなる。
上記NOR 型のセルアレイでは、隣り合う２個で１組をなすメモリセルMCがそれぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルMCがそれぞれのソース領域Ｓを共有し、メモリセルMCの各列間がトレンチ型の素子分離領域（STI 領域）で分離されている。
そして、セルアレイ上で同一行のメモリセルMCのコントロール電極に共通に連なるように複数のワード線WLが行方向に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる複数のローカルソース線LSが行方向に配設されている。
また、セルアレイ上で同一列のメモリセルのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線BLが列方向に配設され、複数のローカルソース線LSに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）MSがビット線BL配列内で間欠的に列方向に配設されている。
上記したように隣り合う２個のセルトランジスタで共有するドレインＤは、ドレインコンタクトDCを介して低抵抗のビット線BLに繋がっている。また、隣り合う２個のセルトランジスタで共有するソースＳは、ワード線WL間でワード線WLと平行して存在するローカルソース線LSに繋がっており、このローカルソース線LSはソース線コンタクトSCを介して低抵抗のメインソース線MSに繋がり、セルアレイ外部から電位が与えられる。
上記構成のNOR 型フラッシュメモリは、セルにデータを書き込むためにチャネルホットエレクトロン注入を用いてフローティングゲートへ電子注入を行う時、セルのソースＳとウェル領域には接地電位を与える。そして、コントロールゲートとドレインＤに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線WLとビット線BLを介して外部回路から与える。
図３乃至図１９は、第１の実施形態に係るNOR 型フラッシュメモリの製造工程を概略的に示す断面図である。以下、セル領域および周辺領域（周辺トランジスタ形成領域）の断面、セル領域における図２中のワード線に沿うＷ−Ｗ´線断面、LI配線（ローカルソース線）に沿うＬ−Ｌ´線断面、セル列に沿うＣ−Ｃ´線断面、図１６中のビット線コンタクト列に沿うＡ−Ａ´線断面に着目して製造工程を説明する。なお、周辺領域は、低耐圧系の周辺トランジスタを形成する低耐圧領域と、高耐圧系の周辺トランジスタを形成する高耐圧領域を含む。
まず、図３に示すように、半導体基板、本例では、Ｐ型シリコン基板（P-type Si 基板）２０の表面に熱酸化法などによりパッド酸化膜（Pad 酸化膜）２１を例えば5nm 〜25nm形成する。そして、フォトリソグラフィー法によりフォトレジストの所望のパターン（以下、レジストパターンと称する）を形成し、パッド酸化膜２１を介してイオン注入を行い、セル領域に深いＮウェル２２およびＰウェル２３、周辺領域にＮウェル２４およびＰウェル２５を形成し、閾値調整のためのチャネルイオン注入を行う。
次に、パッド酸化膜２１を除去し、図４に示すように、セルのトンネル酸化膜２６を例えば5nm 〜10nm形成し、後工程でセルのフローティングゲートとなるポリシリコン２７を堆積した後、酸化ブロック用の窒化膜２８を例えば70nm堆積する。
次に、セル領域をレジストパターン（図示せず）により覆い、ドライエッチング法により周辺領域の窒化膜２８とポリシリコン２７を除去し、ウェットエッチングにより周辺領域のトンネル酸化膜２６を除去する。この後、周辺領域の基板上に熱酸化により第１のゲート酸化膜２９を例えば10nmから30nmの範囲で所定の膜厚に形成する。この時、セル領域のポリシリコン２７は、表面の窒化膜２８によりブロックされるので酸化されることはない。
次に、周辺領域のうちの低耐圧領域以外をレジストパターン（図示せず）により覆い、ウェットエッチングにより低耐圧領域の第１のゲート酸化膜２９を除去し、上記レジストパターンを除去した後に熱酸化を行う。これにより、図５に示すように、低耐圧領域に低耐圧系の周辺トランジスタの第２のゲート酸化膜３０を例えば3 〜7nm で形成する。この時、低耐圧領域以外の周辺領域（高耐圧領域）は、第１のゲート酸化膜２９上に第２のゲート酸化膜３０を積み増したゲート酸化膜３１になり、このゲート酸化膜３１は高耐圧系の周辺トランジスタのゲート酸化膜となる。
次に、図６に示すように、全面にポリシリコン３２と窒化膜３３を順に堆積した後、所望のレジストパターン（図示せず）を形成し、ドライエッチングによりセル領域上の窒化膜３３とポリシリコン３２を除去する。この際、ポリシリコン３２はセル領域のポリシリコン２７と同じ膜厚にし、また、窒化膜３３はセル領域の窒化膜２８と同じ膜厚とする。
次に、図７に示すＷ−Ｗ´線断面のように、全面にTEOS系の酸化膜３４を100nm 〜250nm の膜厚になるように堆積した後、セル領域の活性領域をパターニングするための所望のレジストパターン３５を形成する。そして、このレジストパターン３５をマスクとしてドライエッチングにより酸化膜３４、窒化膜２８、ポリシリコン２７の順に除去する。
この後、レジストパターン３５を従来例の工程におけるレジスト剥離のプロセスと同様に除去することにより、レジストパターン３５が活性領域の酸化膜３４／窒化膜２８／ポリシリコン２７にパターン転写される。
次に、図８に示すＷ−Ｗ´線断面のように、酸化膜３４／窒化膜２８／ポリシリコン２７の積層膜をハードマスクとして、セル領域の酸化膜２６とＰウエル２３をRIE 法によりエッチングして素子分離領域用の溝を形成した後、熱酸化法などにより2nm 〜4nm の酸化膜３６を形成する。
次に、素子分離領域の埋め込み材となる酸化膜３７を堆積する。この際、例えばSiH4 系の膜を高密度プラズマ（High Density Plasma ;HDP ）法により、素子分離領域用の溝の内部からマスク材まで十分に埋め込める条件で埋め込み酸化膜３７の堆積を行う。
そして、化学的機械研磨（Chemical Mechanical Polishing ;CMP ）法により、窒化膜２８を研磨のストッパーとして埋め込み酸化膜３７および酸化膜３４を研磨し、埋め込み酸化膜３７の平坦化を行うことにより、STI 領域３７´を形成する。次に、ホット(Hot) リン酸などによるウェットエッチングにより窒化膜２８を除去した後、図９に示すＷ−Ｗ´線断面のように、セルのフローティングゲートとなるリン・ドープト・ポリシリコン３８を堆積する。
次に、図１０に示すＷ−Ｗ´線断面のように、セルのフローティングゲートを形成するために、所望のレジストパターン（図示せず）を形成し、ドライエッチング法によりSTI領域３７上でポリシリコン３８を分離するようにセルスリット３９を形成する。この後、上記レジストパターンを除去し、全面にゲート間絶縁膜として例えば酸化膜／窒化膜／酸化膜が積層されたONO 絶縁膜４０を形成し、さらに、コントロールゲートとなるポリシリコン４１を堆積する。そして、セル領域をレジストパターン４２で覆い、ドライエッチング法により周辺領域上からポリシリコン４１とONO 絶縁膜４０を除去する。
次に、上記レジストパターン４２を除去し、図１１に示すＣ−Ｃ´線断面のように、全面にタングステンシリサイド(WSi) 膜４３を例えば100nmの厚さで、ゲート電極加工時のハードマスクとなるTEOS系酸化膜４４を例えば25nmの厚さで順次堆積する。次に、セルおよび周辺トランジスタのゲートを加工形成するために所望のレジストパターン４５を形成し、これをマスクとしてドライエッチング法によりTEOS系酸化膜４４をパターニングしてハードマスクを形成する。
次に、図１２に示すＣ−Ｃ´線断面のように、ハードマスク４４を用いてドライエッチングにより周辺領域のWSi 膜４３、ポリシリコン３８、ポリシリコン２７と、セル領域のWSi 膜４３とポリシリコン膜４１を除去する。この際、セル領域ではONO 膜４０がエッチングストッパーとなる。
次に、図１３に示すＣ−Ｃ´線断面のように、セルの積層ゲート構造を加工形成するために、フォトレジストを塗布し、周辺領域を覆い、セル領域のみ開口するようにパターニングして所望のレジストパターン４６を形成し、ハードマスク４４を用いてドライエッチングによりセル領域のONO 膜４０、ポリシリコン３８、ポリシリコン２７を除去する。
次に、図１４に示すＣ−Ｃ´線断面のように、酸化を行い、ゲートのWSi 膜４３ならびにポリシリコン膜４１、３８、２７の各側面に所望の厚さの後酸化膜４７を形成する。この後、セルと周辺トランジスタをライトリー・ドープト・ドレイン(LDD) 構造で形成するために、セルと周辺トランジスタの低濃度のN 拡散層４８を形成するためのイオン注入を行う。次に、サイドウォールスペーサーとなる窒化膜を所望の厚さに堆積し、これをエッチバックしてサイドウォールスペーサー４８を形成する。この後、セルと周辺トランジスタの高濃度のN+拡散層４９を形成するためのイオン注入を行う。
次に、図１５に示すＣ−Ｃ´線断面のように、コンタクト開口時にストッパーとなるバリア窒化膜５０を堆積し、この上に層間絶縁膜となるボロン・リン・シリケート・グラス(BPSG)膜５１を堆積する。そして、BPSG膜５１をリフローした後にCMP 法により研磨して平坦化した後、TEOS系酸化膜５２を堆積する。
次に、所望のレジストパターン５５を形成し、これをマスクとしてドライエッチング法によりバリア窒化膜５０をストッパーとしてTEOS系酸化膜５２、BPSG膜５１を除去することにより、セルのドレイン上のビット線用コンタクトホール５３とセルのソースをSTI 領域を跨いで繋ぐローカルソース線となるローカル・インターコネクト(Local Interconnect ;LI) 配線用溝５４と周辺トランジスタのコンタクトホール（図示せず）を形成する。
図１６は、図１５の上方からみた平面レイアウトを示している。図１６中、セル列に沿うＣ−Ｃ' 線断面は図１５に示した通りであり、LI配線コンタクト列に沿うＬ−Ｌ´線断面およびビット線コンタクト列に沿うＡ−Ａ´線断面は後で示す。
次に、図１５中のレジストパターン５５を剥離した後に、ドライエッチングによりビット線用コンタクトホール底とLI配線用溝底のバリア窒化膜５０を除去し、ビット線用コンタクト部とLI配線用溝部のSi基板を露出させる。
この際、図１６に示したように、ビット線用コンタクトホールよりもLI配線用溝のような開口面積の大きい平面短冊状のパターンでは、窒化膜５０と酸化膜の選択比を下げる条件で加工を行うと、図１５中のTEOS系酸化膜５２およびBPSG膜５１のエッチング除去が一層進む。これにより、図１７（ａ）に示すＡ−Ａ´線断面のように、ビット線用コンタクトホール部ではSTI 領域３７´が落ち込むことはないが、図１７（ｂ）に示すＬ−Ｌ´線断面のように、LI配線用溝部ではSTI 領域３７´をSi基板表面より落とし込むことが可能となる。
次に、図１８（ａ）に示すＡ−Ａ´線断面および図１８（ｂ）に示すＬ−Ｌ´線断面のように、バリアメタルとなるTi膜／TiN 膜５５をスパッタ法により堆積する。
この際、ビット線用コンタクトホールの底では立体角が小さく、開口面積が大きい短冊状のパターンを有するLI配線用溝の底では立体角が大きく、ビット線用コンタクトホール底のSi基板上に堆積されるTi／TiN 膜５５ａおよびLI配線用溝底のSi基板上に堆積されるTi／TiN 膜５５ｂの膜厚は、Si基板上の底から見上げた時の立体角に依存する。この効果を利用すると、ビット線用コンタクトホール底のTi／TiN 膜５５ａを薄く、LI配線用溝底のTi／TiN 膜５５ｂを厚く堆積することが可能となる。
このバリアメタルのTi膜厚を例えば10nm〜50nmの範囲で調整することにより、ビット線用コンタクトホール底でのTiシリサイド膜厚をセルの拡散層（N+ドレイン拡散層）４９より十分浅くし、LI配線用溝底でのTiシリサイド膜厚を拡散層（N+ソース拡散層）４９の深さまで達する膜厚に調整することが可能となる。
次に、図１９（ａ）に示すＡ−Ａ´線断面および図１９（ｂ）に示すＬ−Ｌ´線断面のように、配線材となるW 膜５６を堆積し、ビット線用コンタクトホール５３とLI配線用溝５４の埋め込みを行う。この後、W 膜５６とTi／TiN 膜５５の露出部分をCMP により研磨して除去する。
次に、TEOS系の酸化膜５７を堆積した後、所望のレジストパターンを形成し、W 膜５６からなるビット線用コンタクトプラグに接続するためのヴィアホール５８とW 膜５６からなるLI配線に接続するためのヴィアホール５９をドライエッチングにより開口する。次に、バリアメタルとなるTiN 膜６０を堆積し、その上に配線材となるW 膜６１を堆積し、ヴィアホール５８、５９の埋め込みを行う。次に、CMP によりW 膜６１とTiN 膜６０の露出部分を研磨して除去した後に、メタル配線層を堆積し、それをパタ−ニングしてメタル配線（図２中のビット線BL、メインソース線MS）６２を形成する。この後、上部の配線層（図示せず）およびパッシベーション層（図示せず）を形成し、パッド領域に対応して開口を行う。
上記構造によれば、LI配線用溝底のローカルソース線５６のシリサイド層がセルのN+ソース拡散層４９より深くなり、ローカルソース線５６をＰウェル２３と直接的に接続することができ、両者の電気的な導通が良好となる。この場合、LI配線用溝底のシリサイド層を厚く、ビット線用コンタクトホール底のシリサイド層を薄く形成することにより、ローカルソース線５６とセルのＰウェル２３との電気的な導通をとり易くし、ドレインコンタクトとＰウェルと２３の電気的な絶縁が確保できる。
＜第１の実施形態の変形例１＞
図２０は、図９に示した構造の変形例として、ポリシリコン３８の堆積前に、酸化膜３７をエッチングするようなウェット処理を加えることにより、STI 領域３７´の肩部を落とした（丸めた）構造を示している。ここでは、Ｗ−Ｗ´線断面を示しているが、Ｌ−Ｌ´線断面でもSTI 領域３７´の肩部を落とした構造になっている。
図２１は、図２０に示した構造に対して、図１０乃至図１７に示した工程と同様の工程を実施することによって、LI配線用溝部分でSTI 領域３７´の肩部をさらに落とし込んだ構造を示している。
図２２は、図２１に示した構造に対して、厚いシリサイド層６７を形成した後に、図１８乃至図１９に示した工程と同様の工程を実施してLI配線５６を形成することによってLI配線５６を半導体基板２０内のＰウェル２３と電気的に接続した例を示している。
上記構造によれば、LI線５６のシリサイド層６７がセルのN+ソース拡散層４９より深くなり、LI線５６がＰウェル２３に直接に接続され、両者の電気的な導通が良好となる。
＜第１の実施形態の変形例２＞
図２３は、図１７（ｂ）に示した構造の変形例として、図１５中に示したTEOS系酸化膜５２、BPSG膜５１、バリア窒化膜５０に対するドライエッチングによるエッチング時間を調整することにより、LI配線用溝部分でSTI 領域３７´が掘れている部分の深さをセルのN+拡散層（ソース拡散層）４９の底部よりも深くした構造を示している。
図２４は、図２３に示した構造に対して、厚いシリサイド層６７を形成した後に、図１８乃至図１９に示した工程と同様の工程を実施してLI配線５６を形成することによってLI配線５６を半導体基板２０内のＰウェル２３と電気的に接続した例を示している。
上記構造は、LI線５６の下方に位置するSTI 領域３７´内の埋め込み材の高さはメモリセルのN+ソース拡散層４９の拡散深さ位置よりも低く、かつ、LI線５６とＰウェル２３が直接に接続されている。このような構造によれば、LI線５６のシリサイド層６７とＰウェル２３の間の電気的な導通がとり易いが、これとは逆に、ドレイン側のシリサイド層６７とＰウェル２３の間の距離を確保できるので、ドレインとウェル領域の耐圧確保が可能となり、ドレイン側の耐圧の劣化を無くすることができる。
＜第２の実施形態＞
第２の実施形態では、第１の実施形態と同様に、チャネル消去、チャネルホットエレクトロン書込みを行うNOR 型フラッシュメモリセルのセルアレイ内のローカルソース線にタングステン(W) を用いたLI配線を有するメモリセルの構造とその製造方法の一例について説明する。
第２の実施形態では、第１の実施形態において図１乃至図１０に示した工程と同様の工程を実施し、セルのフローティングゲートを形成するためにSTI 領域３７´上でポリシリコン３８にセルスリット３９を形成する。この後、図２５に示すように、STI 領域３７´の埋め込み材をエッチングして所定の深さまで落とし込むことによって、ディープスリット６３を形成する。このディープスリット６３のパターンは、LI配線を形成する部分にも形成しておく。この後、セルフローティングゲートとコントロールゲート間のONO 絶縁膜６４を形成し、コントロールゲートとなるポリシリコン６５を堆積した後、ゲート加工を行う。
さらに、第１の実施形態と同様の工程により、図２６に示すように、BPSG膜５１の埋め込み、TEOS系酸化膜５２の堆積まで行う。次に、第１の実施形態と同様の工程により、ビット線用コンタクトホールとLI配線用溝を形成し、ドライエッチングによりバリア窒化膜６６をストッパーとしてTEOS系酸化膜５２、BPSG膜５１を除去する。このTEOS系酸化膜５２、BPSG膜５１の除去に際して、窒化膜と酸化膜の選択比を下げるような条件で加工を行うと、コンタクトホールよりもLI配線溝のような開口面積の大きい短冊状のパターンではエッチングが一層進む。
次に、第１の実施形態と同様の工程により、ドライエッチングによりビット線用コンタクトホール底とLI配線用溝底のバリア窒化膜６６を除去し、コンタクト部とLI配線部のSi基板を露出させる。このバリア窒化膜６６の除去に際しては、最初に酸化膜と窒化膜の選択比をとる条件でディープスリット６３部のバリア窒化膜を除去し、次に酸化膜と窒化膜の選択比を落とす条件で加工を行うことにより、図２７に示すように、ディープスリット底のSTI 領域３７´の酸化膜３７を除去し、Ｐウェル２３まで貫通させる。
この後、第１の実施形態と同様の工程を実施して製造プロセスが終了すると、図２８に示すように、STI 領域３７´の底にシリサイド６９を介してLI配線５６とＰウェル２３を接続した構造を持つNOR 型フラッシュメモリが得られる。
上記構造によれば、ローカルソース線５６をＰウェル２３に対してSTI 領域３７´の底で直接的に接続することができ、両者の電気的な導通が良好となる。
＜第３の実施形態＞
図２９は、前述したNOR 型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の構成の一例を示す。
ここでは、電子装置の一例として、携帯電子機器、さらにその一例としてデジタルスチルカメラ70を示す。このデジタルスチルカメラ70の記録メディアとして用いられている電子カード（例えばメモリカード）71は、第１の実施形態で前述したようなNOR 型フラッシュメモリが集積化されて封止されたＩＣパッケージPK1 を内部に有している．
デジタルスチルカメラ70のケースには、カードスロット72とそれに接続された回路基板（図示せず）が収納されており、メモリカード71は、カードスロット72に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード71が例えば非接触型のＩＣカードである場合には、カードスロット72に収納し、または近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。
なお、図２９中、73はレンズ、74は表示部（例えば液晶モニタ）、75は操作ボタン（例えばシャッタボタン）、76はストロボである。
図３０は、図２９に示したデジタルスチルカメラの基本的な構成を示す。
被写体からの光はレンズ(LENSE)73によって集光されて撮像装置(IMAGE PICKUP DEVICE)77に入力される。撮像装置（例えばCMOSイメージセンサ）77は、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器（AMP.）で増幅された後、アナログ／デジタルコンバータ（A/D ）によりデジタル変換される。変換された信号は、カメラ信号処理回路(CAMERA SIGNAL PROCESSING CIRCUIT)78に入力され、例えば自動露出制御（AE）、自動ホワイトバランス制御（AWB ）および色分離処理を行った後、輝度信号と色差信号に変換される。
画像をモニタする場合、カメラ信号処理回路78から出力された信号がビデオ信号処理回路(VIDEO SIGNAL PROCESSING CIRCUIT)79に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC（National Television System Committee ）を挙げることができる。上記した撮像装置77、AMP.、A/D 、カメラ信号処理回路78は、マイクロコンピュータ(MICRO COMPUTER)80によって制御される。
ビデオ信号は、表示信号処理回路(DISPLAY SIGNAL PROCESSING CIRCUIT)81を介して、デジタルスチルカメラ70に取り付けられた表示部（DISPLAY ）74に出力される。また、ビデオ信号は、ビデオドライバ(VIDEO DRIVER)82を介してビデオ出力端子83に与えられる。
このようにデジタルスチルカメラ70により撮像された画像は、ビデオ出力端子83を介してビデオ出力VIDEO OUTPUTとして例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部74以外でも表示することができる。
画像をキャプチャする場合、操作ボタン(OPERATION BUTTON)75を操作者が押す。これにより、マイクロコンピュータ80はメモリコントローラ(MEMORY CONTROLLER)84を制御し、カメラ信号処理回路78から出力された信号がフレーム画像としてビデオメモリ(VIDEO MEMORY)85に書き込まれる。このように書き込まれたフレーム画像は、圧縮／伸張処理回路(COMPRESSING/STRETCHING CIRCUIT)86により、所定の圧縮フォーマットに基づいて圧縮され、カードインターフェース(CARD INTERFACE)87を介してカードスロット(CARD CLOT)72に装着されているメモリカード(MEMORY CARD)71に記録される。
記録した画像を再生する場合、メモリカード71に記録されている画像をカードインターフェース87を介して読み出し、圧縮／伸張処理回路86により伸張した後、ビデオメモリ85に書き込む。書き込まれた画像は、ビデオ信号処理回路79に入力され、画像をモニタする場合と同様に表示部74や画像機器に映し出される。
なお、上記構成では、回路基板(CIRCUIT BOARD)100上に、カードスロット72、撮像装置77、AMP.、A/D 、カメラ信号処理回路78、ビデオ信号処理回路79、表示部74、ビデオドライバ82、マイクロコンピュータ80、メモリコントローラ84、ビデオメモリ85、圧縮／伸張処理回路86およびカードインターフェース87が実装される。ここで、カードスロット72については、回路基板100 上に実装される必要はなく、コネクタケーブル等により回路基板100 に接続されてもよい。
また、回路基板100 上には、さらに電源回路(POWER CIRCUIT)88が実装される。電源回路(例えばDC/DC コンバータ)88は、外部電源あるいは電池から電源の供給を受け、デジタルスチルカメラ70の内部で使用する内部電源電圧を発生する。内部電源電圧は、上述した各回路に供給される他、ストロボ(STROBE)76、表示部74にも供給される。
本実施形態による電子カード71は、上述したデジタルスチルカメラ等の携帯電子機器だけでなく、例えば図３１（ａ）〜図３１（ｊ）に簡略的に示された各種機器にも適用可能である。即ち、図３１（ａ）はビデオカメラ、図３１（ｂ）はテレビジョン、図３１（ｃ）はオーディオ機器、図３１（ｄ）はゲーム機器、図３１（ｅ）は電子楽器、図３１（ｆ）は携帯電話、図３１（ｇ）はパーソナルコンピュータ、図３１（ｈ）はパーソナルデジタルアシスタント（PDA ）、図３１（ｉ）はボイスレコーダ、図３１（ｊ）は例えばPCMCIA規格の形態を有するＰＣカード（例えばＰＣカードメモリ）を示している。
NOR 型フラッシュメモリのセルアレイの一部を示す等価回路図。 NOR 型フラッシュメモリのセルアレイの一部を示すレイアウト図。 本発明の第１の実施形態に係るNOR 型フラッシュメモリのセルアレイの製造工程の一部を概略的に示す断面図。 図３の工程に続く工程を概略的に示す断面図。 図４の工程に続く工程を概略的に示す断面図。 図５の工程に続く工程を概略的に示す断面図。 図６の工程に続く工程を概略的に示す断面図。 図７の工程に続く工程を概略的に示す断面図。 図８の工程に続く工程を概略的に示す断面図。 図９の工程に続く工程を概略的に示す断面図。 図１０の工程に続く工程を概略的に示す断面図。 図１１の工程に続く工程を概略的に示す断面図。 図１２の工程に続く工程を概略的に示す断面図。 図１３の工程に続く工程を概略的に示す断面図。 図１４の工程に続く工程を概略的に示す断面図。 図１５の上方からみたパターンレイアウトを概略的に示す平面図。 図１５の工程に続く工程を概略的に示す断面図。 図１７の工程に続く工程を概略的に示す断面図。 図１８の工程に続く工程を概略的に示す断面図。 図９に示した構造の変形例１を概略的に示す断面図。 図２０に示した構造に対して図１７に示した工程まで実施した構造を概略的に示す断面図。 図２１に示した構造に対して図１９に示した工程まで実施した構造を概略的に示す断面図。 図９に示した構造の変形例２を概略的に示す断面図。 図２３に示した構造に対して図１９に示した工程まで実施した構造を概略的に示す断面図。 本発明の第２の実施形態に係るNOR 型フラッシュメモリのセルアレイの製造工程の一部を概略的に示す断面図。 図２５の工程に続く工程を概略的に示す断面図。 図２６の工程に続く工程を概略的に示す断面図。 図２７の工程に続く工程を概略的に示す断面図。 本発明に係るNOR 型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の一例としてデジタルスチルカメラを示す一部透視斜視図。 図２９に示したデジタルスチルカメラの基本的な構成例を示すブロック図。 図２９中に示した電子カードを用いた各種の電子装置の構成例を簡略的に示す正面図。
符号の説明
２３…セル領域のＰウェル、３７…埋め込み酸化膜、３７´…STI 領域、４９…N+拡散層、５５…Ti膜／TiN 膜、５６…W 膜、５７…TEOS系の酸化膜、６０…TiN 膜、６１…W 膜、６２…メタル配線。

Claims (4)

  1. 半導体基板の表層部に形成されたウェル領域内にソース・ドレイン領域およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
    前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
    前記セルアレイの同一行のメモリセルの各ソース領域上および各素子分離領域上に存在するように行方向に配設され、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
    前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
    前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
    とを具備し、
    前記ローカルソース線の下方に位置する前記素子分離領域内の埋め込み材の高さは前記メモリセルのソース領域の拡散深さ位置よりも低く、前記ローカルソース線は、前記各ソース領域と各素子分離領域とがそれぞれ隣り合う部分で前記ウェル領域と電気的に導通していることを特徴とする不揮発性半導体記憶装置。
  2. シリコン半導体基板の表層部に形成されたウェル領域内にソース・ドレイン領域およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
    前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
    前記セルアレイの同一行のメモリセルの各ソース領域上および各素子分離領域上に存在するように行方向に配設され、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
    前記ローカルソース線の底部に形成されているバリアメタルと、
    前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
    前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
    とを具備し、
    前記ローカルソース線は、前記メモリセルの各ソース領域と各素子分離領域とがそれぞれ隣り合う部分で、前記シリコン半導体基板が前記バリアメタルに反応したシリサイド層を介して、前記ウェル領域と電気的に導通していることを特徴とする不揮発性半導体記憶装置。
  3. 半導体基板の表層部に形成されたウェル領域にソース・ドレイン拡散層およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
    前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
    前記セルアレイの行方向に配設され、同一行のメモリセルの各ソース領域上および各素子分離領域上に存在し、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
    前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
    前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
    とを具備する不揮発性半導体記憶装置を製造する際、
    シリコン基板の表層部に形成されたウェル領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に前記浮遊ゲートを形成するための第１の電極層を形成する工程と、
    前記第１の電極層、前記ゲート絶縁膜および前記ウェル領域を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
    前記溝内に素子分離用絶縁膜を埋め込み、前記ローカルソース線の下方の素子分離領域用の溝内の埋め込み材の全体、または、前記埋め込み材が前記半導体基板に接する部分の高さが前記ローカルソース線の下方の前記ソース領域より低くなるようにエッチングする工程と、
    全面にゲート間絶縁膜を形成する工程と、
    全面に第２の電極層を形成する工程と、
    前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記ゲート間絶縁膜および前記第１の電極層をパターニングすることにより、前記制御ゲート線およびメモリセル毎に分離された浮遊ゲートを得る工程と、
    前記メモリセルのドレイン・ソース領域を形成する工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に対して前記セルアレイにおける同一列のメモリセルの前記ドレイン領域上にビット線用コンタクトホールを形成するとともに、前記セルアレイにおける同一行のメモリセルのソース領域上およびソース領域間の素子分離領域上で連続するようにローカルソース線埋め込み用溝を形成する工程と、
    全面にメタルを堆積し、前記ビット線用コンタクトホールの内部および前記ローカルソース線埋め込み用溝の内部にメタルを埋め込み、ビット線用コンタクトプラグを形成するとともに前記メモリセルの各ソース領域と各素子分離領域とがそれぞれ隣り合う部分で前記ウェル領域と電気的に導通する前記ローカルソース線を形成する工程
    とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
  4. 半導体基板の表層部に形成されたウェル領域にソース・ドレイン拡散層およびチャネル領域を有し、前記ウェル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびその上にゲート間絶縁膜を介して形成されたコントロールゲートを有するメモリセルが行列状に配列され、隣り合う２個で１組をなすメモリセルがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルがそれぞれのソース領域を共有し、メモリセルの各列間がトレンチ型の素子分離領域で分離されたNOR 型のセルアレイと、
    前記セルアレイ上で各行のメモリセルに対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
    前記セルアレイの行方向に配設され、同一行のメモリセルの各ソース領域上および各素子分離領域上に存在し、行方向に隣り合うソース領域の列間の素子分離領域上を跨いで同一行のメモリセルの各ソース領域に共通に接続された金属配線からなる複数のローカルソース線と、
    前記セルアレイ上で各列のメモリセルに対応して設けられ、それぞれ同一列のメモリセルのドレイン領域に共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
    前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に共通にコンタクトする金属配線からなる複数のソース線
    とを具備する不揮発性半導体記憶装置を製造する際、
    シリコン基板の表層部に形成されたウェル領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に前記浮遊ゲートを形成するための第１の電極層を形成する工程と、
    前記第１の電極層、前記ゲート絶縁膜および前記ウェル領域を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
    前記溝内に素子分離用絶縁膜を埋め込み、前記素子分離用絶縁膜を研磨して平坦化を行なう工程と、
    全面に再び第１の電極層を形成する工程と、
    前記素子分離用絶縁膜の上方で前記浮遊ゲートを分離するために前記第１の電極層にセルスリットを形成する工程と、
    前記セルスリットの底面下の前記素子分離領域をエッチングしてディープスリットを形成する工程と、
    全面にゲート間絶縁膜を形成する工程と、
    全面に第２の電極層を形成する工程と、
    前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層、前記第２の絶縁膜および前記第１の電極層をパターニングすることにより、前記制御ゲート線およびメモリセル毎に分離された浮遊ゲートを得る工程と、
    前記メモリセルのドレイン・ソース領域を形成する工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に対して前記セルアレイにおける同一列のメモリセルの前記ドレイン領域上にビット線用コンタクトホールを形成するとともに、前記セルアレイにおける同一行のメモリセルのソース領域上およびソース領域間の素子分離領域上で連続するようにローカルソース線埋め込み用溝を形成する工程と、
    前記ディープスリットの底面下の前記素子分離領域をウェル領域に到達するまでエッチングする工程と、
    全面にメタルを堆積し、前記ビット線用コンタクトホールの内部および前記ローカルソース線埋め込み用溝の内部にメタルを埋め込み、ビット線用コンタクトプラグを形成するとともに前記ディープスリットの各形成位置で前記ウェル領域と電気的に導通している前記ローカルソース線を形成する工程
    とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
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