JP2008118007A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みＣを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられたフローティングゲート電極ＦＧと、フローティングゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられたコントロールゲート電極ＣＧとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。
【選択図】図２

Description

本発明は不揮発性半導体記憶装置およびその製造方法に関する。

ＮＡＮＤ型フラッシュメモリはビット線の制御を選択トランジスタで行うため、ＮＯＲ型フラッシュやＤＲＡＭに比較してセル面積を小さくすることができる。従って、ＮＡＮＤ型フラッシュメモリは低コストで製造することができる。

しかし、ＮＡＮＤ型フラッシュメモリを微細化していくと、メモリセルのサイズの微細化と共にメモリセル間の間隔（ＳＴＩの幅）も縮小される。これは、メモリセルの近接効果をもたらし、メモリセル間の干渉の原因となる。メモリセル間の干渉は、隣り合うフローティングゲート電極の互いの電位を平均化するように作用する。よって、データを書き込んだ状態とデータを消去した状態と間の閾値差（ΔＶ_ＴＨ）が狭くなり、その結果、データの書込み不良を引き起こす。また、メモリセルのサイズの微細化により、オフ状態でのリーク電流（Ｓ−ｆａｃｔｏｒ）の増大が問題となる。例えば、非特許文献１を参照されたい。
A novel self-aligned shallow trench isolation cell for 90 nm 4 Gbit NAND flash EEPROMs; M. Ichige, et al., VLSI Technology, 2003. Digest of Technical papers. 2003 Symposium on, 10-12 June 2003 Pages: 89-90

そこで、微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。

本発明に係る実施形態に従った不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された複数の素子分離領域と、隣り合う前記素子分離領域間に設けられた素子形成領域であって、前記素子分離領域の隣接方向の断面において前記素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みを有する素子形成領域と、前記素子形成領域上に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極の上面上およびその側面上に設けられた第２のゲート絶縁膜と、前記フローティングゲート電極の上面上およびその側面上に前記第２のゲート絶縁膜を介して設けられたコントロールゲート電極とを備え、前記素子分離領域の隣接方向の断面において前記フローティングゲート電極の上辺の幅が前記フローティングゲート電極の下辺の幅よりも狭いことを特徴とする。

本発明に係る実施形態に従った不揮発性半導体記憶装置の製造方法は、半導体基板上に第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上にフローティングゲート電極材料を堆積し、前記フローティングゲート電極材料および前記第１のゲート絶縁膜を貫通して前記半導体基板に達する複数のトレンチを形成するとともに、前記トレンチの配列方向の断面において、前記フローティングゲート電極材料の上辺の幅が該フローティングゲート電極材料の下辺の幅よりも狭くなるように前記フローティングゲート電極材料の側壁をエッチングしてフローティングゲート電極を形成し、尚且つ、前記トレンチの配列方向の断面において、側部の一部分の幅が上面の幅よりも狭い窪みを有する素子形成領域を形成し、前記トレンチに絶縁物を充填することによって素子分離を形成し、前記フローティングゲート電極の上面上およびその側面上に第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上にコントロールゲート電極材料を堆積することを具備する。

本発明による不揮発性半導体記憶装置は、微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１に示すＮＡＮＤ型フラッシュメモリ１００は、ビット線ＢＬと、選択ゲート電極ＳＧと、フローティングゲート電極ＦＧと、コントロールゲート電極ＣＧと、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）とを備えている。選択ゲート電極ＳＧを設けたため、ビット線ＢＬを各メモリセルに対して設ける必要がない。その結果、ＮＡＮＤ型フラッシュメモリ１００はＤＲＡＭやＮＯＲ型フラッシュメモリよりも微細化に有利である。

一般に、ビット毎にビット線コンタクトを形成する必要の無いＮＡＮＤ型フラッシュメモリでは、素子の微細化に伴い、隣り合うフローティングゲート電極ＦＧ間の幅が狭くなる。これは、上述のように近接効果を強める原因となる。

図２（Ａ）は、図１に示すＡ−Ａ線に沿った断面図である。図２（Ｂ）は、図１に示すＢ−Ｂ線に沿った断面図である。メモリ１００は、半導体基板１０と、素子形成領域としてのアクティブエリアＡＡと、第１のゲート絶縁膜（トンネル絶縁膜）２０と、フローティングゲート電極ＦＧと、第２のゲート絶縁膜３０と、コントロールゲート電極ＣＧと、拡散層４０とを備えている。

ＳＴＩは、図１に示すようにストライプ状に半導体基板１０に複数形成されており、素子分離領域として作用する。アクティブエリアＡＡが隣り合うＳＴＩの間に設けられている。第１のゲート絶縁膜２０はアクティブエリアＡＡ上に設けられている。フローティングゲート電極ＦＧは第１のゲート絶縁膜２０上に設けられている。第２のゲート絶縁膜３０はフローティングゲート電極ＦＧの上面上およびその側面上に設けられている。コントロールゲート電極ＣＧはフローティングゲート電極ＦＧの上面上およびその側面上に、第２のゲート絶縁膜３０を介して設けられている。

ＳＴＩの隣接方向（以下、チャネル幅方向ともいう）Ｄｗの断面においてアクティブエリアＡＡの側部の一部分の幅Ｗ１は、アクティブエリアＡＡの上面の幅Ｗ０よりも狭く形成されている。これにより、アクティブエリアＡＡの側部には、窪みＣが形成されている。また、ＳＴＩの隣接方向Ｄｗの断面において、フローティングゲート電極ＦＧは逆Ｔ字型に形成されており、その上辺の幅Ｗ２はその下辺の幅Ｗ３よりも狭い。コントロールゲート電極ＣＧは、逆Ｔ字型のフローティングゲート電極ＦＧの突出部の間に入り込んでいる。

図２（Ｂ）に示すように、拡散層４０は、隣り合うフローティングゲート電極ＦＧ間のアクティブエリアＡＡの表面に形成されている。拡散層４０間のチャネル長をＬとする。図２（Ａ）に示すように、チャネル幅はＷ０である。チャネル長方向Ｄ_Ｌは、ＳＴＩの延伸方向であり、拡散層４０間に電荷が流れる方向である。チャネル幅方向Ｄ_Ｗは、チャネル長方向Ｄ_Ｌに対して直行する方向である。４１は、エクステンション層である。

図２（Ａ）に示すように、フローティングゲート電極ＦＧの上部の幅Ｗ２がその下部の幅Ｗ３よりも狭いことによって、隣接するフローティングゲート電極ＦＧ間の間隔Ｗ４が広くなる。従って、装置の微細化によって、メモリセルＭＣ間の間隔が狭くなったとしても、間隔Ｗ４を広く維持できるので、コントロールゲート電極ＣＧを深い位置まで導入することができる。その結果、メモリセル間の近接効果を抑制するとともに、第１および第２のゲート絶縁膜２０および３０の容量結合比を維持することができる。

一般に、アクティブエリアＡＡおよびＳＴＩの幅のトータルがＷ５とすると、この幅Ｗ５は、リソグラフィ技術の観点から狭くすることが困難である。従って、幅Ｗ５の中でライン幅／スペース幅の比を変更する必要がある。本実施形態は、一定のライン・アンド・スペース幅Ｗ５の中で、フローティングゲート電極ＦＧの上部の幅Ｗ２を狭く形成することによって、スペース幅を広くしている。これにより、本発明の発明者は、既存のリソグラフィ技術を用いながら、メモリセル間の近接効果を低下させることに成功した。

本実施形態において、フローティングゲート電極ＦＧは、２種類の材料で構成されている。即ち、フローティングゲート電極ＦＧの破線より上部（突出部）は、シリコン・ゲルマニウムから成り、その破線より下部（土台部）は、ポリシリコンから成る。これにより、後述するように、この２種類の材料のエッチング速度差を用いて、フローティングゲート電極ＦＧを容易に逆Ｔ字型に成形することができる。

本実施形態では、方向Ｄｗの断面において、フローティングゲート電極ＦＧの上辺の幅が下辺の幅よりも狭い。このため、隣接するフローティングゲート電極ＦＧ間の充分に深い位置までコントロールゲート電極ＣＧを隙間無く充填することができる。これにより、隣接するメモリセルＭＣ間の近接効果を抑制することができる。

本実施形態のチャネル幅方向Ｄ_Ｗの断面において、アクティブエリアＡＡの側壁に窪みＣが設けられている。この窪みＣによって、方向Ｄ_Ｗの断面において、アクティブエリアＡＡの側部の一部分の幅Ｗ１は、このアクティブエリアＡＡの上面の幅Ｗ０よりも狭くなっている。この窪みＣは、アクティブエリアＡＡ内でオフリーク電流が流れる位置と同じ深さに設けられている。具体的には、ソース・ドレイン拡散層４０の深さと同等かそれより深い位置が理想的である。これにより、後述のように、オフリーク電流を低減させることができる。

また、アクティブエリアＡＡのゲルマニウム含有率は、アクティブエリアＡＡのうち窪みＣが形成された深さにおいて最大である。アクティブエリアＡＡの上記の深さにゲルマニウム層を導入することによって、後述のように窪みＣを容易に形成することができる。ゲルマニウムは、エッチング速度比を調節するために導入されているものであるので、エッチングガスを変更した場合、エッチング速度比を維持するために、それに対応してゲルマニウムを他の元素と置き換えてもよい。

メモリ１００の製造方法を説明する。まず、図３に示す半導体基板１０を準備する。半導体基板１０は、半導体バルク１１と、シリコン・ゲルマニウム（ＳｉＧｅ）層１６と、半導体層１７とを備えている。半導体層１７は、シリコン・ゲルマニウム層１６上に設けられている。半導体バルク１１および半導体層１７は、例えば、シリコン単結晶から成り、シリコン・ゲルマニウム層１６は、ゲルマニウムとシリコンの混合層である。半導体基板１０は、シリコン基板へゲルマニウムをイオン注入し、熱処理することによって形成され得る。あるいは、半導体基板１０は、半導体バルク１１上にゲルマニウムを混ぜながらエピタキシャル成長させ、さらに、ゲルマニウムを含有しないシリコン単結晶をエピタキシャル成長させることによって形成してもよい。シリコン・ゲルマニウムは、シリコン基板のエッチングガス（例えば、ＳＦ_６およびＣ_４Ｆ_８）との反応性がシリコンよりも高い。ゲルマニウムは、ソース・ドレイン拡散層４０の深さと一致するように導入される。シリコン・ゲルマニウム層１６とソース・ドレイン拡散層４０の深さが一致すればよく、ゲルマニウムの注入と拡散層の形成とは、どちらが先であってもかまわない。シリコン・ゲルマニウム層１６の厚みは、１０〜２０ｎｍである。シリコン・ゲルマニウム層１６の厚みが厚すぎると表面に近くなりすぎ、オン電流の邪魔となる。逆に、シリコン・ゲルマニウム層１６の厚みが薄すぎるとオフリークを低減する効果が小さくなる。

次に、半導体基板１０上に、第１のゲート絶縁膜２０、フローティングゲート電極ＦＧおよびマスク材料１５のそれぞれの材料をこの順番に形成する。フローティングゲート電極ＦＧの材料は、２種類の材料で構成されている。即ち、フローティングゲート電極ＦＧの破線より上層部（突出部）は、シリコン・ゲルマニウム層２６から成り、その破線より下層部（土台部）は、ポリシリコン層２５から成る。

続いて、図４に示すように、複数のトレンチ１２が、フローティングゲート電極ＦＧ、第１のゲート絶縁膜２０、半導体層１７およびシリコン・ゲルマニウム層１６を貫通して、半導体バルク１１に達するように形成される。トレンチ１２は、マスク材料１５をマスクとして用いて、例えば、ＲＩＥ法によって形成される。エッチングガスは、例えば、ＳＦ_６およびＣ_４Ｆ_８である。

シリコン・ゲルマニウム層２６のエッチングレートはポリシリコン層２５のそれよりも速い。つまり、シリコン・ゲルマニウム層２６は、上記エッチングガスとの反応性がポリシリコン層２５よりも高い。その結果、トレンチ１２の配列方向Ｄｗの断面において、シリコン・ゲルマニウム層２６が横方向へサイドエッチングされ、シリコン・ゲルマニウム層２６の幅はポリシリコン層２５の幅よりも狭く形成される。これにより、フローティングゲート電極ＦＧの上部の幅が下部の幅よりも狭くなるように形成される。

さらに、シリコン・ゲルマニウム層１６のエッチングレートは半導体層１７および半導体バルク１１のそれよりも速い。その結果、方向Ｄｗの断面において、シリコン・ゲルマニウム層１６が横方向へエッチングされ、アクティブエリアＡＡの側部の一部に窪みＣが形成される。

このように、フローティングゲート電極ＦＧおよびアクティブエリアＡＡは、トレンチを形成する際の同一エッチング工程で形成され得る。

次に、図５に示すようにトレンチ１２内に絶縁物１７を堆積する。絶縁物１７は、例えば、シリコン酸化膜から成る。このとき、絶縁物１７は、フローティングゲート電極ＦＧの上面まで堆積され、その後、フローティングゲート電極ＦＧの側壁の途中（例えば、ポリシリコン層２５の上面レベル）までエッチバックされる。このエッチバックにより、図６に示したマスク材料１５も除去される。

続いて、第２のゲート絶縁膜３０をフローティングゲート電極ＦＧの上面上および側面上に形成する。次に、コントロールゲート電極ＣＧの材料を第２のゲート電極３０上に堆積する。絶縁物１７がフローティングゲート電極ＦＧの側壁の途中までエッチバックされているので、コントロールゲート電極ＣＧの材料は、隣り合うフローティングゲート電極ＦＧの側面間に自己整合的に入り込む。

さらに、図６に示すように、フォトリソグラフィ技術およびＲＩＥ法を用いてコントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧをエッチングする。ここで、図６は、チャネル長方向Ｄ_Ｌの素子断面を示している。この工程で、フローティングゲート電極ＦＧは、メモリセルＭＣごとに個別化される。次に、不純物をアクティブエリアＡＡにイオン注入した後アニールすることによってエクステンション層４１およびソース・ドレイン拡散層４０を形成する。さらに、保護膜１９を堆積する。その後、公知の方法を用いてコンタクトや配線等を形成し、メモリ１００が完成する。

ＲＩＥに用いるガスは、ハロゲン系元素を含むものから選択され、一般に半導体製造に用いられているものから適宜選択される。また、フローティングゲート電極ＦＧがメモリセルＭＣごとに個別化される工程において、Ｄｗ方向のエッチングと同様に、シリコンゲルマニウムのエッチングレートが速いエッチングガスを用いた場合、フローティングゲートＦＧは図６Ｂのように形成される。

本実施形態では、シリコンに対するゲルマニウムの含有率を変化させ、シリコンとシリコン・ゲルマニウムとのエッチング選択比を利用してフローティングゲート電極ＦＧおよび窪みＣの両方を形成する。従って、ＳＴＩを形成するＲＩＥ工程において、逆Ｔ字型のフローティングゲート電極ＦＧおよび窪みＣの両方を形成することができる。即ち、本実施形態による製造方法は、一回のＲＩＥ工程によって、ＳＴＩ、逆Ｔ字型のフローティングゲート電極ＦＧおよびアクティブエリアＡＡの窪みＣを同時に形成することができる。このように、本実施形態によるメモリの製造方法は、従来のメモリの製造方法と整合しており、既存のプロセスを応用して簡単に立ち上げることができる。

本実施形態では、方向Ｄｗの断面において、フローティングゲート電極ＦＧの上辺の幅が下辺の幅よりも狭い。このため、フローティングゲート電極ＦＧに対してカバレージ良く膜を形成することができる。その結果、隣接するフローティングゲート電極ＦＧ間の充分に深い位置までコントロールゲート電極ＣＧを充填することが容易である。

図７に示すように、一般に、オフリーク電流は、アクティブエリアＡＡの表面から或る深さＤｃの位置を流れる。オフリーク電流の深さＤｃは、アクティブエリアＡＡの不純物プロファイルによるが、概ね、ソース・ドレイン領域に形成されるソース・ドレイン拡散層４０の深さと同等かそれよりやや深い位置であることが分かっている。本実施形態によれば、窪みＣは、アクティブエリアＡＡ内でオフリーク電流が流れる位置と同じ深さに設けられている。その結果、アクティブエリアＡＡの側壁近傍を流れるオフリーク電流を除去することができる。

より詳細には、窪みＣは、アクティブエリアＡＡの表面から１０ｎｍ以上の深さに形成される。好ましくは、窪みＣは、アクティブエリアＡＡの表面から２０ｎｍ〜３０ｎｍの深さに形成される。ソース・ドレイン拡散層４０の深さがアクティブエリアＡＡの表面から約２０ｎｍであるので、窪みＣは、ソース・ドレイン拡散層４０の深さと同じ深さに形成されている。窪みＣの開口幅、および、奥行きは、それぞれ約９ｎｍである。ここで注目されたいのは、アクティブエリアＡＡの表面から１０ｎｍ以上（２０ｎｍ〜３０ｎｍ）の深さに窪みＣを形成しても、アクティブエリアＡＡの表面を流れるオン電流には何ら影響を与えないことである。オン電流は、アクティブエリアＡＡの表面から１０ｎｍ未満の浅い位置に流れる。このため、窪みＣがそれよりも深い位置に形成されていれば、オン電流を上昇させることはない。

フローティングゲート電極ＦＧの底部の幅Ｗ３をアクティブエリアＡＡの上面の幅Ｗ０とほぼ等しくするか、Ｗ３をＷ０より大きくすれば、即ち、フローティングゲート電極ＦＧとアクティブエリアＡＡとの対向面積を低減させなければ、オフリークは増大しない。従って、窪みＣを設けることによって、オフリーク電流を実質的に低下させることができる。換言すると、逆Ｔ字型のフローティングゲート電極ＦＧおよび窪みＣを組み合わせることによって、Ｓ−ｆａｃｔｏｒを改善することができる。

（第２の実施形態）
図８に示す第２の実施形態のＮＡＮＤ型フラッシュメモリ２００は、フローティングゲート電極ＦＧが、方向Ｄｗの断面において台形型に成形されている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

フローティングゲート電極ＦＧは、その上辺と下辺とが平行であり、下辺の幅Ｗ３が上辺の幅Ｗ２よりも狭い。下辺の幅Ｗ３をアクティブエリアＡＡの上面の幅Ｗ０とほぼ等しくするか、Ｗ３をＷ０より大きくすることによって、オフリークは増大しない。従って、第１の実施形態と同様に、窪みＣを設けることによって、オフリークパスが狭くなる。その結果、オフリーク電流を低下させることができる。

通常、エッチング条件を調節することにより、フローティングゲート電極ＦＧの側壁は、順テーパー状になる。即ち、フローティングゲート電極ＦＧの側部の幅は、その上部から底部に向かって太くなる。

また、順テーパーの傾斜θを調節する別の方法として、他の元素（例えば、ゲルマニウム）を導入してもよい。例えば、フローティングゲート電極材料の堆積工程の初期において堆積ガスに含まれるゲルマニウムの混合率を低くし、その後、ゲルマニウムの混合率を徐々に高くする。これにより、ゲルマニウム濃度は、フローティングゲート電極ＦＧの底部で低く、上部に行くに従って高くなる。エッチングガスは、シリコンよりもゲルマニウムとの反応性が高いものを選択する。これにより、順テーパーの傾斜θが大きくなる。

第２の実施形態のその他の製造方法については、第１の実施形態による製造方法と同様でよい。これにより、第２の実施形態は、第１の実施形態の効果を得られる。

（第３の実施形態）
図９に示す第３の実施形態に従ったＮＡＮＤ型フラッシュメモリ３００では、フローティングゲート電極ＦＧの下部（土台部分）が、方向Ｄｗの断面において順テーパーに成形されている。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

フローティングゲート電極ＦＧは、下辺の幅Ｗ３が上辺の幅Ｗ２よりも広い。下辺の幅Ｗ３をアクティブエリアＡＡの上面の幅Ｗ０とほぼ等しくするか、Ｗ３をＷ０より大きくすることによって、オフリークは増大しない。従って、第１の実施形態と同様に、窪みＣを設けることによって、オフリーク電流を低下させることができる。

フローティングゲート電極ＦＧの土台部分における順テーパーの傾斜θを調節するために、フローティングゲート電極材料の堆積工程の初期において堆積ガスに含まれるゲルマニウムの混合率を低くし、その後、ゲルマニウムの混合率を徐々に高くする。堆積工程の途中で、ゲルマニウムの混合率を一定にする。これにより、ゲルマニウム濃度は、フローティングゲート電極ＦＧの土台部分の底部で低く、土台部分の上部に行くに従って高くなる。さらに、フローティングゲート電極ＦＧの突出部のゲルマニウム濃度は、一定である。これにより、図４のトレンチ１２の形成時に、土台部分の側部のみが順テーパーにエッチングされる。

第３の実施形態のその他の製造方法については、第１の実施形態による製造方法と同様でよい。これにより、第３の実施形態は、第１の実施形態の効果を得られる。

図１０は、フローティングゲート電極ＦＧの自己電位ＶＦＧと拡散層４０間に流れるドレイン電流Ｉｄとの関係を示す。図１０は、図７に示した窪みＣを有するメモリセルＭＣを用いた結果である。このグラフで、ゲート電圧ＶＦＧが約−０．７５ＶのときにメモリセルＭＣがオフ状態になることがわかる。

このグラフを参照すると、第１〜第３の実施形態におけるＩｄは、従来例におけるＩｄよりも低いことが分かる。これは、第１〜第３の実施形態のオフリーク電流が従来例に比べて小さいことを意味する。

第１〜第３の実施形態では、アクティブエリアＡＡの側壁近傍のうちオフリーク電流の流れる位置に窪みＣが形成されている。これにより、オフリーク電流の増大を防止することができる。

一方、これらの実施形態では、方向Ｄｗの断面において、フローティングゲート電極ＦＧの底辺の幅Ｗ３がアクティブエリアＡＡの上辺の幅Ｗ０と等しいか、それよりも大きい。従って、フローティングゲート電極ＦＧの底面がアクティブエリアＡＡの上面の全体と対向するので、オフリーク電流が増加しない。このように、底部の広いフローティングゲート電極ＦＧとアクティブエリアＡＡの窪みＣとを組み合わせることによって、メモリセルＭＣのＳ−ｆａｃｔｏｒを小さくすることができる。その結果、メモリセルＭＣの読出し特性が改善される。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１００の平面図。 図１に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面図。 メモリ１００の製造方法を示す断面図。 図３に続く、メモリ１００の製造方法を示す断面図。 図４に続く、メモリ１００の製造方法を示す断面図。 図５に続く、メモリ１００の製造方法を示す断面図。 図５に続く、メモリ１００の別の製造方法を示す断面図。 オフリーク電流の位置を示す図。 第２の実施形態に従ったＮＡＮＤ型フラッシュメモリ２００の断面図。 第３の実施形態に従ったＮＡＮＤ型フラッシュメモリ３００の平面図である。 フローティングゲート電極ＦＧの自己電位ＶＦＧと拡散層４０間に流れるドレイン電流Ｉｄとの関係を示すグラフ。

符号の説明

１００…ＮＡＮＤフラッシュメモリ
１０…半導体基板
２０…第1のゲート絶縁膜
３０…第２のゲート絶縁膜
ＳＴＩ…素子分離領域
ＡＡ…素子形成領域
Ｃ…窪み
ＦＧ…フローティングゲート電極
ＣＧ…コントロールゲート電極
ＭＣ…メモリセル

Claims (19)

1. 半導体基板と、
   前記半導体基板に形成された複数の素子分離領域と、
   隣り合う前記素子分離領域間に設けられた素子形成領域であって、前記素子分離領域の隣接方向の断面において前記素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みを有する素子形成領域と、
   前記素子形成領域上に設けられた第1のゲート絶縁膜と、
   前記第1のゲート絶縁膜上に設けられたフローティングゲート電極と、
   前記フローティングゲート電極の上面上およびその側面上に設けられた第２のゲート絶縁膜と、
   前記フローティングゲート電極の上面上およびその側面上に前記第２のゲート絶縁膜を介して設けられたコントロールゲート電極とを備え、
   前記素子分離領域の隣接方向の断面において前記フローティングゲート電極の上辺の幅が前記フローティングゲート電極の下辺の幅よりも狭いことを特徴とする不揮発性半導体記憶装置。
2. 前記フローティングゲート電極は、第１及び第２の元素を有し、前記フローティングゲート電極の第１の元素の含有率は、前記フローティングゲート電極の底部より上部で高くなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記フローティングゲート電極は、逆Ｔ字型に成形されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 逆Ｔ字型の前記フローティングゲート電極のうち上部の突出部はシリコンゲルマニウムから成り、下部の土台部分はポリシリコンから成ることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記フローティングゲート電極は、前記上辺と前記下辺とが平行である台形型であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
7. 前記素子形成領域は第１の元素および第２の元素を含有し、
   前記素子分離領域の隣接方向の断面において、前記第1の元素の含有率は、前記窪みが形成されている深さにおいて最大であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
8. 前記第１の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項７記載の不揮発性半導体記憶装置。
9. 前記フローティングゲート電極の両側に設けられた拡散層をさらに備え、
   前記素子分離領域の隣接方向の断面において、前記窪みが形成されている位置は、前記フローティングゲート電極の端における前記拡散層の深さと同じか、或いは、それより深い位置であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
10. 前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１から請求項９に記載の不揮発性半導体記憶装置。
11. 半導体基板上に第１のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜上にフローティングゲート電極材料を堆積し、
    前記フローティングゲート電極材料および前記第１のゲート絶縁膜を貫通して前記半導体基板に達する複数のトレンチを形成するとともに、前記トレンチの配列方向の断面において、前記フローティングゲート電極材料の上辺の幅が該フローティングゲート電極材料の下辺の幅よりも狭くなるように前記フローティングゲート電極材料の側壁をエッチングしてフローティングゲート電極を形成し、尚且つ、前記トレンチの配列方向の断面において、側部の一部分の幅が上面の幅よりも狭い窪みを有する素子形成領域を形成し、
    前記トレンチに絶縁物を充填することによって素子分離を形成し、
    前記フローティングゲート電極の上面上およびその側面上に第２のゲート絶縁膜を形成し、
    前記第２のゲート絶縁膜上にコントロールゲート電極材料を堆積することを具備した不揮発性半導体記憶装置の製造方法。
12. 前記フローティングゲート電極材料の堆積時に、前記第１のゲート絶縁膜上に下層材料を堆積し、次に、前記フローティングゲート電極材料のエッチングガスとの反応性が該下層材料よりも高い上層材料を前記下層材料上に堆積し、
    前記トレンチの形成時に、前記上層材料および前記下層材料をエッチングすることによって、前記トレンチの配列方向の断面において、前記フローティングゲート電極材料の上辺の幅が該フローティングゲート電極材料の下辺の幅よりも狭くなるように前記フローティングゲート電極材料の側壁をエッチングすることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
13. 前記フローティングゲート電極材料の堆積時に、第１の元素の含有率が前記フローティングゲート電極材料の底面近傍よりも上面近傍において高くなるように、前記フローティングゲート電極材料の堆積工程の初期において堆積ガスに含まれる前記第１の元素の混合率を低くし、かつ、前記フローティングゲート電極材料のエッチングガスとの反応性が前記第１の元素よりも低い第２の元素の混合率を高くし、その後、前記第１の元素の混合率を徐々に高くし、かつ、前記第２の元素の混合率を徐々に低くし、
    前記トレンチの形成時に、前記トレンチの配列方向の断面において、前記フローティングゲート電極材料の上辺の幅が該フローティングゲート電極材料の下辺の幅よりも狭くなるように前記フローティングゲート電極材料の側壁をエッチングすることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
14. 前記第1の元素がゲルマニウムであり、前記第２の元素がシリコンであることを特徴とする請求項１２または請求項１３に記載の不揮発性半導体製造装置の製造方法。
15. 前記半導体基板のエッチングガスとの反応性が該半導体基板よりも高い第３の元素を該半導体基板に注入し、前記第３の元素が導入された混合層を前記半導体基板中に形成し、
    前記トレンチの形成時に、前記フローティングゲート電極材料、前記第１のゲート絶縁膜、前記半導体基板および前記混合層を貫通し、前記混合層の下の半導体基板に達するように形成され、前記トレンチの配列方向の断面において、前記素子形成領域の側部の幅は、前記混合層の部分において前記素子形成領域の上面の幅よりも狭く形成されることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
16. 前記半導体基板はシリコン基板であり、前記第３の元素がゲルマニウムであることを特徴とする請求項１５記載の不揮発性半導体記憶装置の製造方法。
17. 前記フローティングゲート電極の形成後、該フローティングゲート電極の両側の前記素子形成領域に拡散層を形成し、
    前記素子形成領域の側壁に設けられた窪みは、前記フローティングゲート電極の端の拡散層の深さと同じか、或いはより深い位置に設けられることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
18. 前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１１から請求項１７に記載の不揮発性半導体記憶装置の製造方法。
19. 前記素子形成領域の形成および前記フローティングゲート電極の形成は、同一エッチング工程で行われることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。

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