KR100914105B1 - 비휘발성 반도체 메모리 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 액티브 영역(AA)의 상면 아래 부분의 폭이 STI의 인접 방향의 단면에서 AA의 상면의 폭보다 작도록 AA의 측면에 오목부를 갖는 엘리먼트 형성 영역과, AA 상의 제1 게이트 절연막과, 제1 게이트 절연막 상의 플로팅 게이트와, 플로팅 게이트의 상면과 측면 상의 제2 게이트 절연막과, 제2 게이트 절연막을 통해 플로팅 게이트의 상면과 측면 상에 형성된 제어 게이트를 포함하는 메모리 디바이스에 관한 것으로, 플로팅 게이트의 위쪽의 폭은 STI의 인접 방향의 단면에서 그 아래쪽의 폭보다 작다.
엘리먼트 형성 영역, 게이트 절연막, 플로팅 게이트, 액티브 영역

Description

비휘발성 반도체 메모리 디바이스 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 상호 참조
본 출원은 2006년 11월 7일에 출원된 일본 특허 출원 제2006-301351호에 기초한 것으로, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 결합되어 있다.
본 발명은 전반적으로 비휘발성 반도체 메모리 디바이스 및 그 제조 방법에 관한 것이다.
NAND 플래시 메모리는 선택 게이트 트랜지스터가 비트 라인을 제어하므로 NOR 플래시 메모리나 DRAM에 비해 작은 셀 영역을 가질 수 있다. 이에 따라, 저가로 NAND 플래시 메모리를 제조할 수 있다.
하지만, NAND 플래시 메모리가 소형화될 때, 메모리 셀들 간의 거리(STI의 폭)는 메모리 셀 사이즈의 소형화와 더불어 작아진다. 이로 인해, 메모리 셀들의 근접 효과가 발생하여, 메모리 셀들 간의 간섭을 야기하게 된다. 이러한 메모리 셀들 간의 간섭은 서로 인접한 플로팅 게이트 전극들의 평균 전위에 영향을 준다. 이에 따라, 데이터가 기입되는 상태와, 데이터가 삭제되는 상태 간의 임계값 차이(ΔVTH)가 작아진다. 그 결과, 데이터 기입 오류가 발생한다. 또한, 메모리 셀 사이즈의 소형화로 인해, 오프 상태에서의 누설 전류의 증가(S-팩터)가 문제로 된다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 디바이스는, 반도체 기판; 상기 반도체 기판에 형성된 복수의 엘리먼트 분리 영역; 인접한 엘리먼트 분리 영역들 사이에 제공된 엘리먼트 형성 영역 - 상기 엘리먼트 형성 영역은 그 측면에 오목부를 가짐으로써 상기 엘리먼트 형성 영역의 상면 아래 부분의 폭이 상기 엘리먼트 분리 영역의 인접 방향의 단면에서 상기 엘리먼트 형성 영역의 상면의 폭보다 작음 - ; 상기 엘리먼트 형성 영역 상에 제공된 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 제공된 플로팅 게이트; 상기 플로팅 게이트의 상면과 측면 상에 제공된 제2 게이트 절연막; 및 상기 제2 게이트 절연막을 통해 상기 플로팅 게이트의 상면과 측면 상에 제공된 제어 게이트 전극을 포함하며, 상기 플로팅 게이트의 위 쪽의 폭은 상기 엘리먼트 분리 영역의 인접 방향의 단면에서 상기 플로팅 게이트의 아래쪽의 폭보다 작다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 디바이스의 제조 방법은, 반도체 기판 상에 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 플로팅 게이트 재료를 성막하는 단계; 상기 플로팅 게이트 재료 및 상기 제1 게이트 절연막을 관통하여 상기 반도체 기판에 도달되게 복수의 트렌치를 형성하고, 동시에 상기 플로팅 게이트의 측면을 에칭하여 상기 플로팅 게이트의 위쪽의 폭이 트렌치의 어레이 방향의 단면에서 상기 플로팅 게이트의 아래쪽의 폭보다 작게 상기 플로팅 게이트를 형성하며, 동시에 엘리먼트 형성 영역 - 상기 엘리먼트 형성 영역은 그 측면에 오목부를 가짐으로써 상기 엘리먼트 형성 영역의 상면 아래 부분의 폭이 상기 트렌치의 어레이 방향의 단면에서 상기 엘리먼트 형성 영역의 상면의 폭보다 작음 - 을 형성하는 단계; 상기 트렌치에 절연체를 채워 엘리먼트 분리 영역을 형성하는 단계; 상기 플로팅 게이트의 상면과 측면 상에 제2 게이트 절연막을 형성하는 단계; 및 상기 제2 게이트 절연막 상에 제어 게이트 전극 재료를 성막하는 단계를 포함한다.
이제, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 설명한다. 하지만, 본 발명이 이들 실시예들에 국한되는 것은 아니다.
(제1 실시예)
도 1에 도시되어 있는 NAND 플래시 메모리(100)는 비트 라인(BL), 선택 게이 트(SG), 플로팅 게이트(FG), 제어 게이트 전극(CG), 및 엘리먼트 분리 영역으로서 STI(Shallow Trench Isolation)를 포함한다. 선택 게이트(SG)가 제공되므로, 각각의 메모리 셀에 비트 라인(BL)이 제공될 필요는 없다. 이에 따라, NAND 플래시 메모리 셀(100)은 DRAM 및 NOR 플래시 메모리보다 소형화에 있어 보다 유리하다.
일반적으로, 각 비트에 대한 비트 라인 컨택트의 형성을 필요로 하지 않는 NAND 플래시 메모리에 있어, 인접한 플로팅 게이트들(FG) 간의 폭은 엘리먼트들의 소형화에 따라 작아진다. 이로 인해, 전술한 바와 같은 근접 효과가 강화된다.
도 2a는 도 1의 A-A 라인의 단면도를 나타내고 있다. 도 2b는 도 1의 B-B 라인의 단면도를 나타낸다. 한편, 메모리(100)는 반도체 기판(10), 엘리먼트 형성 영역으로서 액티브 영역(AA), 제1 게이트 절연막(터널 절연막)(20), 플로팅 게이트(FG), 제2 게이트 절연막(30), 및 제어 게이트 전극(CG)을 포함한다.
도 1에 도시된 바와 같이, 복수의 STI가 반도체 기판(10) 상에 줄무늬 모양으로 형성되어, 엘리먼트 분리 영역 역할을 한다. 액티브 영역(AA)은 인접한 STI들 사이에 제공된다. 또한, 제1 게이트 절연막(20)이 액티브 영역(AA) 상에 제공된다. 플로팅 게이트(FG)는 제1 게이트 절연막(20) 상에 제공된다. 제2 게이트 절연막(30)은 플로팅 게이트(FG)의 상면과 측면 상에 제공된다. 제어 게이트 전극(CG)은 제2 게이트 절연막(30)을 통해 플로팅 게이트(FG)의 상면과 측면 상에 제공된다.
이 구조 단면의 STI 인접 방향(이하에서는, 채널 폭 방향으로 또한 지칭 됨)(DW)에서, 액티브 영역(AA)의 측면 부분의 폭(W1)은 액티브 영역(AA)의 상면의 폭(W0)보다 작게 형성된다. 그 결과, 액티브 영역(AA)의 측면에 오목부(C)가 형성된다. 또한, 이 구조 단면의 STI 인접 방향(DW)에서, 플로팅 게이트(FG)가 역 T자 모양으로 형성된다. 이 역 T자 모양의 위쪽의 폭(W2)은 그 아래쪽의 폭(W3)보다 작다. 또한, 역 T자 모양의 플로팅 게이트(FG)의 돌출부 사이에 제어 게이트 전극(CG)이 있다.
도 2b에 도시된 바와 같이, 확산층(40)은 액티브 영역(AA)의 표면상에서 인접한 플로팅 게이트들(FG) 사이에 형성된다. 확산층들(40) 간의 채널 길이가 L로 설정된다. 도 2a에 도시된 바와 같이, 채널 폭은 W0이다. 채널 길이 방향(DL)은 STI의 연장 방향이며, 이 방향은 전하가 확산층들(40) 사이를 흐르는 방향이다. 한편, 채널 폭 방향(DW)은 채널 길이 방향(DL)과 교차하는 방향이다. 참조 부호 41은 옵션인 연장층을 나타내고 있다.
도 2a에 도시된 바와 같이, 플로팅 게이트(FG)의 위쪽의 폭(W2)이 그 아래쪽의 폭(W3)보다 작기 때문에, 인접한 플로팅 게이트들(FG) 간의 거리(W4)는 커진다. 따라서, 메모리 셀들(MC) 간의 거리가 디바이스의 소형화로 인해 작아지더라도, 거리(W4)는 크게 유지될 수 있다. 이에 따라, 제어 게이트 전극(CG)을 깊은 위치에 삽입할 수 있다. 그 결과, 메모리 셀들 간의 근접 효과가 억제될 수 있고, 또한 제1 및 제2 게이트 절연막(20 및 30)의 용량 결합비가 유지될 수 있다.
일반적으로, 액티브 영역(AA)과 STI의 총 폭이 W5일 때, 리소그래피 기법의 면에서 폭(W5)을 감소시키는 것은 어렵다. 따라서, 폭 W5에 있어 공간 폭에 대한 선 폭의 비율을 바꾸는 것이 필요하다. 본 실시예에 따르면, 공간 폭은, 일정한 선-공간 폭(W5)에서, 플로팅 게이트(FG)의 위쪽의 폭(W2)을 작게 형성함으로써 크게 설정된다. 이러한 배치를 통해, 본 발명자는 기존의 리소그래피 기법을 이용해 메모리 셀들 간의 근접 효과를 줄일 수 있었다.
본 실시예에 따르면, 플로팅 게이트(FG)는 2 종류의 재료를 포함한다. 즉, 플로팅 게이트(FG)의 파선 위쪽 부분(돌출부)은 실리콘-게르마늄으로 구성되고, 파선의 아래쪽 부분(베이스)은 다결정 실리콘(폴리실리콘)으로 구성된다. 이러한 배치를 통해, 플로팅 게이트(FG)는, 후술하는 바와 같이, 2 종류의 재료를 에칭하는 속도 차이를 이용해 역 T자 모양으로 쉽게 형성될 수 있다.
본 실시예에 따르면, 이러한 구조 단면의 방향(DW)에서, 플로팅 게이트(FG)의 위쪽의 폭은 그 아래쪽의 폭보다 작다. 이에 따라, 제어 게이트 전극(CG)은 인접한 플로팅 게이트들(FG) 사이에서 충분히 깊은 위치로 간격 없이 채워질 수 있다. 이러한 배치를 통해, 인접한 메모리 셀들(MC) 간의 근접 효과를 실질적으로 억제할 수 있다.
본 실시예에 따른 이러한 구조 단면의 채널 폭 방향(DW)에서, 오목부(C)는 액티브 영역(AA)의 측벽 상에 제공된다. 이 오목부(C)로 인해, 액티브 영역(AA)의 측면 부분의 폭(W1)은, 이 구조 단면의 방향(DW)에서, 액티브 영역(AA)의 상면의 폭(W0)보다 작게 형성된다. 또한, 오목부(C)는 액티브 영역(AA) 내에서 오프-누설 전류가 흐르는 위치와 동일한 위치의 깊이를 갖는다. 구체적으로 말하면, 오목부(C)가 소스/드레인 확산층(40)의 깊이와 동일한 깊이의 위치 또는 더 깊은 위치에 형성되는 것이 이상적이다. 이러한 배치를 통해, 후술하는 바와 같이, 오프-누설 전류를 줄일 수 있다.
액티브 영역(AA)에서의 게르마늄의 함유량은, 오목부(C)가 액티브 영역(AA)에 형성되는 깊이에서 최대이다. 게르마늄층이 액티브 영역(AA)의 이러한 깊이로 삽입되는 경우, 후술하는 바와 같이, 오목부(C)를 쉽게 형성할 수 있다. 게르마늄이 삽입되어 에칭 속도를 조절하기 때문에, 에칭 가스가 바뀌면, 게르마늄은 그 가스의 변화에 대응하는 다른 엘리먼트로 대체되어 에칭 속도를 유지할 수 있다.
다음으로, 메모리(100)의 제조 방법에 대해 설명한다. 먼저, 도 3에 도시된 바와 같이, 반도체 기판(100)이 준비된다. 이 반도체 기판(10)은 반도체 벌크(11), 실리콘-게르마늄(SiGe)층(16) 및 반도체층(17)을 포함한다. 반도체층(17)은 실리콘-게르마늄층(16) 상에 제공된다. 반도체 벌크(11)와 반도체층(17)은 제각기 단결정 실리콘 등으로 구성된다. 실리콘-게르마늄층(16)은 게르마늄과 실리콘의 혼합층이다. 또한, 반도체 기판(10)은 게르마늄을 실리콘 기판에 이온-주입하고, 주입 결과를 열처리하여 형성될 수 있다. 이와 달리, 반도체 기판(10)은 게 르마늄을 반도체 벌크(11) 상에 혼합하고, 또한 게르마늄을 포함하지 않은 단결정 실리콘을 에피택셜적으로 성장시킨 에피택셜 성장을 형성함으로써 형성될 수 있다. 실리콘 게르마늄은 에칭 가스(SF6 및 C4F8 등)에 대해 실리콘보다 높은 반응성을 갖는다. 게르마늄은 소스/드레인 확산층(40)의 깊이를 매칭시키기 위해 삽입된다. 이러한 경우, 실리콘-게르마늄층(16)의 높이가 소스/드레인 확산층(40)의 깊이와 매칭하는 것으로 충분하다. 게르마늄의 주입과 확산층의 형성의 순서는 관련되지 않는다. 실리콘-게르마늄층(16)은 예를 들어 10 - 20nm의 두께를 갖는다. 실리콘-게르마늄층(16)이 더 큰 두께를 가지면, SiGe층(16)의 상부-에지가 기판(10)의 상면에 너무 가까워지고, 이러한 높이에서는 온-전류가 차단된다. 반면에, 실리콘-게르마늄층(16)이 더 작은 두께를 가지면, 오프-누설 전류를 줄이는 효과가 작아진다.
다음으로, 제1 게이트 절연막(20), 플로팅 게이트(FG) 및 마스킹 재료(15)가 이 순서대로 반도체 기판(10) 상에 형성된다. 플로팅 게이트(FG)는 2 종류의 재료를 포함한다. 즉, 플로팅 게이트(FG)의 파선 위쪽의 상부층(돌출부)은 실리콘-게르마늄층(26)으로 구성되고, 파선 아래쪽의 하부층(베이스)은 폴리실리콘층(25)으로 구성된다.
다음으로, 도 4에 도시된 바와 같이, 복수의 트렌치(12)가, 플로팅 게이트(FG), 제1 게이트 절연막(20), 반도체층(17) 및 실리콘-게르마늄층(16)을 관통해 반도체 벌크(11)에 도달되게 형성된다. 이 트렌치(12)는 예를 들어 마스크 재 료(15)를 마스크로 이용하는 RIE법에 의해 형성된다. 에칭 가스는 SF6나 C4F8 등이다.
실리콘-게르마늄층(26)의 에칭 속도는 폴리실리콘층(25)의 에칭 속도보다 빠르다. 즉, 실리콘-게르마늄층(26)은 에칭 가스에 대해 폴리실리콘층(25)보다 높은 반응성을 갖는다. 그 결과, 이 구조 단면의 트렌치(12)의 어레이 방향(DW)에서, 실리콘-게르마늄층(26)은 측면 방향으로 측면-에칭되고, 이 실리콘-게르마늄층(26)의 폭은 폴리실리콘층(25)의 폭보다 작게 형성된다. 이에 따라, 플로팅 게이트(FG)의 위쪽의 폭이 그 아래쪽의 폭보다 작게 형성된다.
또한, 실리콘-게르마늄층(16)의 에칭 속도는 반도체층(17)과 반도체 벌크(11)의 에칭 속도보다 빠르다. 그 결과, 이 구조 단면의 방향(DW)에서, 실리콘-게르마늄층(16)은 측면 방향으로 에칭되고, 오목부(C)가 액티브 영역(AA)의 측면 부분에 형성된다.
전술한 바와 같이, 플로팅 게이트(FG)와 액티브 영역(AA)은 트렌치를 형성하는 프로세스와 동일한 에칭 프로세스에 의해 형성될 수 있다.
다음으로, 절연체(17)가 도 5에 도시된 바와 같이 트렌치(12) 내에 성막된다. 이 절연체(17)는 예를 들어 실리콘 산화막을 포함한다. 이 경우, 절연체(17)는 플로팅 게이트(FG)의 상면으로 성막된다. 그 후, 절연체(17)는 플로팅 게이트(FG)의 측벽의 중간부(예를 들어, 폴리실리콘층(25)의 상면 수준으로)로 에칭 백된다. 이 에칭 백에 의해, 도 4에 도시되어 있는 마스크 재료(15)가 또한 제거된 다.
다음으로, 제2 게이트 절연막(30)이 플로팅 게이트(FG)의 상면과 측면 상에 형성된다. 이어서, 제어 게이트 전극(CG)의 재료가 제2 게이트 절연막(30) 상에 성막된다. 절연체(17)가 플로팅 게이트(FG)의 측벽의 중간부로 에칭 백되므로, 제어 게이트 전극(CG)의 재료는 자기 정렬 방식으로 인접한 플로팅 게이트(FG)의 측면들 사이에 삽입된다.
또한, 도 6a에 도시된 바와 같이, 제어 게이트 전극(CG)과 플로팅 게이트(FG)는 포토리소그래피 기법과 RIE법을 이용해 에칭된다. 도 6a는 채널 길이 방향(DL)에서의 이 구조의 엘리먼트 단면을 나타내고 있다. 이 프로세스에서, 플로팅 게이트(FG)가 각 메모리 셀(MC)에 개별화된다. 다음으로, 불순물이 액티브 영역(AA)에 이온 주입되고, 어닐링되어, 연장층(41)과 소스/드레인 확산층(40)을 형성한다. 이어서, 보호층(19)이 도 2b에 도시된 바와 같이 성막된다. 그 후, 공지의 방법을 이용해 컨택트와 배선을 형성하여 메모리(100)를 완성한다.
RIE에 이용되는 가스는 할로겐 원소를 포함하는 가스로부터 선택되고, 반도체를 제조하는데 이용되는 가스로부터도 적절히 선택된다. 플로팅 게이트(FG)를 각 메모리 셀(MC)에 개별화하는 프로세스에서는, 실리콘 게르마늄 에칭시 고속의 에칭 속도를 갖는 에칭 가스가 이용되고, 플로팅 게이트(FG)는 DW 방향 에칭에서와 유사하게 도 6b에 도시된 바와 같이 형성된다.
본 실시예에 따르면, 실리콘에 대한 게르마늄의 함유량 비율이 변하고, 플로 팅 게이트(FG)와 오목부(C) 모두가 실리콘과 실리콘 게르마늄의 에칭 선택 비율을 이용해 형성된다. 따라서, STI를 형성하는 RIE 프로세스에서, 역 T자 모양의 플로팅 게이트(FG)와 오목부(C) 모두가 형성될 수 있다. 즉, 본 실시예의 제조 방법에 따르면, STI, 역 T자 모양의 플로팅 게이트(FG), 및 액티브 영역(AA)의 오목부(C)는 단일 RIE 프로세스에서 동시에 형성될 수 있다. 전술한 바와 같이, 본 실시예에 따른 메모리 제조 방법은 종래의 메모리 제조 방법과 매칭되므로, 기존 프로세스를 이용해 쉽게 개시될 수 있다.
본 실시예에 따르면, 이 구조 단면의 방향(DW)에서, 플로팅 게이트(FG)의 위쪽의 폭은 그 아래쪽의 폭보다 작다. 따라서, 플로팅 게이트(FG)의 양호한 범위에서 막이 형성될 수 있다. 이에 따라, 제어 게이트 전극(CG)은 인접한 플로팅 게이트들(FG) 사이의 충분히 깊은 위치로 쉽게 채워질 수 있다.
도 7에 도시된 바와 같이, 일반적으로, 오프-누설 전류는 액티브 영역(AA)의 표면으로부터의 일정한 깊이(Dc)의 위치에서 흐른다. 일반적으로 오프-누설 전류의 깊이(Dc)는, 그 깊이가 액티브 영역(AA)의 불순물 프로파일에 좌우되지만, 소스/드레인 영역에 형성된 소스/드레인 확산층(40)의 깊이에 상당한 위치이거나 더 깊은 위치인 것으로 알려져 있다. 본 실시예에 따르면, 오목부(C)는 액티브 영역(AA) 내에서 오프-누설 전류가 흐르는 깊이와 동일한 깊이의 위치에 제공된다. 그 결과, 액티브 영역(AA)의 측벽 근방에 흐르는 오프-누설 전류가 제거될 수 있다.
보다 구체적으로 말하면, 오목부(C)는 액티브 영역(AA) 표면으로부터 10nm 또는 더 아래의 깊이에 형성된다. 바람직하게는, 오목부(C)가 액티브 영역(AA) 표면으로부터 20nm ~ 30nm의 깊이에 형성된다. 소스/드레인 확산층(40)의 깊이가 액티브 영역(AA) 표면으로부터 약 20nm이기 때문에, 오목부(C)는 소스/드레인 확산층(40)의 깊이와 동일한 깊이에 형성된다. 오목부(C)의 개구 폭과 길이는 각각 대략 9nm이다. 오목부(C)가 액티브 영역(AA) 표면으로부터 10nm 이상(20nm ~ 30nm)의 깊이에 형성되더라도, 액티브 영역(AA)의 표면을 통해 흐르는 온-전류에 어떠한 악 영향도 미치지 않는다는 점을 아는 것이 중요하다. 온-전류는 액티브 영역(AA) 표면으로부터 10nm 미만의 얕은 위치에서 흐른다. 따라서, 오목부(C)가 액티브 영역(AA)의 표면보다 깊은 위치에 형성될 때, 온-전류는 감소하지 않는다.
플로팅 게이트(FG)의 바닥부의 폭(W3)이 액티브 영역(AA)의 상면의 폭(W0)과 실질적으로 동일하게 설정되거나, W3이 W0보다 크게 설정될 때, 즉 플로팅 게이트(FG)와 액티브 영역(AA)의 대향 영역이 감소되지 않을 때, 오프-누설 전류는 증가하지 않는다. 따라서, 오목부(C)가 제공될 때, 오프-누설 전류가 실질적으로 감소될 수 있다. 즉, 역 T자 모양의 플로팅 게이트(FG)와 오목부(C)를 결합함으로써 S-팩터를 개선할 수 있다.
(제2 실시예)
도 8에 도시되어 있는 제2 실시예에 따른 NAND 플래시 메모리(200)에서는, 플로팅 게이트(FG)가 이 구조 단면의 방향(DW)에서 사다리꼴 모양으로 형성된다. 제2 실시예에 따른 NAND 플래시 메모리의 그 밖의 구조는 제1 실시예에 따른 NAND 플래시 메모리와 유사하다.
플로팅 게이트(FG)의 위쪽과 아래쪽은 평행하고, 아래쪽의 폭(W3)이 그 위쪽의 폭(W2)보다 크다. 아래쪽의 폭(W3)이 액티브 영역(AA)의 위쪽의 폭(W0)과 실질적으로 동일하게 설정되거나, W3이 W0보다 크게 설정될 때, 오프-누설 전류는 증가하지 않는다. 따라서, 오목부(C)가 제공될 때, 오프-누설 경로는 제1 실시예에서와 같이 작아진다. 그 결과, 오프-누설 전류가 감소될 수 있다.
통상, 에칭 조건이 조절될 때, 플로팅 게이트(FG)의 측벽은 앞쪽으로 가늘어지는 모양이 된다. 즉, 플로팅 게이트(FG)의 측면의 폭은 위쪽으로부터 바닥부쪽으로 점점 커진다.
앞쪽으로 가늘어진 기울기(θ)를 조절하는 이외의 방법으로, 다른 엘리먼트(게르마늄 등)를 삽입할 수 있다. 예컨대, 성막 가스에 포함된 게르마늄의 혼합 비율은 플로팅 게이트 재료를 성막하는 프로세스의 초기에는 낮게 설정되고, 이 후 게르마늄의 혼합 비율을 점차 높게 설정한다. 이에 따라, 게르마늄의 농도는 플로팅 게이트(FG)의 바닥부에서는 낮아지고, 위쪽으로 갈수록 높아진다. 실리콘보다는 게르마늄에 대해 높은 반응성을 갖는 에칭 가스가 선택된다. 이러한 배치를 통해, 앞쪽으로 가늘어진 기울기(θ)가 커진다.
제2 실시예에 따른 그 밖의 제조 방법은 제1 실시예에 따른 제조 방법과 같을 수 있다. 이에 따라, 제1 실시예에서와 유사한 효과를 제2 실시예를 통해 얻을 수 있다.
(제3 실시예)
도 9에 도시되어 있는 제3 실시예에 따른 NAND 플래시 메모리(300)에서는, 플로팅 게이트(FG)의 바닥부(베이스)가 이 구조 단면의 방향(DW)에서 순차 가늘어지는 모양으로 형성된다. 제3 실시예에 따른 NAND 플래시 메모리의 그 밖의 구조는 제1 실시예에 따른 NAND 플래시 메모리와 유사하다.
플로팅 게이트(FG)의 아래쪽의 폭(W3)은 그 위쪽의 폭(W2)보다 크다. 아래쪽의 폭(W3)이 액티브 영역(AA)의 위쪽의 폭(W0)과 실질적으로 동일하게 설정되거나, W3이 W0보다 크게 설정될 때, 오프-누설 전류는 증가하지 않는다. 따라서, 오목부(C)가 제공될 때, 오프-누설 전류는 제1 실시예에서와 같이 감소될 수 있다.
플로팅 게이트(FG)의 베이스의 앞쪽으로 가늘어진 기울기(θ)를 조절하기 위해, 성막 가스에 포함된 게르마늄의 혼합 비율은 플로팅 게이트 재료를 성막하는 프로세스의 초기에는 감소되고, 이 후 그 혼합 비율을 점차 증가시킨다. 성막 프로세스의 중간에는, 게르마늄의 혼합 비율이 일정하게 설정된다. 이러한 배치를 통해, 게르마늄의 농도는 플로팅 게이트(FG)의 베이스의 바닥부에서는 낮고, 베이스의 위쪽으로 갈수록 커진다. 또한, 플로팅 게이트(FG)의 돌출부에서의 게르마늄의 농도는 일정하다. 그 결과, 도 4에서의 트렌치(12) 형성시, 베이스의 측면만이 순차 가늘어지게 에칭된다.
제3 실시예에 따른 그 밖의 제조 방법은 제1 실시예에 따른 제조 방법과 유 사하다. 이에 따라, 제1 실시예에서와 유사한 효과를 제3 실시예를 통해 얻을 수 있다.
도 10은 플로팅 게이트(FG)의 자연 전위(VFG)와, 확산층(40)에 흐르는 드레인 전류(Id) 간의 관계를 나타내고 있다. 또한, 도 10은 도 7에 도시되어 있는 오목부(C)를 갖는 메모리 셀(MC)을 이용한 결과를 나타내고 있다. 게이트 전압(VFG)이 약 -0.75V일 때 메모리 셀(MC)이 오프 상태로 된다는 것을 이 그래프를 통해 알 수 있다.
이 그래프에서는, 제1 내지 제3 실시예에 따른 Id가 종래예에 따른 Id보다 낮다는 것이 명백하다. 이는, 제1 내지 제3 실시예에 따른 오프-누설 전류가 종래예에 따른 오프-누설 전류보다 작다는 것을 의미한다.
제1 내지 제3 실시예에 따르면, 오목부(C)는 오프-누설 전류가 흐르는 액티브 영역(AA)의 측벽 근방의 위치에 형성된다. 그 결과, 오프-누설 전류에서의 증가가 방지될 수 있다.
한편, 이러한 실시예들에 따르면, 이 구조 단면의 방향(DW)에서, 플로팅 게이트(FG)의 바닥부의 폭(W3)은 액티브 영역(AA)의 위쪽의 폭(W0)과 동일하거나 더 크다. 그 결과, 플로팅 게이트(FG)의 바닥면이 액티브 영역(AA)의 상면 전체와 대향하기 때문에, 오프-누설 전류가 증가하지 않는다. 전술한 바와 같이, 넓은 바닥부를 갖는 플로팅 게이트(FG)가 액티브 영역(AA)의 오목부와 결합될 때, 메모리 셀(MC)의 S-팩터는 작아질 수 있다. 이에 따라, 메모리 셀(MC)의 판독 특성을 개 선할 수 있다.
당업자들이라면 본 발명의 추가 이점들과 변형례들을 쉽게 알 수 있을 것이다. 따라서, 본 발명은, 광의의 면에서, 본 명세서에 도시되고 설명된 특정한 세부사항 및 대표 실시예들에 국한되지는 않는다. 또한, 당업자들이라면 첨부된 청구범위와 그 균등물에 의해 규정되는 바와 같은 본 발명의 일반 개념의 사상과 범주를 벗어나지 않고서 다양한 수정을 가할 수 있을 것이다.
도 1은 제1 실시예에 따른 NAND 플래시 메모리를 나타내는 정면도.
도 2a는 도 1의 A-A 라인의 단면도.
도 2b는 도 1의 B-B 라인의 단면도.
도 3은 메모리 제조 방법을 나타내는 단면도.
도 4는 도 3에 이어지는 제조 방법을 나타내는 단면도.
도 5는 도 4에 이어지는 제조 방법을 나타내는 단면도.
도 6a는 도 5에 이어지는 제조 방법을 나타내는 단면도.
도 6b는 도 5에 이어지는 다른 제조 방법을 나타내는 단면도.
도 7은 오프-누설 전류가 흐르는 부분을 나타내는 도면.
도 8은 제2 실시예에 따른 NAND 플래시 메모리를 나타내는 정면도.
도 9는 제3 실시예에 따른 NAND 플래시 메모리를 나타내는 정면도.
도 10은 플로팅 게이트 전극(FG)의 자연 전위(VFG)와, 확산층(40)에 흐르는 드레인 전류(Id) 간의 관계를 나타내는 도면.

Claims (19)

  1. 비휘발성 반도체 메모리 디바이스로서,
    반도체 기판;
    상기 반도체 기판에 형성된 복수의 엘리먼트 분리 영역;
    인접한 엘리먼트 분리 영역들 사이에 제공된 엘리먼트 형성 영역 - 상기 엘리먼트 형성 영역은 그 측면에 오목부를 가짐으로써 상기 엘리먼트 형성 영역의 상면 아래 부분의 폭이 상기 엘리먼트 분리 영역의 인접 방향의 단면에서 상기 엘리먼트 형성 영역의 상면의 폭보다 작음 - ;
    상기 엘리먼트 형성 영역 상에 제공된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 제공된 플로팅 게이트;
    상기 플로팅 게이트의 상면과 측면 상에 제공된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막을 통해 상기 플로팅 게이트의 상면과 측면 상에 제공된 제어 게이트 전극을 포함하며,
    상기 플로팅 게이트의 위쪽의 폭은 상기 엘리먼트 분리 영역의 인접 방향의 단면에서 상기 플로팅 게이트의 아래쪽의 폭보다 작은 비휘발성 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 플로팅 게이트는 제1 및 제2 엘리먼트를 구비하고, 상기 플로팅 게이트 의 상기 제1 엘리먼트의 함유량은 상기 플로팅 게이트의 바닥부에서 보다는 위쪽에서 더 높아지는 비휘발성 반도체 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 엘리먼트는 게르마늄이고, 상기 제2 엘리먼트는 실리콘인 비휘발성 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 플로팅 게이트는 역 T자 모양으로 형성되는 비휘발성 반도체 메모리 디바이스.
  5. 제4항에 있어서,
    상기 역 T자 모양의 플로팅 게이트의 위쪽에서의 돌출부는 실리콘 게르마늄으로 구성되고, 상기 플로팅 게이트의 아래쪽의 베이스는 폴리실리콘으로 구성되는 비휘발성 반도체 메모리 디바이스.
  6. 제1항에 있어서,
    상기 플로팅 게이트는 사다리꼴 모양으로 형성되고, 상기 플로팅 게이트의 위쪽과 아래쪽은 평행한 비휘발성 반도체 메모리 디바이스.
  7. 제1항에 있어서,
    상기 엘리먼트 형성 영역은 제1 및 제2 엘리먼트를 포함하고,
    상기 제1 엘리먼트의 함유량 비율은 상기 엘리먼트 분리 영역의 인접 방향의 단면에서 상기 오목부가 형성되는 깊이에서 최대인 비휘발성 반도체 메모리 디바이스.
  8. 제7항에 있어서,
    상기 제1 엘리먼트는 게르마늄이고, 상기 제2 엘리먼트는 실리콘인 비휘발성 반도체 메모리 디바이스.
  9. 제1항에 있어서,
    상기 플로팅 게이트의 양 측에서 상기 엘리먼트 형성 영역의 표면상에 제공된 확산층을 더 포함하며,
    상기 엘리먼트 분리 영역의 인접 방향의 단면에서, 상기 오목부가 형성되는 깊이는 상기 플로팅 게이트의 단부에서 상기 확산층의 깊이와 동일하거나 더 깊은 비휘발성 반도체 메모리 디바이스.
  10. 제1항에 있어서,
    상기 비휘발성 반도체 메모리 디바이스는 NAND 플래시 메모리인 비휘발성 반도체 메모리 디바이스.
  11. 비휘발성 반도체 메모리 디바이스의 제조 방법으로서,
    반도체 벌크, 실리콘-게르마늄층 및 반도체층을 포함하는 반도체 기판상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 플로팅 게이트 재료를 성막하는 단계;
    상기 플로팅 게이트 재료, 상기 제1 게이트 절연막, 상기 반도체층 및 상기 실리콘-게르마늄층을 관통하여 상기 반도체 기판의 상기 반도체 벌크에 도달되게 복수의 트렌치를 형성하고, 동시에 상기 플로팅 게이트의 측면을 에칭하여 상기 플로팅 게이트의 위쪽의 폭이 상기 트렌치들의 어레이 방향의 단면에서 상기 플로팅 게이트의 아래쪽의 폭보다 작게 상기 플로팅 게이트를 형성하며, 동시에 엘리먼트 형성 영역 - 상기 엘리먼트 형성 영역은 그 측면에 오목부를 가짐으로써 상기 엘리먼트 형성 영역의 상면 아래 부분의 폭이 상기 트렌치들의 어레이 방향의 단면에서 상기 엘리먼트 형성 영역의 상면의 폭보다 작고, 상기 엘리먼트 형성 영역은 상기 트렌치들 사이와 상기 제1 게이트 절연막 아래에 형성되고, 상기 반도체 기판의 상기 실리콘-게르마늄층이 측면 방향으로 에칭되어 상기 엘리먼트 형성 영역의 측면 부분에 상기 오목부가 형성됨 - 을 형성하는 단계;
    상기 트렌치들에 절연체를 채워 엘리먼트 분리 영역을 형성하는 단계;
    상기 플로팅 게이트의 상면과 측면 상에 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막 상에 제어 게이트 전극 재료를 성막하는 단계를 포함하는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  12. 제11항에 있어서,
    상기 플로팅 게이트 재료 성막시, 하부층 재료가 상기 제1 게이트 절연막 상에 성막되고, 이어서 상기 플로팅 게이트 재료의 에칭 가스에 대해 상기 하부층 재료보다 높은 반응성을 갖는 상부층 재료가 상기 하부층 재료 상에 성막되며,
    상기 트렌치들을 형성 시, 상기 상부층 재료와 상기 하부층 재료가 에칭되고, 상기 플로팅 게이트의 측면은 그 위쪽의 폭이 상기 트렌치들의 어레이 방향의 단면에서 상기 플로팅 게이트의 아래쪽의 폭보다 작게 되도록 에칭되는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  13. 제11항에 있어서,
    상기 플로팅 게이트 재료 성막시, 성막 가스에 포함된 제1 엘리먼트의 혼합 비율은 상기 플로팅 게이트 재료를 성막하는 프로세스의 초기에는 제2 엘리먼트의 혼합 비율보다 낮게 설정되고, 이 후, 상기 제1 엘리먼트의 혼합 비율은 점차 증가되고, 에칭 가스에 대해 상기 제1 엘리먼트보다 낮은 반응성을 갖는 상기 제2 엘리먼트의 혼합 비율은 점차 감소되며,
    상기 트렌치들을 형성 시, 상기 플로팅 게이트의 측면은 그 위쪽의 폭이 상기 트렌치들의 어레이 방향의 단면에서 상기 플로팅 게이트의 아래쪽의 폭보다 작게 되도록 에칭되는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 엘리먼트는 게르마늄이고, 상기 제2 엘리먼트는 실리콘인 비휘발성 반도체 메모리 디바이스의 제조 방법.
  15. 제11항에 있어서,
    상기 반도체 기판의 에칭 가스에 대해 상기 반도체 기판보다 높은 반응성을 갖는 제3 엘리먼트가 상기 반도체 기판에 주입되어 상기 제3 엘리먼트가 상기 반도체 기판에 삽입된 혼합층을 형성하고,
    상기 트렌치들을 형성 시, 상기 트렌치들은 상기 플로팅 게이트, 상기 제1 게이트 절연막, 상기 반도체 기판 및 상기 혼합층을 관통하여 상기 혼합층 아래의 상기 반도체 기판에 도달되게 형성되며,
    상기 엘리먼트 형성 영역의 측면의 폭은, 상기 트렌치들의 어레이 방향의 단면에서, 상기 혼합층 부분에서 상기 엘리먼트 형성 영역의 상면의 폭보다 작게 형성되는 비휘발성 반도체 메모리 디바이스의 제조 방법.
  16. 제15항에 있어서,
    상기 반도체 기판은 실리콘 기판이고, 상기 제3 엘리먼트는 게르마늄인 비휘발성 반도체 메모리 디바이스의 제조 방법.
  17. 제11항에 있어서,
    상기 플로팅 게이트를 형성한 후에, 상기 플로팅 게이트의 양 측에서 상기 엘리먼트 형성 영역의 표면상에 확산층이 형성되고,
    상기 엘리먼트 형성 영역의 측면 상에 형성된 오목부는 상기 플로팅 게이트의 단부에서 상기 확산층의 깊이와 동일하거나 더 깊은 비휘발성 반도체 메모리 디바이스의 제조 방법.
  18. 제11항에 있어서,
    상기 비휘발성 반도체 메모리 디바이스는 NAND 플래시 메모리인 비휘발성 반도체 메모리 디바이스의 제조 방법.
  19. 제11항에 있어서,
    상기 엘리먼트 형성 영역과 상기 플로팅 게이트 모두는 동일한 에칭 프로세스에서 형성되는 비휘발성 반도체 메모리 디바이스의 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4762041B2 (ja) * 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
US7968934B2 (en) * 2007-07-11 2011-06-28 Infineon Technologies Ag Memory device including a gate control layer
US20090100659A1 (en) * 2007-09-26 2009-04-23 Radovan Soumar Trailer wheel locking pin retractor
JP2009094170A (ja) * 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法
JP2009135373A (ja) * 2007-12-03 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US7785963B2 (en) * 2008-02-22 2010-08-31 Macronix International Co., Ltd. Method for fabricating inverted T-shaped floating gate memory
JP5210675B2 (ja) 2008-03-19 2013-06-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN101465381A (zh) * 2009-01-05 2009-06-24 上海宏力半导体制造有限公司 存储器
WO2010086067A1 (en) * 2009-01-29 2010-08-05 International Business Machines Corporation Memory transistor with a non-planar floating gate and manufacturing method thereof
JP2010272675A (ja) * 2009-05-21 2010-12-02 Toshiba Corp 半導体記憶装置
JP2011066038A (ja) * 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
US9041091B2 (en) * 2013-03-22 2015-05-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN104766825B (zh) * 2014-01-08 2018-01-05 中芯国际集成电路制造(上海)有限公司 一种增大flash器件栅电容的方法及flash器件
CN105789211B (zh) * 2014-12-24 2018-10-30 上海格易电子有限公司 一种闪存存储单元及制作方法
CN110168387B (zh) * 2016-12-14 2021-06-18 日立汽车系统株式会社 负载驱动装置
US10510663B2 (en) * 2017-03-30 2019-12-17 Globalfoundries Inc. Transistor structures having electrically floating metal layer between active metal lines
CN110957320A (zh) * 2018-09-27 2020-04-03 长鑫存储技术有限公司 半导体结构、存储器结构及其制备方法
CN113707600B (zh) * 2020-05-22 2023-07-11 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020030708A (ko) * 2000-10-17 2002-04-25 가나이 쓰토무 불휘발성 반도체 기억장치 및 그 제조방법
KR20060076339A (ko) * 2004-12-29 2006-07-04 삼성전자주식회사 불휘발성 메모리 반도체 소자의 제조방법
JP2006186073A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269814A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020030708A (ko) * 2000-10-17 2002-04-25 가나이 쓰토무 불휘발성 반도체 기억장치 및 그 제조방법
JP2006186073A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
KR20060076339A (ko) * 2004-12-29 2006-07-04 삼성전자주식회사 불휘발성 메모리 반도체 소자의 제조방법

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Publication number Publication date
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KR20080041590A (ko) 2008-05-13
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