CN101465381A - 存储器 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 56
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 230000004888 barrier function Effects 0.000 claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 24
- 108091006146 Channels Proteins 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 12
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 8
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 8
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 13
- 238000007667 floating Methods 0.000 description 11
- 238000010276 construction Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Abstract
本发明提供一种存储器，包括：半导体基底，在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区，位于半导体基底上的第一绝缘层，位于所述第一绝缘层上，且由多晶硅制成的电荷存储层，所述电荷存储层内设有Si1－xGex导电层。与现有存储器相比，本发明提供的存储器通过在电荷存储层内设有Si1－xGex导电层，使得存储在电荷存储层的电荷集聚在Si1－xGex导电层的表面上，与衬底的之间的距离大大增大，相对的增大了隔离电荷的绝缘层厚度，降低了电荷泄漏的可能性，大大提高了存储在电荷存储层内电荷的保持能力，避免了数据的遗失，增加了电荷存储寿命。
Description
技术领域
本发明涉及一种半导体器件，尤其涉及一种存储器。
背景技术
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。
用户使用存储器时，除要求存储器具备高存储能力，低功耗外，还要求具有高可靠性，而存储器的数据保持能力是一个关键的可靠性参数。
目前存储器技术正向提高集成度以及缩小元件尺寸的方向发展。为了提高集成能力，缩小单元面积，在同样面积的芯片内制造更多的存储单元，存储器件的尺寸需要持续地随着技术发展进行微缩，每个存储信息单元所存储的电荷数量也随存储信息单元体积的减小而减少，在整个数据保持周期(一般至少10年)内允许丢失的电荷数量也随之减少。因而器件的微缩对数据保持能力提出了更高的要求。
比如闪存器件这类存储器中是通过浮栅中存储电荷来存储信息的。尽管浮栅与器件其它导电部分之间都由绝缘介质层隔离，但是由于量子隧穿效应，浮栅中的电荷总是具有一定的概率隧穿通过绝缘介质层。此隧穿概率随绝缘介质层的厚度增加近似呈指数下降。因此，为了保证存储器件的数据保持能力，浮栅周围的绝缘介质层(特别是浮栅与沟道之间的浮栅介质层，因为一般此栅介质层是浮栅周围最薄的介质层)必须保证一定的物理厚度。
这个问题导致浮栅的栅介质层厚度无法按比例进行缩小。而较厚的浮栅介质层厚度会导致浮栅对沟道较弱的控制能力，影响闪存单元的性能。
发明内容
本发明要解决的技术问题是：提供一种存储器，在减小器件尺寸的同时，提高数据保持能力。
为解决上述技术问题，本发明提供的一种存储器，包括：
半导体基底；
在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区；
位于半导体基底上的第一绝缘层；
位于所述第一绝缘层上，且由多晶硅制成的电荷存储层，
所述电荷存储层内设有Si1-xGex导电层。
进一步的，在所述电荷存储层上设有第二绝缘层。
进一步的，所述第二绝缘层为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合。
进一步的，所述第二绝缘层上设有多晶硅或其它导电材料制成的控制栅。
进一步的，在所述电荷存储层侧面设有多晶硅或其它导电材料制成的控制栅。
进一步的，所述电荷存储层与所述控制栅之间通过第二绝缘层进行隔离。
进一步的，所述Si1-xGex导电层中x值的范围为0～1。
进一步的，所述电荷存储层为n型电荷存储层或p型电荷存储层。
进一步的，所述沟道区为n型沟道区或p型沟道区。
本发明还提供另一种存储器，包括：
半导体基底；
在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区；
位于半导体基底上的第一绝缘层；
位于所述第一绝缘层上，且由多晶硅制成的电荷存储层；
所述电荷存储层上设有Si1-xGex导电层。
进一步的，所述Si1-xGex导电层上设有第二绝缘层。
进一步的，所述第二绝缘层上设有多晶硅或其它导电材料制成的控制栅。
进一步的，所述第二绝缘层为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合。
进一步的，在所述电荷存储层与Si1-xGex导电层侧面设有多晶硅或其它导电材料制成的控制栅。
进一步的，所述电荷存储层及Si1-xGex导电层与所述控制栅之间通过第二绝缘层进行隔离。
进一步的，所述Si1-xGex导电层中x值的范围为0～1。
进一步的，所述电荷存储层为n型电荷存储层或p型电荷存储层。
进一步的，所述沟道区为n型沟道区或p型沟道区。
与现有存储器相比，本发明提供的存储器通过在电荷存储层内设有Si1-xGex导电层，使得存储在电荷存储层的电荷集聚在Si1-xGex导电层内，与衬底之间的距离大大增大，相对的增大了隔离电荷的绝缘层厚度，降低了电荷泄漏的可能性，大大提高了存储在电荷存储层内电荷的保持能力，避免了数据的遗失，增加了电荷存储寿命。
附图说明
以下结合附图和具体实施例对本发明的存储器作进一步详细的描述。
图1为本发明实施例一的存储器结构示意图；
图2为本发明实施例一的存储器的能带示意图；
图3为本发明实施例一的存储器存储电荷状态示意图；
图4为本发明实施例二的存储器结构示意图；
图5为本发明实施例三的存储器结构示意图；
图6为本发明实施例四的存储器结构示意图。
具体实施方式
实施例一：
请参阅图1，图1为本发明一实施例的存储器结构示意图。该非挥发存储器，包括：半导体基底1，在半导体基底1内设有掺杂形成的源区2和漏区3以及在所述源区和漏区之间的沟道区4，位于半导体基底1上的第一绝缘层5，位于所述第一绝缘层5上，且由多晶硅制成的电荷存储层6，所述电荷存储层6内设有Si1-xGex导电层7。
在所述电荷存储层6上设有第二绝缘层8，在所述第二绝缘层8上还设有多晶硅或其它导电材料制成的控制栅9。所述第二绝缘层8为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合，比如ONO(氧化物-氮化物-氧化物)的介质结构或者ON(氧化物-氮化物)的介质结构。
请参阅图2，图2为本发明实施例一的存储器的能带示意图。当浮栅带有正电荷(空穴为主)的时候，其能带图如图2所示，由于Si1-xGex导电层7的带隙比多晶硅制成的电荷存储层6的带隙要窄，特别是Si1-xGex导电层7的价带比多晶硅电荷存储层6的价带要高，所以大部分自由空穴会分布在Si1-xGex导电层7内，远离多晶硅电荷存储层6和第一绝缘层5的界面，降低了电荷隧穿到基底1的概率，改善了数据保持能力。
请参阅图3，图3为本发明实施例一的存储器存储电荷状态示意图。在本实施例中，所述电荷存储层6为p型电荷存储层，所述沟道区4为p型沟道区，所述Si1-xGex导电层7中x值的范围为0～1，通过适当的工艺方法，可以使得Si1-xGex的价带比硅的高，从而使得空穴10集中在硅与Si1-xGex的界面，即空穴10分布在如图3上电荷存储层6与Si1-xGex导电层7接触的界面上，由于Si1-xGex导电层7位于电荷存储层6内部，因此，用来存储信息的空穴10分布在电荷存储层6与Si1-xGex导电层7接触的界面上，相对于没有Si1-xGex导电层7而使其电荷分布在电荷存储层6与第一绝缘层5接触的界面来说，本实施例的结构增加了电荷与衬底1之间的距离，相对的增大了隔离电荷的绝缘层厚度，降低了电荷泄漏的可能性，大大提高了存储在电荷存储层6内电荷的保持能力，避免了数据的遗失，增加了电荷存储寿命。
当然，所述电荷存储层6也可以选择为n型电荷存储层以及所述沟道区为n型沟道区，形成的结构与上述p型结构相同，所不同的是分布在Si1-xGex导电层7与电荷存储层6之间的界面上的电荷是电子，在此不再详述。
实施例二：
请参阅图4，图4为本发明实施例二的存储器结构示意图。该非挥发存储器，包括：半导体基底1，在半导体基底1内设有掺杂形成的源区2和漏区3以及在所述源区和漏区之间的沟道区4，位于半导体基底1上的第一绝缘层5，位于所述第一绝缘层5上，且由多晶硅制成的电荷存储层6，所述电荷存储层6上设有Si1-xGex导电层7，所述Si1-xGex导电层7中x值的范围为0～1。
在所述Si1-xGex导电层7上设有第二绝缘层8，在所述第二绝缘层8上还设有多晶硅或其它导电材料制成的控制栅9。所述第二绝缘层8为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合，比如ONO(氧化物-氮化物-氧化物)的介质结构或者ON(氧化物-氮化物)的介质结构。
在图4所示的实施例二中，所述电荷存储层6为n型电荷存储层或p型电荷存储层，所述沟道区为n型沟道区或p型沟道区，当电荷存储层6存储电子或空穴的时候，其效果与图3所示的实施例一相似，这些电子或空穴分布在电荷存储层6与Si1-xGex导电层7接触的界面上，以及Si1-xGex导电层7与第二绝缘层8接触的界面上，因此可以达到与实施例一相同的效果。
实施例三：
请参阅图5，图5为本发明实施例三的存储器结构示意图，该非挥发存储器，包括：半导体基底1，在半导体基底1内设有掺杂形成的源区2和漏区3以及在所述源区和漏区之间的沟道区4，位于半导体基底1上的第一绝缘层5，位于所述第一绝缘层5上，且由多晶硅制成的电荷存储层6。所述电荷存储层6内设有Si1-xGex导电层7，所述Si1-xGex导电层7中x值的范围为0～1。
在所述电荷存储层6的一侧设有多晶硅或其它导电材料制成的控制栅9，所述电荷存储层6与控制栅9之间通过第二绝缘层8进行隔离。所述第二绝缘层8为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合，比如ONO(氧化物-氮化物-氧化物)的介质结构或者ON(氧化物-氮化物)的介质结构。
所述电荷存储层6为n型电荷存储层或p型电荷存储层，所述沟道区为n型沟道区或p型沟道区，当电荷存储层6存储电子或空穴的时候，其效果与图3所示的实施例一相似，在此不再详述。
实施例四：
请参阅图6，图6为本发明实施例四的存储器结构示意图。该存储器，包括：半导体基底1，在半导体基底1内设有掺杂形成的源区2和漏区3以及在所述源区和漏区之间的沟道区4，位于半导体基底1上的第一绝缘层5，位于所述第一绝缘层5上，且由多晶硅制成的电荷存储层6，所述电荷存储层6上设有Si1-xGex导电层7，所述Si1-xGex导电层7中x值的范围为0～1。
在所述电荷存储层6的侧面设有多晶硅或其它导电材料制成的控制栅9，所述电荷存储层6及其上的Si1-xGex导电层7，与控制栅9之间通过第二绝缘层8进行隔离。所述第二绝缘层8为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合，比如ONO(氧化物-氮化物-氧化物)的介质结构或者ON(氧化物-氮化物)的介质结构。
所述电荷存储层6为n型电荷存储层或p型电荷存储层，所述沟道区为n型沟道区或p型沟道区，当电荷存储层6存储电子或空穴的时候，其效果与实施例二相似，在此不再详述。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等同物界定。
Claims (18)
1、一种存储器，包括：
半导体基底；
在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区；
位于半导体基底上的第一绝缘层；
位于所述第一绝缘层上，且由多晶硅制成的电荷存储层，其特征在于：所述电荷存储层内设有Si1-xGex导电层。
2.如权利要求1所述的存储器，其特征在于：在所述电荷存储层上设有第二绝缘层。
3.如权利要求2所述的存储器，其特征在于：所述第二绝缘层为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合。
4.如权利要求2所述的存储器，其特征在于：所述第二绝缘层上设有多晶硅或其它导电材料制成的控制栅。
5.如权利要求1所述的存储器，其特征在于：在所述电荷存储层侧面设有多晶硅或其它导电材料制成的控制栅。
6.如权利要求5所述的存储器，其特征在于：所述电荷存储层与所述控制栅之间通过第二绝缘层进行隔离。
7.如权利要求1所述的存储器，其特征在于：所述Si1-xGex导电层中x值的范围为0～1。
8.如权利要求1所述的存储器，其特征在于：所述电荷存储层为n型电荷存储层或p型电荷存储层。
9.如权利要求1所述的存储器，其特征在于：所述沟道区为n型沟道区或p型沟道区。
10.一种存储器，包括：
半导体基底；
在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区；
位于半导体基底上的第一绝缘层；
位于所述第一绝缘层上，且由多晶硅制成的电荷存储层；
其特征在于：所述电荷存储层上设有Si1-xGex导电层。
11.如权利要求10所述的存储器，其特征在于：所述Si1-xGex导电层上设有第二绝缘层。
12.如权利要求11所述的存储器，其特征在于：所述第二绝缘层上设有多晶硅或其它导电材料制成的控制栅。
13.如权利要求11或12所述的存储器，其特征在于：所述第二绝缘层为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合。
14.如权利要求10所述的存储器，其特征在于：在所述电荷存储层与Si1-xGex导电层侧面设有多晶硅或其它导电材料制成的控制栅。
15.如权利要求14所述的存储器，其特征在于：所述电荷存储层及Si1-xGex导电层与所述控制栅之间通过第二绝缘层进行隔离。
16.如权利要求10所述的存储器，其特征在于：所述Si1-xGex导电层中x值的范围为0～1。
17.如权利要求10所述的存储器，其特征在于：所述电荷存储层为n型电荷存储层或p型电荷存储层。
18.如权利要求10所述的存储器，其特征在于：所述沟道区为n型沟道区或p型沟道区。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2009100448892A CN101465381A (zh) | 2009-01-05 | 2009-01-05 | 存储器 |
| PCT/CN2009/071775 WO2010075684A1 (zh) | 2009-01-05 | 2009-05-13 | 存储器 |
| US12/988,125 US20110037119A1 (en) | 2009-01-05 | 2009-05-13 | Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2009100448892A CN101465381A (zh) | 2009-01-05 | 2009-01-05 | 存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101465381A true CN101465381A (zh) | 2009-06-24 |
Family
ID=40805836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2009100448892A Pending CN101465381A (zh) | 2009-01-05 | 2009-01-05 | 存储器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20110037119A1 (zh) |
| CN (1) | CN101465381A (zh) |
| WO (1) | WO2010075684A1 (zh) |
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| WO2010075684A1 (zh) * | 2009-01-05 | 2010-07-08 | 上海宏力半导体制造有限公司 | 存储器 |
| CN102693984A (zh) * | 2011-03-21 | 2012-09-26 | 中国科学院微电子研究所 | 一种多值非挥发存储器及其制备方法 |
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|---|---|---|---|---|
| US9559106B2 (en) | 2012-10-31 | 2017-01-31 | Hewlett-Packard Development Company, L.P. | Memory cell that prevents charge loss |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101465381A (zh) * | 2009-01-05 | 2009-06-24 | 上海宏力半导体制造有限公司 | 存储器 |
-
2009
- 2009-01-05 CN CNA2009100448892A patent/CN101465381A/zh active Pending
- 2009-05-13 US US12/988,125 patent/US20110037119A1/en not_active Abandoned
- 2009-05-13 WO PCT/CN2009/071775 patent/WO2010075684A1/zh active Application Filing
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| Publication number | Publication date |
|---|---|
| US20110037119A1 (en) | 2011-02-17 |
| WO2010075684A1 (zh) | 2010-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20090624 |