CN114005788A - Nand闪存器件及形成方法 - Google Patents

Nand闪存器件及形成方法 Download PDF

Info

Publication number
CN114005788A
CN114005788A CN202111266559.5A CN202111266559A CN114005788A CN 114005788 A CN114005788 A CN 114005788A CN 202111266559 A CN202111266559 A CN 202111266559A CN 114005788 A CN114005788 A CN 114005788A
Authority
CN
China
Prior art keywords
layer
substrate
dielectric layer
forming
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111266559.5A
Other languages
English (en)
Inventor
刘涛
巨晓华
王奇伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN202111266559.5A priority Critical patent/CN114005788A/zh
Publication of CN114005788A publication Critical patent/CN114005788A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种NAND闪存器件的形成方法，包括：提供一衬底，所述衬底上具有多个栅极，在所述栅极的两侧的衬底上形成有漏区和源区，所述栅极的两侧壁上形成有侧墙；形成介质层，所述介质层覆盖所述衬底、所述多个栅极及所述侧墙；对所述介质层执行第一次刻蚀工艺，在介质层内形成对准所述漏区的接触孔，并形成对准所述源区的接触沟槽，所述接触沟槽贯穿所述介质层并延伸至所述衬底；在所述介质层上形成保护层，所述保护层具有一开口，所述开口暴露出所述接触孔以及所述接触孔周围的部分所述介质层；所述保护层保护源区的接触沟槽不进行第二次刻蚀工艺，防止源区的接触沟槽内衬底的过多流失，从而能够解决晶圆漏电的问题。

Description

NAND闪存器件及形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种NAND闪存器件及形成方法。
背景技术
闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
根据结构不同，快闪存储器可以分为或非闪存(Nor Flash)和与非闪存(NANDFlash)两种。NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。
传统的闪存晶圆(NAND FLASH cell)内部晶圆漏区接触部分(cell drain CT)是接触孔，晶圆源区接触部分(cell source CT)是条沟道，因为源区里接触沟槽的负荷剂量(loading)大的问题，源区内的衬底损失(source silicon loss)较多，容易导致晶圆(cell)漏电。
发明内容
本发明的目的在于提供一种NAND闪存器件及形成方法，以解决晶圆漏电的问题。
为解决上述技术问题，本发明提供一种NAND闪存器件的形成方法，包括：
提供一衬底，所述衬底上具有多个栅极，在所述栅极的两侧的衬底上形成有漏区和源区，所述栅极的两侧壁上形成有侧墙；
形成介质层，所述介质层覆盖所述衬底、所述多个栅极及所述侧墙；
对所述介质层执行第一次刻蚀工艺，在介质层内形成对准所述漏区的接触孔，并形成对准所述源区的接触沟槽，所述接触沟槽贯穿所述介质层并延伸至所述衬底中；
在所述介质层上形成保护层，所述保护层具有一开口，所述开口暴露出所述接触孔以及所述接触孔周围的部分所述介质层；
执行第二次刻蚀工艺，以形成与所述接触孔连通的所述漏区的横向连线的沟槽，同时所述接触孔贯穿所述介质层并延伸至所述衬底中。
可选的，对所述介质层执行第一次刻蚀工艺之前，在所述介质层上形成图形化的第一光刻胶层。
可选的，所述保护层为图形化的第二光刻胶层。
可选的，所述图形化的光刻胶为负光阻。
可选的，所述源区的接触沟槽以侧墙做自对准，以形成倒梯形的接触沟槽。
可选的，所述第一次刻蚀工艺的工艺气体为C4F8和CF4。
可选的，所述介质层为氧化层。
可选的，在执行第二次刻蚀工艺的步骤之后，形成导电层，所述导电层填充接触孔、接触沟槽和横向连线的沟槽，以形成对准源区的第一导电层和对准漏区的第二导电层。
基于同一发明构思，本发明还提供一种NAND闪存器件，采用上述任一项所述的NAND闪存器件的形成方法形成，包括：
衬底，所述衬底上具有多个栅极，在所述栅极的两侧的衬底上形成有漏区和源区，所述栅极的两侧壁上形成有侧墙；
介质层，所述介质层覆盖所述衬底、所述多个栅极及所述侧墙；
导电层，包括源区的第一导电层和漏区的第二导电层，所述第一导电层贯穿对准源区的介质层，所述第一导电层的靠近所述衬底的一侧以侧墙自对准呈倒梯形，所述第二导电层贯穿对准漏区的介质层。
可选的，所述第二导电层包括多个导电插塞和多个横向连线，每个导电插塞与一个横向连线连接。
与现有技术相比，本发明的有益效果如下：
在本发明提供的NAND闪存器件及形成方法，通过执行第一次刻蚀工艺，在介质层内形成对准所述漏区的接触孔，并形成对准所述源区的接触沟槽，所述接触沟槽贯穿所述介质层并延伸至所述衬底；并在第二次刻蚀工艺之前，在所述介质层上形成保护层，所述保护层保护源区的接触沟槽不进行第二次刻蚀工艺，防止源区的接触沟槽内衬底的过多流失，从而能够解决晶圆漏电的问题。同时，第一次刻蚀工艺对准漏区的接触孔并没有贯穿介质层，因此无需在接触孔内填充有机分布层，也无需在第二次刻蚀工艺后去除填充在所述接触孔内的有机分布层，节省了工序，降低了生产成本，并提高了生产效率。
附图说明
图1是本发明实施例的NAND闪存器件的形成方法流程图；
图2至图7是本发明实施例的NAND闪存器件的形成方法对应的结构示意图；
图8是本发明实施例的NAND闪存器件的漏区接触孔的俯视图；
图9是本发明实施例的NAND闪存器件的源区接触沟槽的俯视图；
图中，
10-衬底；11-栅极；12-侧墙；13-介质层；14-图形化的第一光刻胶层，14a-图形化的第二光刻胶层；15-接触孔；15a-金属插塞；16-接触沟槽；16a-第二导电层；17-横向连线的沟槽；17a-横向连线。
具体实施方式
以下结合附图和具体实施例对本发明提出的NAND闪存器件及形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
发明人研究发现NAND闪存器件漏区的接触孔和源区的接触沟槽需要进行两次刻蚀工艺，第一次刻蚀工艺形成漏区的接触孔和源区的接触沟槽，第二次刻蚀工艺形成源区的横向连线和漏区的横向连线，在第二次刻蚀工艺之前，在漏区的接触孔和源区的接触沟槽填充有机分布层，防止漏区的接触孔和源区的接触沟槽进一步向衬底中延伸。由于源区的接触沟槽是长条形，接触沟槽内的有机分布层的负荷剂量(loading)大，导致源区接触沟槽内损失的衬底较多，而当接触沟槽在衬底中的深度超过20nm，会导致NAND闪存器件漏电。
基此，在本发明实的核心思想在于在第二次刻蚀工艺时采用保护层覆盖源区的接触沟槽，避免在第二次刻蚀工艺中接触沟槽进一步向衬底中延伸，从而能够解决NAND闪存器件漏电的问题。
图1是本发明实施例的NAND闪存器件的形成方法流程图。如图1所示，本实施例提供一种NAND闪存器件的形成方法，包括：
步骤S10，提供一衬底，所述衬底上具有多个栅极，在所述栅极的两侧的衬底上形成有漏区和源区，所述栅极的两侧壁上形成有侧墙；
步骤S20，形成介质层，所述介质层覆盖所述衬底、所述多个栅极及所述侧墙；
步骤S30，对所述介质层执行第一次刻蚀工艺，在介质层内形成对准所述漏区的接触孔，并形成对准所述源区的接触沟槽，所述接触沟槽贯穿所述介质层并延伸至所述衬底中；
步骤S40，在所述介质层上形成保护层，所述保护层具有一开口，所述开口暴露出所述接触孔以及所述接触孔周围的部分所述介质层；
步骤S50，执行第二次刻蚀工艺，以形成与所述接触孔连通的所述漏区的横向连线的沟槽，同时所述接触孔贯穿所述介质层并延伸至所述衬底中。
图2至图7是本发明实施例的NAND闪存器件的形成方法对应的结构示意图。下面结合附图2～7对本发明的具体实施例做详细的说明。
首先，如图2所示，提供衬底10。所述衬底10可以为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或其他III-V族化合物衬底，本实施例对所述衬底10的材料以及结构不做限制。此外，所述衬底10中还可以形成有器件结构(图未示)，所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等。
接着，如图2所示，在所述衬底10上形成多个栅极11，并在所述栅极11的两侧的衬底10上形成漏区(D)和源区(S)，所述漏区和源区通过离子注入的方式形成。所述栅极11的两侧壁上形成有侧墙12。在本实施例中，所述栅极11例如是多晶硅，所述栅极11通过化学气相沉积的方式形成。所述侧墙12的材质例如是氮化硅，所述侧墙12通过化学气相沉积的方式形成。形成介质层13，所述介质层13覆盖所述衬底10、多个所述栅极11及所述侧墙12。所述介质层13例如是氧化层，所述介质层13通过化学气相沉积的方式形成。
在步骤S30之前，即对所述介质层13执行第一次刻蚀工艺之前，在所述介质层13上形成图形化的第一光刻胶层14。所述图形化的第一光刻胶层14暴露出对准源区的部分介质层13和对准漏区的部分介质层13。
如图3所示，以图形化的第一光刻胶层14为掩膜，对所述介质层13执行第一次刻蚀工艺，在介质层13内形成对准所述漏区的接触孔15，并形成对准所述源区的接触沟槽16，所述接触沟槽16贯穿所述介质层13并延伸至所述衬底10中；所述第一次刻蚀工艺的工艺气体为C4F8和CF4，所述工艺气体C4F8和CF4只与氧化层反应，不与氮化硅反应，因此，所述源区的接触沟槽16以侧墙做自对准，以形成倒梯形的接触沟槽16；所述源区的接触沟槽16的顶部宽度例如是140nm-160nm，相当于现有技术中的接触沟槽的宽度加上与接触沟槽相连接的横向连线的宽度。在第一次刻蚀工艺后，源区的接触沟槽16延伸至所述衬底中的深度例如是10nm-15nm，漏区的接触孔15没有贯穿介质层13。
在形成接触沟槽16的步骤后，如果图形化的第一光刻胶层14还未消耗殆尽，还需要进行去除光刻胶工艺，通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。
如图4所示，在所述介质层13上形成保护层，所述保护层具有一开口，所述开口暴露出所述接触孔15以及所述接触孔15周围的部分所述介质层13；所述保护层为图形化的第二光刻胶层14a。形成所述图形化的第二光刻胶层14a时的光阻为负光阻。图形化的第二光刻胶层14a覆盖源区的接触沟槽16，防止在第二次刻蚀工艺中，接触沟槽16内的衬底10流失太多，导致NAND闪存器件漏电。
如图5所示，以图形化的第二光刻胶层14a为掩膜，执行第二次刻蚀工艺，以形成与所述接触孔15连通的所述漏区的横向连线的沟槽17，同时所述接触孔15贯穿所述介质层13并延伸至所述衬底10中。漏区的接触孔15延伸至所述衬底10中的深度例如是10nm-15nm，
如图6所示，在形成横向连线的沟槽17的步骤后，如果图形化的第二光刻胶层14a还未消耗殆尽，还需要进行去除光刻胶工艺，通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。
如图7所示，在步骤S40之后，即在执行第二次刻蚀工艺的步骤之后，形成导电层，所述导电层填充接触孔15、接触沟槽16和横向连线的沟槽17，以形成对准源区的第一导电层16a和对准漏区的第二导电层。所述第一导电层16a的靠近所述衬底10的一侧以侧墙自对准呈倒梯形，所述第二导电层贯穿对准漏区的介质层13。所述第二导电层包括多个导电插塞15a和多个横向连线17a，每个导电插塞15a与一个横向连线17a连接。
在形成导电层后，所述导电层的高度高于所述介质层13，采用化学机械研磨(CMP)的方式对所述导电层进行研磨，以形成对准源区的第一导电层16a和对准漏区的第二导电层。
由于第一次刻蚀工艺之后，所述漏区的接触孔15没有贯穿介质层，并且在第二次刻蚀工艺时会采用保护层覆盖源区的接触沟槽16，因此，在本实施例中，无需在漏区的接触孔15和源区的接触沟槽16中填充有机分布层(Organic distribution layer，ODL)，也无需在第二次刻蚀工艺之后去除漏区的接触孔15和源区的接触沟槽16中的有机分布层，节省了工序，降低了生产成本，提高了生产效率。
如图7所示，基于同一发明构思，本实施例还提供一种NAND闪存器件，采用所述的NAND闪存器件的形成方法形成，包括：
衬底10，所述衬底10上具有多个栅极11，在所述栅极11的两侧的衬底10上形成有漏区和源区，所述栅极11的两侧壁上形成有侧墙12；
介质层13，所述介质层13覆盖所述衬底10、所述多个栅极11及所述侧墙12；
导电层，包括源区的第一导电层16a和漏区的第二导电层，所述第一导电层16a贯穿对准源区的介质层13，所述第一导电层16a的靠近所述衬底10的一侧以侧墙12自对准呈倒梯形，所述第二导电层贯穿对准漏区的介质层13。
图8是本发明实施例的NAND闪存器件的漏区接触孔的俯视图；图9是本发明实施例的NAND闪存器件的源区接触沟槽的俯视图；所述第二导电层包括多个导电插塞15a和多个横向连线17a，每个导电插塞15a与一个横向连线17a连接。在本实施例中，所述第二导电层例如是两列，所述第一导电层例如是一个长条形。
综上可见，在本发明实施例提供的NAND闪存器件及形成方法，通过执行第一次刻蚀工艺，在介质层内形成对准所述漏区的接触孔，并形成对准所述源区的接触沟槽，所述接触沟槽贯穿所述介质层并延伸至所述衬底；并在第二次刻蚀工艺之前，在所述介质层上形成保护层，所述保护层保护源区的接触沟槽不进行第二次刻蚀工艺，防止源区的接触沟槽内衬底的过多流失，从而能够解决晶圆漏电的问题。同时，第一次刻蚀工艺对准漏区的接触孔并没有贯穿介质层，因此无需在接触孔内填充有机分布层，也无需在第二次刻蚀工艺后去除填充在所述接触孔内的有机分布层，节省了工序，降低了生产成本，并提高了生产效率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种NAND闪存器件的形成方法，其特征在于，包括：
提供一衬底，所述衬底上具有多个栅极，在所述栅极的两侧的衬底上形成有漏区和源区，所述栅极的两侧壁上形成有侧墙；
形成介质层，所述介质层覆盖所述衬底、所述多个栅极及所述侧墙；
对所述介质层执行第一次刻蚀工艺，在介质层内形成对准所述漏区的接触孔，并形成对准所述源区的接触沟槽，所述接触沟槽贯穿所述介质层并延伸至所述衬底中；
在所述介质层上形成保护层，所述保护层具有一开口，所述开口暴露出所述接触孔以及所述接触孔周围的部分所述介质层；
执行第二次刻蚀工艺，以形成与所述接触孔连通的所述漏区的横向连线的沟槽，同时所述接触孔贯穿所述介质层并延伸至所述衬底中。
2.如权利要求1所述的NAND闪存器件的形成方法，其特征在于，对所述介质层执行第一次刻蚀工艺之前，在所述介质层上形成图形化的第一光刻胶层。
3.如权利要求1所述的NAND闪存器件的形成方法，其特征在于，所述保护层为图形化的第二光刻胶层。
4.如权利要求2所述的NAND闪存器件的形成方法，其特征在于，所述图形化的光刻胶为负光阻。
5.如权利要求1所述的NAND闪存器件的形成方法，其特征在于，所述源区的接触沟槽以侧墙做自对准，以形成倒梯形的接触沟槽。
6.如权利要求1所述的NAND闪存器件的形成方法，其特征在于，所述第一次刻蚀工艺的工艺气体为C4F8和CF4。
7.如权利要求1所述的NAND闪存器件的形成方法，其特征在于，所述介质层为氧化层。
8.如权利要求1所述的NAND闪存器件的形成方法，其特征在于，在执行第二次刻蚀工艺的步骤之后，形成导电层，所述导电层填充接触孔、接触沟槽和横向连线的沟槽，以形成对准源区的第一导电层和对准漏区的第二导电层。
9.一种NAND闪存器件，其特征在于，采用权利要求1-7中任一项所述的NAND闪存器件的形成方法形成，包括：
衬底，所述衬底上具有多个栅极，在所述栅极的两侧的衬底上形成有漏区和源区，所述栅极的两侧壁上形成有侧墙；
介质层，所述介质层覆盖所述衬底、所述多个栅极及所述侧墙；
导电层，包括源区的第一导电层和漏区的第二导电层，所述第一导电层贯穿对准源区的介质层，所述第一导电层的靠近所述衬底的一侧以侧墙自对准呈倒梯形，所述第二导电层贯穿对准漏区的介质层。
10.如权利要求1所述的NAND闪存器件，其特征在于，所述第二导电层包括多个导电插塞和多个横向连线，每个导电插塞与一个横向连线连接。
CN202111266559.5A 2021-10-28 2021-10-28 Nand闪存器件及形成方法 Pending CN114005788A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111266559.5A CN114005788A (zh) 2021-10-28 2021-10-28 Nand闪存器件及形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111266559.5A CN114005788A (zh) 2021-10-28 2021-10-28 Nand闪存器件及形成方法

Publications (1)

Publication Number Publication Date
CN114005788A true CN114005788A (zh) 2022-02-01

Family

ID=79924769

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111266559.5A Pending CN114005788A (zh) 2021-10-28 2021-10-28 Nand闪存器件及形成方法

Country Status (1)

Country Link
CN (1) CN114005788A (zh)

Similar Documents

Publication Publication Date Title
CN109712981B (zh) 存储器及其形成方法
US6794710B2 (en) Split-gate flash memory structure and method of manufacture
JP4773073B2 (ja) 半導体装置の製造方法
CN111477550A (zh) 一种功率半导体器件及其制作方法
CN110634746B (zh) 嵌入式闪存的制作方法
US9640432B2 (en) Memory device structure and fabricating method thereof
US20070148864A1 (en) Method of manufacturing flash memory device
CN111415937B (zh) 存储器及其形成方法
US7696074B2 (en) Method of manufacturing NAND flash memory device
US6867099B2 (en) Spilt-gate flash memory structure and method of manufacture
US6048768A (en) Method of manufacturing flash memory
CN111477629A (zh) 闪存器件的制造方法
CN112234096B (zh) 分栅快闪存储器及其制备方法
CN107887390B (zh) 一种改善闪存单元的工艺集成方法
CN112310092B (zh) 半导体结构及其制备方法
CN114005788A (zh) Nand闪存器件及形成方法
CN114927528A (zh) 存储器结构及其形成方法
CN111725214B (zh) 闪存存储器及其制造、使用方法
CN113903789A (zh) 闪存存储器及其制造方法、操作方法
US20090020801A1 (en) Two-bit flash memory cell structure and method of making the same
CN112750789B (zh) 分栅快闪存储器及其制备方法
CN112242398B (zh) 存储器的制造方法
CN112750790B (zh) 闪存存储器及其制造方法
CN111682025B (zh) 闪存存储器及其制造、使用方法
CN112968000B (zh) 分栅快闪存储器的制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination