CN101783349A - 资料储存结构、记忆装置以及该记忆装置的制造工艺 - Google Patents

资料储存结构、记忆装置以及该记忆装置的制造工艺 Download PDF

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Abstract

本发明是有关于一种资料储存结构、记忆装置以及该记忆装置的制造工艺。该记忆装置，包括基底、在基底上的资料储存结构、在资料储存结构上的控制栅极以及在资料储存结构与控制栅极之间的介电层，其中各资料储存结构包括下部与窄于下部的上部。亦叙述一种记忆装置的制造工艺，其中形成资料储存结构的步骤包括使资料储存层的多个部分凹陷，以形成每一资料储存结构的上部，接着分离资料储存层的凹陷部分，以形成每一资料储存结构的下部。

Description

资料储存结构、记忆装置以及该记忆装置的制造工艺
技术领域
本发明涉及一种半导体装置及其制造工艺，特别是涉及一种资料储存结构、包括多个浮置栅极的记忆装置以及记忆装置的制造工艺。
背景技术
传统的非挥发性记忆体(NVM)胞包括堆叠结构，此堆叠结构包括作为资料储存结构的浮置栅极与配置在浮置栅极上的控制栅极，藉由注射载子至浮置栅极中并由浮置栅极中移除载子而操作非挥发性记忆体胞。
在使用浮置栅极的典型非挥发性记忆体中，记忆胞的浮置栅极是以二维阵列的方式排列，其中在字线的方向上，两相邻的浮置栅极之间的间距(gap)通常会相近于光刻解析度的极限，以增加各浮置栅极的表面积，进而增加浮置栅极以及与之对应的控制栅极之间的栅极耦合率(GCR)。
然而，当制造工艺线宽(process linewidth)小，上述的间距的深宽比(aspect ratio)会较高，使得控制栅极填入裕度(fill-in window)会较小。此外，由于上述的间距相近于光刻解析度的极限，形成浮置栅极的光刻重叠裕度(lithographic overlap window)会较小。
由此可见，上述现有的资料储存结构、记忆装置以及该记忆装置的制造工艺在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的资料储存结构、记忆装置以及该记忆装置的制造工艺，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的资料储存结构、记忆装置以及该记忆装置的制造工艺存在的缺陷，而提供一种新的资料储存结构、记忆装置以及该记忆装置的制造工艺，所要解决的技术问题是使其藉由具有窄于下部的上部的浮置栅极，缩小介于两相邻的浮置栅极之间的间距的深宽比，以增加对于间距的控制栅极填入裕度，非常适于实用。
本发明的另一目的在于，克服现有的资料储存结构、记忆装置以及该记忆装置的制造工艺存在的缺陷，而提供一种新的资料储存结构、记忆装置以及该记忆装置的制造工艺，包括多个本发明的资料储存结构，所要解决的技术问题是使浮置栅极相对较宽的下部自行对准于浮置栅极的上部，形成浮置栅极的光刻重叠裕度得以增加，从而更加适于实用。
本发明的再一目的在于，克服现有的资料储存结构、记忆装置以及该记忆装置的制造工艺存在的缺陷，而提供一种新的资料储存结构、记忆装置以及该记忆装置的制造工艺，此记忆装置包括多个本发明的资料储存结构，所要解决的技术问题是使其藉由浮置栅极的似阶梯外形来降低两相邻浮置栅极之间的耦合效应，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆装置，其包括：一基底；多个资料储存结构，配置于该基底上，各该些资料储存结构包括一下部与一窄于该下部的上部，该下部的中心对准于该上部的中心；多个控制栅极，配置于该些资料储存结构上；以及一介电层，配置于该些资料储存结构与该些控制栅极之间。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆装置，各该些资料储存结构形成一浮置栅极。
前述的记忆装置，该些资料储存结构用电荷储存资料。
前述的记忆装置，其中所述的基底中更包括一重叠于各该些资料储存结构的隔离结构。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆装置的制造工艺，其包括：使一资料储存层的多个部分凹陷以形成多个凹陷部分，以形成多个资料储存结构的上部；以及分离该资料储存层的该些凹陷部分，以形成各该些资料储存结构的下部，其中在各该些资料储存结构中，该上部窄于该下部。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆装置的制造工艺，其中分离该资料储存层的该些凹陷部分的步骤包括：在该些资料储存结构的该些上部的侧壁上形成间隙壁；以及以该些间隙壁为蚀刻掩模，蚀刻该资料储存层的该些凹陷部分。
前述的记忆装置的制造工艺，使该资料储存层的该些部分凹陷以形成多个凹陷部分的步骤包括：在该资料储存层上形成一图案化的硬掩模层，其中该图案化的硬掩模层覆盖该些资料储存结构的该些上部且暴露该资料储存层的该些部分；以及蚀刻该资料储存层的该些部分。
前述的记忆装置的制造工艺，分离该资料储存层的该些凹陷部分的步骤包括：在该图案化的硬掩模层的侧壁与该些资料储存结构的该些上部的侧壁上形成间隙壁；以及以该图案化的硬掩模层与该些间隙壁为蚀刻掩模，蚀刻该资料储存层的该些凹陷部分。
前述的记忆装置的制造工艺，其更包括在形成该隧穿层与该资料储存层之前在该基底上形成一隔离结构，其中该资料储存层的该些凹陷部分重叠于该隔离结构。
前述的记忆装置的制造工艺，其更包括在形成该些资料储存结构的该些下部之后：形成一介电层，以覆盖该些资料储存结构；以及在该些资料储存结构上的该介电层上形成多个控制栅极。
发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种记忆装置，包括基底、在基底上的多个资料储存结构、在资料储存结构上的多个控制栅极以及在资料储存结构与控制栅极之间的介电层。
在本发明的一实施例中，上述的资料储存结构形成浮置栅极。
在本发明的一实施例中，上述的资料储存结构用电荷来储存资料。
在本发明的一实施例中，各上述的资料储存结构包括一下部与一窄于该下部的上部，该下部的中心对准于该上部的中心。
在本发明的一实施例中，本发明的记忆装置的基底中更包括隔离结构，隔离结构重叠于各资料储存结构的下部。
再者，为达到上述目的，本发明再提供了一种记忆装置的制造工艺，至少包括下列步骤。使资料储存层的多个部分凹陷，以形成每一资料储存结构的上部。接着分离资料储存层的凹陷部分，以形成每一资料储存结构的下部，其中在各资料储存结构中，上部窄于下部。
在本发明的一实施例中，分离资料储存层的凹陷部分的步骤包括：在资料储存结构的上部的侧壁上形成间隙壁，且接着以间隙壁为蚀刻掩模，蚀刻资料储存层的所述多个部分。
在本发明的一实施例中，使该资料储存层的多个部分凹陷的步骤包括：在资料储存层上形成图案化的硬掩模层，其中图案化的硬掩模层覆盖资料储存结构的上部且暴露资料储存层的多个部分，以及蚀刻资料储存层的多个部分。
在本发明的一实施例中，上述的资料储存层包括导体层。
在本发明的一实施例中，上述的资料储存结构是一浮置栅极。
在本发明的一实施例中，在使资料储存层的多个部分凹陷的步骤之前，制造工艺更包括形成隔离结构，其中资料储存层的多个部分重叠于隔离结构。
借由上述技术方案，本发明资料储存结构、记忆装置以及该记忆装置的制造工艺至少具有下列优点及有益效果：
由于资料储存结构(其可藉由本发明的制造工艺形成)具有窄于下部的上部，因此可以缩小两相邻的资料储存结构之间的间距的深宽比，以增加对于间距的控制栅极填入裕度。
此外，在藉由光刻定义出资料储存结构的相对较窄的上部以及资料储存结构的相对较宽的下部自行对准于上部的实例中，举例来说，藉由图案化的硬掩模层来定义上部且藉由在上部的侧壁上的间隙壁来定义下部的实例，形成资料储存结构的光刻重叠裕度得以增加。
再者，资料储存结构的似阶梯外形可以降低两相邻的资料储存结构之间的耦合效应。
综上所述，本发明是有关于一种资料储存结构、记忆装置以及该记忆装置的制造工艺。该记忆装置，包括基底、在基底上的资料储存结构、在资料储存结构上的控制栅极以及在资料储存结构与控制栅极之间的介电层，其中各资料储存结构包括下部与窄于下部的上部。亦叙述一种记忆装置的制造工艺，其中形成资料储存结构的步骤包括使资料储存层的多个部分凹陷，以形成每一资料储存结构的上部，接着分离资料储存层的凹陷部分，以形成每一资料储存结构的下部。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1至图6是依照本发明的一实施例的一种记忆装置的制造工艺的流程剖面示意图，其中图6亦绘示根据此实施例的资料储存结构与记忆装置。
100：基底                110：隔离结构
120：隧穿层              130：导体层
130a：部分               130b：浮置栅极的上部
130c：浮置栅极的下部     130d：浮置栅极
140：硬掩模层            140a：图案化的硬掩模层
150：间隙壁              160：介电层
170：控制栅极
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的资料储存结构、记忆装置以及该记忆装置的制造工艺(即制程，以下均称为制造工艺)其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
藉由以下实施例与参阅图1至图6而进一步说明本发明，但并非用以限制本发明的范畴。举例来说，虽然在本实施例中，资料储存层与记忆装置中或本发明的制造工艺中的资料储存结构分别是以导体层与浮置栅极为例，但资料储存层并不限制为浮置栅极。此外，除了使用图案化的硬掩模层作为定义浮置栅极的上部的蚀刻掩模外，也可以选择性地使用具有加强的化学抗性的图案化的光刻胶(即光阻)层作为上述的蚀刻掩模。
请参阅图1所示，提供基底100，其可以是淡掺杂的单晶硅基底。接着在基底中形成隔离结构110，隔离结构110可以是浅沟渠隔离结构(STI)且包括氧化硅。
而后，在基底上依序形成隧穿层120、作为本发明的一种资料储存层的导体层130以及硬掩模层140。隧穿层120可以包括氧化硅，且其厚度可以为60-120埃。导体层130可以包括掺杂多晶硅，且其厚度可以为500-2000埃。硬掩模层140可以包括氮化硅，且根据导体层130的厚度与而后对导体层130所进行的蚀刻制造工艺的制造工艺参数，硬掩模层140的厚度可以为1000-2000埃。
请参阅图2所示，接着例如是(通常)藉由光刻(即微影，以下均称为光刻)制造工艺与接续的蚀刻制造工艺来图案化硬掩模层140，以形成图案化的硬掩模层140a，图案化的硬掩模层140a暴露出导体层130中用以形成浮置栅极的下部的部分130a且覆盖导体层130中用以形成浮置栅极的相对较窄的上部的部分。值得注意的是，浮置栅极是一种本发明的资料储存结构，资料储存结构用电荷储存资料。
接着，以图案化的硬掩模层140a为掩模，藉由蚀刻制造工艺使导体层130的暴露部分130a凹陷，以形成浮置栅极的上部130b。在蚀刻制造工艺中，会损耗一定比例的图案化的硬掩模层140a。
请参阅图3所示，在图案化的硬掩模层140a的侧壁上与浮置栅极的上部130b的侧壁上形成多个间隙壁150，且间隙壁150在导体层130的凹陷部分130a上。间隙壁150的材料可以是氮化硅。
间隙壁150的形成方法可以是先在基底100上沉积实质上共形的间隙壁材料层且接着非等向性地蚀刻间隙壁材料层。值得注意的是，各浮置栅极的相对较宽的下部的宽度与在字线方向上的两相邻浮置栅极之间的间距都由间隙壁150的宽度决定，也就是由间硅壁材料层的厚度决定。
请参阅图4所示，以图案化的硬掩模层140a与间硅壁150为蚀刻掩模，藉由另一蚀刻制造工艺蚀刻并分离导体层130的凹陷部分130a，以形成浮置栅极130d的下部130c。此蚀刻制造工艺的制造工艺参数可以相同于先前用以形成浮置栅极130d的上部130b的蚀刻制造工艺。
由于浮置栅极130d的上部130b的侧壁上的间隙壁150使得浮置栅极130d的下部130c自行对准于浮置栅极130d的上部130b，因此浮置栅极130d的下部130c的中心实质上对准于浮置栅极130d的上部130b的中心。此外，浮置栅极130d的下部130c重叠于隔离结构110。当导体层130包括多晶硅，由导体层130所定义的各浮置栅极130d的下部130c与上部130b都包括多晶硅。
请参阅图5所示，接着移除图案化的硬掩模层140a与间隙壁150，当上述两者包括氮化硅时，可以使用热磷酸来进行此步骤。
请参阅图6所示，形成诸如氧化硅/氮化硅/氧化硅(ONO)复合层的介电层160，以覆盖浮置栅极130d。而后，在浮置栅极130d上的介电层160上形成多个控制栅极170。在本实施例中，控制栅极170同时也作为记忆装置的字线。控制栅极170的材料可以是掺杂多晶硅。
而后，有可能以任何合适且本领域所周知的制造工艺来形成源极线、埋入式漏极区以及位线(即位元线)，以完成记忆装置的制作。由于本领域人员皆熟知这些制造工艺，故在此不赘述。
由于本实施例中所形成的浮置栅极130d具有窄于下部130c的上部130b，因此可以缩小介于两相邻的浮置栅极130d之间的间距的深宽比，以增加对于间距的控制栅极填入裕度。
此外，由于藉由光刻(图案化的硬掩模层140a)来定义浮置栅极130d的相对较窄的上部130b，且浮置栅极130d的相对较宽的下部130c由于间硅壁150而自行对准于浮置栅极130d的上部130b，故形成浮置栅极的光刻重叠裕度得以增加。
再者，浮置栅极130d的似阶梯外形可以降低两相邻浮置栅极130d之间的耦合效应。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种记忆装置，其特征在于其包括：
一基底；
多个资料储存结构，配置于该基底上，各该些资料储存结构包括一下部与一窄于该下部的上部，该下部的中心对准于该上部的中心；
多个控制栅极，配置于该些资料储存结构上；以及
一介电层，配置于该些资料储存结构与该些控制栅极之间。
2.根据权利要求1所述的记忆装置，其特征在于，各该些资料储存结构形成一浮置栅极。
3.根据权利要求1所述的记忆装置，其特征在于，该些资料储存结构用电荷储存资料。
4.根据权利要求1所述的记忆装置，其特征在于其中所述的基底中更包括一重叠于各该些资料储存结构的隔离结构。
5.一种记忆装置的制造工艺，其特征在于其包括：
使一资料储存层的多个部分凹陷以形成多个凹陷部分，以形成多个资料储存结构的上部；以及
分离该资料储存层的该些凹陷部分，以形成各该些资料储存结构的下部，其中在各该些资料储存结构中，该上部窄于该下部。
6.根据权利要求5所述的记忆装置的制造工艺，其特征在于，其中分离该资料储存层的该些凹陷部分的步骤包括：
在该些资料储存结构的该些上部的侧壁上形成间隙壁；以及
以该些间隙壁为蚀刻掩模，蚀刻该资料储存层的该些凹陷部分。
7.根据权利要求5所述的记忆装置的制造工艺，其特征在于，使该资料储存层的该些部分凹陷以形成多个凹陷部分的步骤包括：
在该资料储存层上形成一图案化的硬掩模层，其中该图案化的硬掩模层覆盖该些资料储存结构的该些上部且暴露该资料储存层的该些部分；以及
蚀刻该资料储存层的该些部分。
8.根据权利要求7所述的记忆装置的制造工艺，其特征在于，分离该资料储存层的该些凹陷部分的步骤包括：
在该图案化的硬掩模层的侧壁与该些资料储存结构的该些上部的侧壁上形成间隙壁；以及
以该图案化的硬掩模层与该些间隙壁为蚀刻掩模，蚀刻该资料储存层的该些凹陷部分。
9.根据权利要求5所述的记忆装置的制造工艺，其特征在于其更包括在形成该隧穿层与该资料储存层之前在该基底上形成一隔离结构，其中该资料储存层的该些凹陷部分重叠于该隔离结构。
10.根据权利要求5所述的记忆装置的制造工艺，其特征在于其更包括在形成该些资料储存结构的该些下部之后：
形成一介电层，以覆盖该些资料储存结构；以及
在该些资料储存结构上的该介电层上形成多个控制栅极。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938406A (zh) * 2012-11-21 2013-02-20 上海宏力半导体制造有限公司 分栅式闪存及其形成方法
CN105244323A (zh) * 2015-10-22 2016-01-13 上海华虹宏力半导体制造有限公司 快闪存储器的制作方法及其结构
CN105576016A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件
CN106960819A (zh) * 2016-01-08 2017-07-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106972020A (zh) * 2016-01-12 2017-07-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate
US10249629B1 (en) * 2018-01-22 2019-04-02 United Microelectronics Corp. Method for forming buried word lines
US11595835B2 (en) * 2021-04-20 2023-02-28 Cisco Technology, Inc. Service cognizant radio role assignments

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3445660B2 (ja) 1994-07-08 2003-09-08 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5936274A (en) * 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6191444B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
TW449883B (en) 1999-01-06 2001-08-11 Winbond Electronics Corp A 3-D interpoly dielectric film to improve the gate coupling ratio of stacked gate flash memory
TW407381B (en) 1999-03-01 2000-10-01 United Microelectronics Corp Manufacture of the flash memory cell
KR100311049B1 (ko) * 1999-12-13 2001-10-12 윤종용 불휘발성 반도체 메모리장치 및 그의 제조방법
CN1293640C (zh) 2001-06-11 2007-01-03 力晶半导体股份有限公司 无接触点信道写入/抹除的闪存存储单元结构与制造方法
CN100395885C (zh) * 2002-04-08 2008-06-18 华邦电子股份有限公司 闪存结构及其制作方法
JP2004214510A (ja) * 2003-01-07 2004-07-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
TWI285430B (en) 2005-08-18 2007-08-11 Winbond Electronics Corp Flash memory and the manufacturing method thereof
KR100684888B1 (ko) 2005-11-11 2007-02-20 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조방법
KR100741467B1 (ko) * 2006-07-12 2007-07-20 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100830579B1 (ko) * 2006-10-19 2008-05-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100814408B1 (ko) * 2007-04-04 2008-03-18 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법.
US7919809B2 (en) * 2008-07-09 2011-04-05 Sandisk Corporation Dielectric layer above floating gate for reducing leakage current

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938406A (zh) * 2012-11-21 2013-02-20 上海宏力半导体制造有限公司 分栅式闪存及其形成方法
CN102938406B (zh) * 2012-11-21 2016-12-21 上海华虹宏力半导体制造有限公司 分栅式闪存及其形成方法
CN105576016A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件
CN105576016B (zh) * 2014-10-09 2019-02-12 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件
CN105244323A (zh) * 2015-10-22 2016-01-13 上海华虹宏力半导体制造有限公司 快闪存储器的制作方法及其结构
CN105244323B (zh) * 2015-10-22 2018-05-01 上海华虹宏力半导体制造有限公司 快闪存储器的制作方法及其结构
CN106960819A (zh) * 2016-01-08 2017-07-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN106972020A (zh) * 2016-01-12 2017-07-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN106972020B (zh) * 2016-01-12 2020-11-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

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