CN103021954A - 多晶硅电阻结构及对应的半导体集成器件形成方法 - Google Patents

Abstract

一种多晶硅电阻结构及对应的半导体集成器件形成方法，所述半导体集成器件形成方法在第一区域形成控制栅材料层的同时，在所述第二区域的隔离层表面形成控制栅材料层，且在形成分栅式闪存的同时对第二区域的控制栅材料层同步进行刻蚀，使得形成分栅式闪存的控制栅的同时形成多晶硅电阻结构，不需要增加任何额外的工艺，缩短了工艺周期，并节省了沉积多晶硅的原料的消耗，节省了生产工艺成本。

Description

多晶硅电阻结构及对应的半导体集成器件形成方法

技术领域

本发明涉及半导体技术，特别涉及一种多晶硅电阻结构及对应的半导体集成器件形成方法。

背景技术

随着半导体器件的特征尺寸（CD，Critical Dimension）变得越来越小，半导体芯片的集成度越来越高，在单位面积上需要形成的器件数量和类型也越来越多，从而对半导体工艺的要求也越来越高。如何合理安排各种不同器件的位置、以及利用各器件制造的共同点来节约半导体工艺步骤和材料成为现在研究的热点。

在半导体器件制造中，多晶硅是一种很常用的导电材料，通常可以用于制作MOS晶体管的栅电极、高阻值多晶硅电阻、闪存的浮栅、控制栅等。

公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括：半导体衬底10，位于所述半导体衬底10表面间隔排列的两个存储位单元50，位于所述两个存储位单元50之间的沟槽，位于所述沟槽的侧壁和底部表面的隧穿氧化层70，位于隧穿氧化层70表面且填充满所述沟槽的多晶硅字线40，位于所述半导体衬底10表面的导电插塞20，所述导电插塞20位于所述存储位单元50的两侧。其中，所述存储位单元50包括位于所述半导体衬底10表面的第一层氧化硅层51，位于所述第一层氧化硅层51表面的第一多晶硅浮栅52，位于所述第一多晶硅浮栅52表面的第二层氧化硅层53，位于所述第二层氧化硅层53表面的第一多晶硅控制栅54，覆盖所述第一层氧化硅层51、第一多晶硅浮栅52、第二层氧化硅层53、第一多晶硅控制栅54的氧化硅侧墙55。

目前，所述分栅式闪存与多晶硅电阻是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成多晶硅电阻。但所述形成工艺的集成度较低，工艺步骤较多。

发明内容

本发明解决的问题是提供一种多晶硅电阻结构及对应的半导体集成器件形成方法，利用形成分栅式闪存中的控制栅的同时形成多晶硅电阻，大大节约了工艺成本，缩短了工艺周期。

为解决上述问题，本发明技术方案提供了一种半导体集成器件形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二区域的半导体衬底表面形成有隔离层，所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成有控制栅材料层；在所述控制栅材料层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口；在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和第二开口暴露出来的控制栅材料层进行刻蚀，直到暴露出第一区域的半导体衬底和第二区域的隔离层；在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅；去除所述掩膜层和被掩膜层覆盖的部分控制栅材料层，位于第一侧墙下方的控制栅材料层形成控制栅，位于第二侧墙下方的控制栅材料层形成多晶硅电阻，所述被掩膜层覆盖且未被刻蚀的控制栅材料层位置后续用于形成控制栅和多晶硅电阻的导电插塞；刻蚀所述被掩膜层覆盖的第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出第一区域的半导体衬底，在第一区域形成分栅式闪存。

可选的，所述多晶硅电阻的长度大于第二侧墙的长度，所述第二侧墙只覆盖多晶硅电阻的中间位置表面，在所述多晶硅电阻的两端表面形成金属硅化物和导电插塞。

可选的，还包括：通过导电插塞和与导电插塞相连接的金属互连层，将相邻的多晶硅电阻相连接。

可选的，所述控制栅的长度大于第一侧墙的长度，在所述控制栅的两端的表面形成金属硅化物和导电插塞。

可选的，在所述暴露出的多晶硅电阻两端的表面形成金属硅化物和导电插塞的同时，在所述暴露出的分栅式闪存的控制栅表面形成金属硅化物和导电插塞。

可选的，所述金属硅化物的形成工艺为自对准金属硅化物形成工艺。

可选的，通过控制第二侧墙的厚度，控制多晶硅电阻的宽度。

可选的，所述第一侧墙和第二侧墙的厚度相等或不相等。

可选的，所述掩膜层的材料为氮化硅。

可选的，所述控制栅材料层的材料为多晶硅，且所述控制栅材料层中掺杂有N型杂质离子或P型杂质离子。

可选的，所述浮栅材料层的材料为多晶硅、氮化硅或金属。

本发明技术方案还提供了一种多晶硅电阻结构，包括：半导体衬底，位于所述半导体衬底表面的隔离层，位于所述隔离层表面的偶数个多晶硅电阻，位于所述多晶硅电阻中间位置表面的侧墙，位于每两个相邻侧墙之间的开口内的伪字线，位于未被侧墙覆盖的多晶硅电阻两端的表面的金属硅化物，位于所述金属硅化物表面的导电插塞。

可选的，相邻的多晶硅电阻通过导电插塞和与导电插塞相连接的金属互连层相连接。

与现有技术相比，本发明具有以下优点：

本发明实施例在第一区域形成控制栅材料层的同时，在所述第二区域的隔离层表面形成控制栅材料层，且在形成分栅式闪存的同时对第二区域的控制栅材料层同步进行刻蚀，使得形成分栅式闪存的控制栅的同时形成多晶硅电阻，不需要增加任何额外的工艺，缩短了工艺周期，并节省了沉积多晶硅的原料的消耗，节省了生产工艺成本。

进一步的，本发明实施例利用形成在多晶硅电阻表面的第二侧墙作为硅化物阻挡层，且所述第二侧墙与形成分栅式闪存的第一侧墙同时形成，不需要额外再形成自对准硅化物阻挡层，节省了生产工艺成本，缩短了工艺周期。

附图说明

图1是现有技术的分栅式闪存的结构示意图；

图2是本发明实施例的半导体集成器件形成方法的流程示意图；

图3至图13是本发明实施例的半导体集成器件形成过程的结构示意图；

图14是本发明实施例的多晶硅电阻结构的俯视结构示意图。

具体实施方式

当利用现有工艺形成分栅式闪存和多晶硅电阻时，所述分栅式闪存与多晶硅电阻是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成多晶硅电阻。但由于制作所述分栅式闪存需要沉积多层多晶硅层以用来形成控制栅、浮栅或字线，形成分栅式闪存后将其他区域的所述多层多晶硅层刻蚀掉后，再形成另一层多晶硅层以制作多晶硅电阻，造成了材料的浪费和工艺步骤的增加。

因此，本发明实施例提供了一种多晶硅电阻结构及将多晶硅电阻结构和分栅式闪存同时形成的半导体集成器件形成方法，在形成分栅式闪存中的控制栅的同时形成多晶硅电阻结构，不用增加额外的工艺，节省了刻蚀、沉积步骤，并节省了沉积多晶硅的原料的消耗，降低了工艺成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明实施例首先提供了一种半导体集成器件形成方法，具体的流程示意图请参考图2，包括：

步骤S101，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二区域的半导体衬底表面形成有隔离层，所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成有控制栅材料层；

步骤S102，在所述控制栅材料层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口；

步骤S103，在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；

步骤S104，对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和第二开口暴露出来的控制栅材料层进行刻蚀，直到暴露出第一区域的半导体衬底和第二区域的隔离层；

步骤S105，在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅；

步骤S106，去除所述掩膜层和被掩膜层覆盖的部分控制栅材料层，位于第一侧墙下方的控制栅材料层形成控制栅，位于第二侧墙下方的控制栅材料层形成多晶硅电阻，且暴露出所述控制栅、多晶硅电阻两端的表面；

步骤S107，刻蚀所述被掩膜层覆盖的第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出第一区域的半导体衬底，在第一区域形成分栅式闪存；

步骤S108，在所述暴露出的控制栅两端和多晶硅电阻两端表面形成金属硅化物和导电插塞。

具体的，请参考图3至图13，为本发明实施例的半导体集成器件形成过程的结构示意图。

请参考图3，提供半导体衬底100，所述半导体衬底100具有第一区域I和与第一区域I相对的第二区域II。

所述半导体衬底100可以为硅衬底、锗衬底、锗硅衬底、砷化镓衬底、氮化镓衬底或绝缘体上硅衬底其中的一种。本领域的技术人员可以根据待形成的半导体集成器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。

所述半导体衬底100具有第一区域I和与第一区域I相对的第二区域II。所述第一区域I和第二区域II相邻或相隔。后续工艺中在所述第一区域I上形成分栅式闪存，在第二区域II上形成多晶硅电阻。在实际的半导体器件制造过程中，所述半导体衬底100具有一个或多个第一区域I和第二区域II，在本实施例中，以一个第一区域I和一个与所述第一区域I相邻的第二区域II做示范性说明，所述第一区域和第二区域的数量和位置不应过分限制本发明的范围。

请参考图4，在所述第一区域I的半导体衬底100表面形成第一绝缘材料层111，在所述第一绝缘材料层111表面形成浮栅材料层112，在所述浮栅材料层112表面形成第二绝缘材料层113，在所述第二区域II的半导体衬底100表面形成隔离层200，在所述第一区域I的第二绝缘材料层113表面和第二区域II的隔离层200表面形成控制栅材料层114。

在本实施例中，所述隔离层200为浅沟槽隔离（STI）结构，在其他实施例中，所述隔离层还可以为利用硅的选择氧化（LOCOS）工艺形成的氧化硅层。多晶硅电阻结构后续形成于所述隔离层200表面，使得所述多晶硅电阻与分栅式闪存等其它器件电学隔离。

在本实施例中，所述第一绝缘材料层111和第二绝缘材料层113的材料为氧化硅，形成所述第一绝缘材料层111和第二绝缘材料层113的工艺为热氧化工艺或化学气相沉积工艺。所述浮栅材料层112的材料为多晶硅、氮化硅或金属，所述浮栅材料层112在后续工艺中用于形成浮栅。所述控制栅材料层114的材料为多晶硅，第一区域I的控制栅材料层114在后续工艺中用于形成控制栅，第二区域II的控制栅材料层114在后续工艺中用于形成多晶硅电阻，通过控制所述控制栅材料层114的厚度和掺杂浓度可以控制最终形成的多晶硅电阻的阻值。在本实施例中，所述浮栅材料层112和控制栅材料层114的材料为多晶硅，形成所述浮栅材料层112和控制栅材料层114为化学气相沉积工艺，且形成控制栅材料层114的过程中原位掺杂有N型或P型的杂质离子。在其他实施例中，也可以在形成所述控制栅材料层后利用离子注入工艺在控制栅材料层内掺杂有N型或P型的杂质离子。

在本实施例中，先在所述半导体衬底100的第一区域I和第二区域II表面形成第一绝缘材料层111，在所述第一绝缘材料层111表面形成浮栅材料层112，在所述浮栅材料层112表面形成第二绝缘材料层113，在所述第二绝缘材料层113表面形成研磨阻挡层（未图示），对所述第二区域的研磨阻挡层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和部分深度的半导体衬底进行刻蚀形成沟槽，并在所述沟槽内充满绝缘材料，例如氧化硅，通过化学机械研磨工艺去除多余的绝缘材料，直到停止在研磨阻挡层表面，所述沟槽内的绝缘材料形成浅沟槽隔离结构，然后去除所述研磨阻挡层。接着在所述第一区域I的第二绝缘材料层113和第二区域II的浅沟槽隔离结构表面形成控制栅材料层114。由于利用化学机械研磨形成的浅沟槽隔离结构的表面高度通常会低于研磨阻挡层的表面高度，使得利用所述工艺形成的浅沟槽隔离结构的表面高度与第二掩膜材料层的表面高度相仿，可以使得第一区域的控制栅材料层和第二区域的控制栅材料层的高度相仿，使得后续形成的第一区域的掩膜层和第二区域的掩膜层的高度相仿，有利于后续对多晶硅进行化学机械研磨形成字线时对研磨终止的控制，避免发生过研磨或在掩膜层表面还有多晶硅剩余。

在其他实施例中，也可以先形成隔离层，再在所述半导体衬底第一区域和隔离层表面形成第一绝缘材料层，在所述第一绝缘材料层表面形成浮栅材料层，在所述浮栅材料层表面形成第二绝缘材料层，并通过刻蚀工艺去除所述隔离层表面的第一绝缘材料层、浮栅材料层、第二绝缘材料层，只在所述第一区域的半导体衬底表面形成第一绝缘材料层、浮栅材料层、第二绝缘材料层，并在所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成控制栅材料层。

在其他实施例中，也可以只在所述第一区域的半导体衬底表面形成第一绝缘材料层、浮栅材料层，在所述第一区域的浮栅材料层表面和第二区域的隔离层表面形成第二绝缘材料层和位于第二绝缘材料层表面的控制栅材料层，由于第二绝缘材料层和隔离层的材料都为绝缘材料，两者的作用相同，所述隔离层和控制栅材料层之间多形成一层第二绝缘材料层不会对最终形成的多晶硅电阻造成影响。

形成所述控制栅材料层114后，对所述控制栅材料层114进行刻蚀，形成块状矩形的控制栅材料层114，每一个矩形的控制栅材料层114对应于一个的分栅式闪存单元或多晶硅电阻结构单元，其中所述矩形的宽度定义出了后续形成多晶硅电阻的长度和控制栅的长度。在本实施例中，所述多晶硅电阻的长度和控制栅的长度相等。在其他实施例中，所述第一区域的矩形的控制栅材料层和第二区域的矩形的控制栅材料层的尺寸不相同，使得最终形成的多晶硅电阻的长度和控制栅的长度不相等。

在其他实施例中，也可以先不对控制栅材料层进行刻蚀，后续去除掩膜层后，利用图形化的光刻胶层为掩膜对控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀，定义出控制栅、多晶硅电阻的长度和控制栅、多晶硅电阻两端暴露出来的图形形状，使得最终可以在所述字线两侧形成两条控制栅，在所述伪字线两侧形成两条多晶硅电阻。

在其他实施例中，也可以先形成具有断口的类矩形的控制栅材料层图形，所述断口对应于后续形成的第一开口和第二开口两端的位置，使得以所述第一开口和第二开口为掩膜对控制栅材料层图形进行刻蚀后，使得位于第一开口和第二开口两侧的控制栅材料层分开，而不需要利用光刻工艺将位于第一开口和第二开口两侧的控制栅材料层分开，最终可以在所述字线两侧形成两条控制栅，在所述伪字线两侧形成两条多晶硅电阻。

请参考图5，在所述控制栅材料层114表面形成具有开口的掩膜层120，其中，位于第一区域I的开口为第一开口121，位于第二区域II的开口为第二开口122。

所述掩膜层120的材料为氧化硅、氮化硅或两者的叠层结构。在本实施例中，所述掩膜层120的材料为氮化硅。形成所述第一开口121和第二开口122的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，形成所述第一开口121和第二开口122的工艺为干法刻蚀工艺，且所述第一开口121暴露出第一区域I的控制栅材料层114表面，所述第二开口122暴露出第二区域II的控制栅材料层114表面。所述第一开口121在后续工艺中用于形成分栅式闪存，所述第二开口122在后续工艺中用于形成多晶硅电阻。所述第一开口121和第二开口122的尺寸可以相等，也可以不相等。

请参考图6，为图5中第二区域II的俯视图，且图5中第二区域的结构为图6沿AA′方向的剖面结构示意图。在本实施例中，所述第二开口122的长度S2小于第二区域的矩形控制栅材料层的宽度S1，所述第一开口121的长度小于第一区域的矩形控制栅材料层的宽度，使得最终形成的第一侧墙的长度小于控制栅的长度，最终形成的第二侧墙的长度小于多晶硅电阻的长度，且所述第一开口121、第二开口122的位置对应于矩形控制栅材料层的中间位置，最终形成的控制栅、多晶硅电阻的两端未被第一侧墙、第二侧墙覆盖，所述暴露出的控制栅、多晶硅电阻的两端表面用于形成金属硅化物和导电插塞，使得控制栅、多晶硅电阻分别与金属互连层相连接。

请一并参考图7和图8，图8为图7的第二区域的俯视结构示意图，在所述第一开口121的侧壁形成第一侧墙131，在所述第二开口122的侧壁形成第二侧墙132。

所述第一侧墙131、第二侧墙132为氧化硅层、氮化硅层或两者的叠层结构，形成侧墙的工艺为本领域技术人员的公知技术，在此不作赘述。在本实施例中，所述第一侧墙131和第二侧墙132采用同一形成工艺形成。在其他实施例中，所述第一侧墙和第二侧墙也可以分开形成。所述第一侧墙的厚度和第二侧墙的厚度也可以不相同。由于第二侧墙的厚度对应于多晶硅电阻的宽度，因此通过控制所述第二侧墙的厚度即可以控制多晶硅电阻的宽度。

请参考图9，对所述第一开口121暴露出来的控制栅材料层114、第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111和第二开口122暴露出来的控制栅材料层114进行刻蚀，直到暴露出第一区域I的半导体衬底100和第二区域II的隔离层200。

在本实施例中，所述刻蚀工艺具体包括：以所述第一侧墙131、第二侧墙132和掩膜层120为掩膜，对所述控制栅材料层114进行刻蚀，直到暴露出第一区域的第二绝缘材料层113和第二区域的隔离层200，在所述刻蚀后的第一开口121和第二开口122的侧壁形成第三侧墙133；以所述第三侧墙133为掩膜，对所述第一区域的第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111继续刻蚀，直到暴露出所述第一区域的半导体衬底100表面。

在其他实施例中，由于不同分栅式闪存对应于不同的浮栅结构、控制栅结构，即对应于不同的刻蚀工艺。因此所述对浮栅材料层、控制栅材料层的刻蚀方法能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。

在本实施例中，在刻蚀第一开口121暴露出来的第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111时，还同时刻蚀第二开口122暴露出来的隔离层200，使得部分厚度的隔离层200被刻蚀。但由于第二绝缘材料层113、第一绝缘材料层111往往很薄，而刻蚀浮栅材料层112的刻蚀气体对氧化硅往往具有较高的刻蚀选择比，不容易刻蚀掉隔离层200，使得刻蚀掉的隔离层的厚度很小。

请参考图10，在所述第一开口121（请参考图9）、第二开口122（请参考图9）底部和侧壁表面形成第一氧化层140，且在所述第一开口121、第二开口121内填充满多晶硅，其中第一开口121内的多晶硅形成字线141，第二开口121内的多晶硅形成伪字线142。

形成所述第一氧化层140、字线141和伪字线142的工艺具体包括：在所述第一开口121、第二开口122侧壁和底部表面，所述掩膜层120表面形成第一氧化硅材料层（未图示），在所述第一氧化硅材料层表面形成第一多晶硅材料层（未图示），且所述第一多晶硅材料层完全填充满所述第一开口121、第二开口122；对所述掩膜层120表面的第一多晶硅材料层、第一氧化硅材料层进行化学机械研磨，直到所述第一区域的掩膜层120表面和第二区域的掩膜层120表面的第一多晶硅材料层、第一氧化硅材料层被完全去除，暴露出所述掩膜层120，使得所述第一开口、第二开口内填充满多晶硅，其中第一开口121内的多晶硅形成字线141，第二开口122内的多晶硅形成伪字线142。

请参考图11，去除所述掩膜层120（请参考图10）和被掩膜层120覆盖的部分控制栅材料层114（请参考图10），位于第一侧墙131下方的控制栅材料层形成控制栅115，位于第二侧墙132下方的控制栅材料层形成多晶硅电阻116。

去除所述掩膜层120的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，利用热磷酸对所述掩膜层120进行湿法刻蚀。

去除所述掩膜层120后，在所述图形化的光刻胶层、字线、多晶硅电阻、第一侧墙和第二侧墙为掩膜，对原来位于掩膜层120下方的控制栅材料层、进行刻蚀，直到暴露出第一区域的第二绝缘材料层113和第二区域的隔离层200，其中，第一区域的控制栅材料层形成控制栅115，第二区域的控制栅材料层形成多晶硅电阻116。

在本实施例中，在形成控制栅的同时形成了多晶硅电阻，不需要额外再形成另一层多晶硅层用于形成多晶硅电阻，节省了沉积多晶硅的原料的消耗，且所述多晶硅电阻利用第二侧墙自对准的进行刻蚀，后续不需要对多晶硅层进行光刻刻蚀形成多晶硅电阻，节省了工艺步骤，提高了工艺集成度。

请参考图12，为图11中第二区域的俯视图，且图11中第二区域的结构为图12沿AA′方向的剖面结构示意图，其中，为了附图的简洁，所述图12中未图示图11中的第一氧化层140和第三侧墙133。所述刻蚀形成的多晶硅电阻116的长度大于第二侧墙132的长度，且第二侧墙132只覆盖多晶硅电阻116的中间位置，所述多晶硅电阻116的两端未被第二侧墙132所覆盖，使得后续在所述多晶硅电阻116的两端表面可以利用自对准金属硅化物工艺形成金属硅化物和导电插塞。

由于现有工艺形成多晶硅电阻的制造过程是先形成一层多晶硅材料层，对多晶硅材料层进行刻蚀后形成多晶硅电阻后，在所述多晶硅电阻部分表面形成硅化物阻止层（salicide block layer，SAB），利用所述硅化物阻止层来保护多晶硅电阻表面，使得被覆盖的多晶硅电阻表面不会形成不期望的硅化物。然而，硅化物阻止层的引入增大了工艺的复杂性，并且增大了制造成本。在本实施例中，所述形成在所述多晶硅电阻116中间位置的表面的第二侧墙132作为硅化物阻挡层，不需要额外形成硅化物阻挡层（SAB），使得后续形成自对准金属硅化物时只形成在所述暴露出的多晶硅电阻两端的表面，从而可以在金属硅化物表面通过形成导电插塞将所述多晶硅电阻与外电路相连接。

请参考图13，刻蚀去除所述控制栅材料层（请参考图10）后，继续刻蚀原来被掩膜层120（请参考图10）覆盖的第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111，直至暴露出第一区域的半导体衬底100，在第一区域形成分栅式闪存150。所述浮栅材料层形成为分栅式闪存150的浮栅（未标示）。

形成所述分栅式闪存150后，还在所述分栅式闪存150侧壁和多晶硅电阻的侧壁表面形成第四侧墙（未标示），使得分栅式闪存150中的浮栅、控制栅、第二侧墙下的多晶硅电阻116与外界电隔离，并防止在后续的离子掺杂工艺中将离子注入到浮栅、控制栅、多晶硅电阻中，影响器件的电学性能。

形成分栅式闪存150后，利用自对准金属硅化物工艺在所述多晶硅电阻116两端表面、控制栅115两端表面、字线141表面、伪字线142表面和待形成导电插塞的半导体衬底表面形成金属硅化物。由于利用自对准金属硅化物工艺形成的金属硅化物只会形成在暴露出的单晶硅材料和多晶硅材料表面，不需要额外形成硅化物阻挡层，节省了工艺步骤。

在本实施例中，所述金属硅化物160为硅化镍、硅化钛、硅化钽、硅化钨、硅化钴等中的一种或几种。由于自对准金属硅化物的工艺为本领域技术人员的公知技术，在此不作详述。

形成所述金属硅化物后，后续在所述半导体衬底表面形成覆盖分栅式闪存和多晶硅电阻的层间介质层（未图示），并在所述控制栅115的金属硅化物表面、多晶硅电阻116的金属硅化物表面和字线141的金属硅化物表面的层间介质层内形成导电插塞，并利用层间介质层表面的金属互连层通过导电插塞将所述分栅式闪存的字线、控制栅和多晶硅电阻与外电路相连接。

在本实施例中，所述分栅式闪存的控制栅表面的金属硅化物和导电插塞与多晶硅电阻表面的金属硅化物和导电插塞同时形成。在其他实施例中，所述分栅式闪存的控制栅表面的金属硅化物和导电插塞与多晶硅电阻表面的金属硅化物和导电插塞也可以分开形成。

在本实施例中，所述位于伪字线142一侧的一条多晶硅电阻116构成一个多晶硅电阻结构。在其他实施例中，在所述层间介质层表面形成金属互连层后，利用导电插塞表面的金属互连层，将相邻的多晶硅电阻相连接，使得多个多晶硅电阻串联形成一个较大阻值的电阻，且通过控制串联的多晶硅电阻条数，可以很方便的控制最终产生的多晶硅电阻结构的阻值。请参考图14，为本发明实施例的多晶硅电阻结构的俯视结构示意图，位于同一个伪字线142两侧的两个多晶硅电阻116的两端通过金属硅化物160、导电插塞161和金属互连线162首尾相连，位于不同伪字线一侧的两个多晶硅电阻116的两端通过金属硅化物160、导电插塞161和金属互连线162首尾相连，从而形成一个具有较大阻值的多晶硅电阻结构。

本发明实施例还提供了一种多晶硅电阻结构，请一并参考图13和图14，包括：半导体衬底100，位于所述半导体衬底100表面的隔离层200，位于所述隔离层200表面的偶数个多晶硅电阻116，位于所述多晶硅电阻116中间位置表面的第二侧墙132，位于每两个相邻第二侧墙132之间的开口内的伪字线142，位于未被第二侧墙132覆盖的多晶硅电阻116两端的表面的金属硅化物160，位于所述金属硅化物160表面的导电插塞161。

在其他实施例中，还可以通过利用导电插塞表面的金属互连层，将相邻的多晶硅电阻相连接，使得多个多晶硅电阻串联形成一个较大阻值的电阻，且通过控制串联的多晶硅电阻条数，可以很方便的控制最终产生的多晶硅电阻结构的阻值。

综上，本发明实施例在第一区域形成控制栅材料层的同时，在所述第二区域的隔离层表面形成控制栅材料层，且在形成分栅式闪存的同时对第二区域的控制栅材料层同步进行刻蚀，使得形成分栅式闪存中的控制栅的同时形成多晶硅电阻，不需要增加任何额外的工艺，缩短了工艺周期，并节省了沉积多晶硅的原料的消耗，节省了生产工艺成本。

进一步的，本发明实施例利用形成在多晶硅电阻表面的第二侧墙作为硅化物阻挡层，且所述第二侧墙与形成分栅式闪存的第一侧墙同时形成，不需要额外再形成自对准硅化物阻挡层，节省了生产工艺成本。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种半导体集成器件形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二区域的半导体衬底表面形成有隔离层，所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成有控制栅材料层；

在所述控制栅材料层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口；

在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；

对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和第二开口暴露出来的控制栅材料层进行刻蚀，直到暴露出第一区域的半导体衬底和第二区域的隔离层；

在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅；

去除所述掩膜层和被掩膜层覆盖的部分控制栅材料层，位于第一侧墙下方的控制栅材料层形成控制栅，位于第二侧墙下方的控制栅材料层形成多晶硅电阻，所述被掩膜层覆盖且未被刻蚀的控制栅材料层的位置后续用于形成控制栅和多晶硅电阻的导电插塞；

刻蚀所述被掩膜层覆盖的第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出第一区域的半导体衬底，在第一区域形成分栅式闪存。

2.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述多晶硅电阻的长度大于第二侧墙的长度，所述第二侧墙只覆盖多晶硅电阻的中间位置表面，在所述多晶硅电阻的两端表面形成金属硅化物和导电插塞。

3.如权利要求2所述的半导体集成器件形成方法，其特征在于，还包括：通过导电插塞和与导电插塞相连接的金属互连层，将相邻的多晶硅电阻相连接。

4.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述控制栅的长度大于第一侧墙的长度，在所述控制栅的两端的表面形成金属硅化物和导电插塞。

5.如权利要求2或4所述的半导体集成器件形成方法，其特征在于，在所述暴露出的多晶硅电阻两端的表面形成金属硅化物和导电插塞的同时，在所述暴露出的分栅式闪存的控制栅表面形成金属硅化物和导电插塞。

6.如权利要求2或4所述的半导体集成器件形成方法，其特征在于，所述金属硅化物的形成工艺为自对准金属硅化物形成工艺。

7.如权利要求1所述的半导体集成器件形成方法，其特征在于，通过控制第二侧墙的厚度，控制多晶硅电阻的宽度。

8.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述第一侧墙和第二侧墙的厚度相等或不相等。

9.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述掩膜层的材料为氮化硅。

10.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述控制栅材料层的材料为多晶硅，且所述控制栅材料层中掺杂有N型杂质离子或P型杂质离子。

11.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述浮栅材料层的材料为多晶硅、氮化硅或金属。

12.一种多晶硅电阻结构，其特征在于，包括：半导体衬底，位于所述半导体衬底表面的隔离层，位于所述隔离层表面的偶数个多晶硅电阻，位于所述多晶硅电阻中间位置表面的侧墙，位于每两个相邻侧墙之间的开口内的伪字线，位于未被侧墙覆盖的多晶硅电阻两端的表面的金属硅化物，位于所述金属硅化物表面的导电插塞。

13.如权利要求12所述的多晶硅电阻结构，其特征在于，相邻的多晶硅电阻通过导电插塞和与导电插塞相连接的金属互连层相连接。

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