JPH021946A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH021946A JPH021946A JP63142669A JP14266988A JPH021946A JP H021946 A JPH021946 A JP H021946A JP 63142669 A JP63142669 A JP 63142669A JP 14266988 A JP14266988 A JP 14266988A JP H021946 A JPH021946 A JP H021946A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
大電力用電界効果トランジスタ（高電圧、大電流用）と
その製造方法の改良に関し、 無駄な領域をなくして集積度を向上するよう改良された
大電力用電界効果トランジスタとその製造方法とを提供
することを目的とし、 並置された２個の開口を残して、フィールド酸化膜が一
導電型半導体層上に厚く形成され、前記２個の開口に挟
まれた領域において前記フィールド酸化膜には、前記２
個の開口に平行に第３の開口が形成され、該第３の開口
と前記２個の開口に挟まれた領域には、前記一導電型半
導体層の表層に反対導電型の低不純物濃度領域が形成さ
れ、前記２個の開口の前記第３の開口に近い領域にはゲ
ート絶縁膜が形成され、該ゲート絶縁膜と前記第３の開
口を挟むフィールド酸化膜との上には相互に接続されて
いるゲート電極が夫々１個形成され、前記第３の開口に
対応する前記一導電型半導体層には、反対導電型ｗｔ域
よりなるドレインが形成され、前記２個の開口の前記第
３の開口から離障した２個の独立した領域には、前記一
導電型半導体層に２個の反対導電型領域よりなるソース
が形成されている半導体装置をもって構成される。
その製造方法の改良に関し、 無駄な領域をなくして集積度を向上するよう改良された
大電力用電界効果トランジスタとその製造方法とを提供
することを目的とし、 並置された２個の開口を残して、フィールド酸化膜が一
導電型半導体層上に厚く形成され、前記２個の開口に挟
まれた領域において前記フィールド酸化膜には、前記２
個の開口に平行に第３の開口が形成され、該第３の開口
と前記２個の開口に挟まれた領域には、前記一導電型半
導体層の表層に反対導電型の低不純物濃度領域が形成さ
れ、前記２個の開口の前記第３の開口に近い領域にはゲ
ート絶縁膜が形成され、該ゲート絶縁膜と前記第３の開
口を挟むフィールド酸化膜との上には相互に接続されて
いるゲート電極が夫々１個形成され、前記第３の開口に
対応する前記一導電型半導体層には、反対導電型ｗｔ域
よりなるドレインが形成され、前記２個の開口の前記第
３の開口から離障した２個の独立した領域には、前記一
導電型半導体層に２個の反対導電型領域よりなるソース
が形成されている半導体装置をもって構成される。
大電力用電界効果トランジスタ（高電圧、大電流用）と
その製造方法との改良に関する。特に、集積度を向上す
る改良に関する。
その製造方法との改良に関する。特に、集積度を向上す
る改良に関する。
大電力用電界効果トランジスタ（高電圧、大電流用）と
して、以下に述べる製造工程をもって製造される電界効
果トランジスタが知られている。
して、以下に述べる製造工程をもって製造される電界効
果トランジスタが知られている。
第２図参照
一導電型例えばｐ型の半導体基板ｌ上に酸化膜２を形成
し、次いで、窒化シリコン膜３を形成し、これをパター
ニングして、ドレインとソースとチャンネルとの形成領
域のみに残留する。
し、次いで、窒化シリコン膜３を形成し、これをパター
ニングして、ドレインとソースとチャンネルとの形成領
域のみに残留する。
第３図参照
ドレイン形成領域と低不純物濃度領域（ドレインとチャ
ンネルとを接続する領域）を形成する領域とに開口を有
するレジスト膜４を形成し、反対導電型であるｎ型の不
純物をイオン注入してｎ型の低不純物濃度領域（ドレイ
ンとチャンネルとを接続する領域）６を形成する。
ンネルとを接続する領域）を形成する領域とに開口を有
するレジスト膜４を形成し、反対導電型であるｎ型の不
純物をイオン注入してｎ型の低不純物濃度領域（ドレイ
ンとチャンネルとを接続する領域）６を形成する。
第４図参照
レジスト膜４を除去した後、窒化シリコン膜３をマスク
として選択酸化をなし、フィールド酸化膜７を形成する
。窒化シリコン膜３と酸化Ｍ２とを除去した後、新たに
ゲート絶縁＃Ｂを形成し、次いで、多結晶シリコン層を
形成してこれをパターニングし、２個のゲート電極・配
線９（図においては相互に接続された状態として表され
てはいないが、第６図に示すように、紙面後方で相互に
接続されている）を形成する。
として選択酸化をなし、フィールド酸化膜７を形成する
。窒化シリコン膜３と酸化Ｍ２とを除去した後、新たに
ゲート絶縁＃Ｂを形成し、次いで、多結晶シリコン層を
形成してこれをパターニングし、２個のゲート電極・配
線９（図においては相互に接続された状態として表され
てはいないが、第６図に示すように、紙面後方で相互に
接続されている）を形成する。
第５図参照
ゲート電極・配線９とフィールド酸化膜７とをマスクと
して反対導電型であるｎ型の不純物を高濃度にイオン注
入してソース１２とドレイン１１とを形成する。
して反対導電型であるｎ型の不純物を高濃度にイオン注
入してソース１２とドレイン１１とを形成する。
第６図参照
図は、上記工程をもって製造された大電力用電界効果ト
ランジスタの平面図である。低不純物濃度領域６を覆う
ゲート電極・配線９の帽すは、ゲートとドレインとの間
の絶縁耐力を保つために必要な寸法にされる必要がある
ため、通常２〜４ｎとされるが、両ゲート！極間の寸法
ａは集積度向上のために、できるだけ小さいことが望ま
れる。
ランジスタの平面図である。低不純物濃度領域６を覆う
ゲート電極・配線９の帽すは、ゲートとドレインとの間
の絶縁耐力を保つために必要な寸法にされる必要がある
ため、通常２〜４ｎとされるが、両ゲート！極間の寸法
ａは集積度向上のために、できるだけ小さいことが望ま
れる。
しかしながら、ドレイン形成領域上に設けられる窒化シ
リコン膜のバターニング精度からドレインの幅Ｃは余り
小さ（できず、また、ゲ〒ト電橿・配ｖＡ９とドレイン
領域１１との位置合わせ精度からドレイン１１とゲート
電極・配線９との間の寸法ｄもあまり小さくできず、結
果として、両ゲート電橿間の寸法ａは不所望に大きくな
り、集積度は低下する。
リコン膜のバターニング精度からドレインの幅Ｃは余り
小さ（できず、また、ゲ〒ト電橿・配ｖＡ９とドレイン
領域１１との位置合わせ精度からドレイン１１とゲート
電極・配線９との間の寸法ｄもあまり小さくできず、結
果として、両ゲート電橿間の寸法ａは不所望に大きくな
り、集積度は低下する。
本発明の目的は、この欠点を解消することにあり、無駄
１１９’Ｂ域をなくして集積度を向上するよう改良され
た大電力用電界効果トランジスタとその製造方法とを提
供することにある。
１１９’Ｂ域をなくして集積度を向上するよう改良され
た大電力用電界効果トランジスタとその製造方法とを提
供することにある。
上記の目的は、並置された２個の開口（１７）を残して
、フィールド酸化膜（７）が一導電型半導体層（１）上
に厚（形成され、前記２個の開口（１７）に挟まれた領
域において前記フィールド酸化膜（７）には、前記２個
の開口（１７）に平行に第３の開口（１８）が形成され
、該第３の開口（１８）と前記２個の開口（１７）に挟
まれた領域には、前記一導電型半導体層（１）の表層に
反対導電型の低不純物濃度領域（６）が形成され、前記
２個の開口（１７）の前記第３の開口（１８）に近い領
域にはゲート絶縁膜（８）が形成され、該ゲート絶縁１
１＃（８）と前記第３の開口（１８）を挟むフィールド
酸化ＩＩ！１（７）との上には相互に接続されているゲ
ー）１ｔｉ（９）が夫々１個形成され、前記第３の開口
（１８）に対応する前記一導電型半導体層（１）には、
反対導電型領域よりなるドレイン（１１）が形成され、
前記２個の開口（１７）の前記第３の開口（１８）から
離隔した２個の独立した領域には、前記一導電型半導体
層に２個の反対導電型領域よりなるソース（１２）が形
成されている半導体装置によって達成される。
、フィールド酸化膜（７）が一導電型半導体層（１）上
に厚（形成され、前記２個の開口（１７）に挟まれた領
域において前記フィールド酸化膜（７）には、前記２個
の開口（１７）に平行に第３の開口（１８）が形成され
、該第３の開口（１８）と前記２個の開口（１７）に挟
まれた領域には、前記一導電型半導体層（１）の表層に
反対導電型の低不純物濃度領域（６）が形成され、前記
２個の開口（１７）の前記第３の開口（１８）に近い領
域にはゲート絶縁膜（８）が形成され、該ゲート絶縁１
１＃（８）と前記第３の開口（１８）を挟むフィールド
酸化ＩＩ！１（７）との上には相互に接続されているゲ
ー）１ｔｉ（９）が夫々１個形成され、前記第３の開口
（１８）に対応する前記一導電型半導体層（１）には、
反対導電型領域よりなるドレイン（１１）が形成され、
前記２個の開口（１７）の前記第３の開口（１８）から
離隔した２個の独立した領域には、前記一導電型半導体
層に２個の反対導電型領域よりなるソース（１２）が形
成されている半導体装置によって達成される。
この構造の半導体装置を製造する方法は、一導電型半導
体層（１）上のソース形成領域とチャンネル形成領域と
をカバーして窒化シリコン脇（３）を２個形成し、該窒
化シリコン膜（３）に挟まれるドレインＨ域に反対導電
型不純物を導入して低不純物濃度領域（６）を形成し、
前記窒化シリコン膜（３）をマスクとして前記半導体１
ｉ（１）を酸化して厚いフィールド酸化膜（７）を形成
し、該フィールド酸化膜（７）にカバーされていない領
域を酸化してゲート絶縁膜（８）を形成し、前記ドレイ
ン領域の両側部と該ドレイン領域の両側部に隣接する領
域の前記ゲート絶縁膜（８）との上にゲート電極・配線
（９）を形成し、該ゲート電極・配線（９）をマスクと
して異方性エツチングをなし、該ゲート電極・配線（９
）に挟まれた領域の前記フィールド酸化膜（７）を除去
し、咳ゲート電極・配線（９）に挟まれた領域とソース
形成領域とに反対導電型不純物を導入して、夫々、ドレ
イン（１１）とソース（１２）とを形成することにある
。
体層（１）上のソース形成領域とチャンネル形成領域と
をカバーして窒化シリコン脇（３）を２個形成し、該窒
化シリコン膜（３）に挟まれるドレインＨ域に反対導電
型不純物を導入して低不純物濃度領域（６）を形成し、
前記窒化シリコン膜（３）をマスクとして前記半導体１
ｉ（１）を酸化して厚いフィールド酸化膜（７）を形成
し、該フィールド酸化膜（７）にカバーされていない領
域を酸化してゲート絶縁膜（８）を形成し、前記ドレイ
ン領域の両側部と該ドレイン領域の両側部に隣接する領
域の前記ゲート絶縁膜（８）との上にゲート電極・配線
（９）を形成し、該ゲート電極・配線（９）をマスクと
して異方性エツチングをなし、該ゲート電極・配線（９
）に挟まれた領域の前記フィールド酸化膜（７）を除去
し、咳ゲート電極・配線（９）に挟まれた領域とソース
形成領域とに反対導電型不純物を導入して、夫々、ドレ
イン（１１）とソース（１２）とを形成することにある
。
２個のゲー）１ｊ・配線（９）に挟まれた領域のフィー
ルド酸化膜（７）にゲート電極・配線（９）をマスクと
して開口（１８）を形成し、この開口（１８）に対応し
て、半導体層（１）にドレイン（１１）を形成すること
−されているので、第６図に示すゲート電極・配線（９
）とドレイン（１１）との間に形成される不所望の低不
純物濃度領域（７）が消滅し、この領域の幅ｄがなくな
り、集積度が向上する。同時に、ドレイン（１１）の幅
Ｃもいくらか減少する。
ルド酸化膜（７）にゲート電極・配線（９）をマスクと
して開口（１８）を形成し、この開口（１８）に対応し
て、半導体層（１）にドレイン（１１）を形成すること
−されているので、第６図に示すゲート電極・配線（９
）とドレイン（１１）との間に形成される不所望の低不
純物濃度領域（７）が消滅し、この領域の幅ｄがなくな
り、集積度が向上する。同時に、ドレイン（１１）の幅
Ｃもいくらか減少する。
なお、ゲート電極・配線（９）は２個とは限らず、１個
でも、また、３個以上でもさしつかえない。
でも、また、３個以上でもさしつかえない。
〔実施例］
以下、図面を参照しつ−、本発明の一実施例に係る大電
力用電界効果トランジスタの製造工程を説明し、本発明
の構成と特有の効果とをさらに明らかにする。
力用電界効果トランジスタの製造工程を説明し、本発明
の構成と特有の効果とをさらに明らかにする。
第１ａ図参照
一導電型例えばｐ型半導体基板１の表面に薄い酸化膜２
を形成し、さらに窒化シリコン膜３を形成し、これをパ
ターニングして、ソースとチャンネルとの形成領域のみ
に残留する。
を形成し、さらに窒化シリコン膜３を形成し、これをパ
ターニングして、ソースとチャンネルとの形成領域のみ
に残留する。
第１ｂ図参照
２つの窒化シリコン膜３に挟まれた領域に開口を有する
レジスト膜４を形成し、リン等のｎ型不純物をイオン注
入してｎ型の低不純物濃度領域６を形成する。
レジスト膜４を形成し、リン等のｎ型不純物をイオン注
入してｎ型の低不純物濃度領域６を形成する。
第１ｃ図、第１ｆ図参照
窒化シリコン膜３をマスクとして選択酸化をなし、ソー
スとチャンネルとの形成領域に開口１７を有するフィー
ルド酸化膜７を形成し、窒化シリコン膜３と酸化膜２と
を除去した後、しきい値電圧コントロール用にボロン等
のｐ型不純物をイオン注入した後、新たにゲート絶縁膜
８を形成し、その上に多結晶シリコン層を形成してこれ
をパターニングし、２個の開口１７に挟まれたフィール
ド酸−化膜７の開口１７に近い領域と、開口１７の開口
１７に挟まれたフィールド酸化膜７に近い領域との上に
、図示するように相互に接続されたゲート電極・配線９
を夫々１個形成する０図からは明らかではないが、この
ゲート電極・配線９は、第１ｒ図に示すように、紙面後
方で相互に接続されている。
スとチャンネルとの形成領域に開口１７を有するフィー
ルド酸化膜７を形成し、窒化シリコン膜３と酸化膜２と
を除去した後、しきい値電圧コントロール用にボロン等
のｐ型不純物をイオン注入した後、新たにゲート絶縁膜
８を形成し、その上に多結晶シリコン層を形成してこれ
をパターニングし、２個の開口１７に挟まれたフィール
ド酸−化膜７の開口１７に近い領域と、開口１７の開口
１７に挟まれたフィールド酸化膜７に近い領域との上に
、図示するように相互に接続されたゲート電極・配線９
を夫々１個形成する０図からは明らかではないが、この
ゲート電極・配線９は、第１ｒ図に示すように、紙面後
方で相互に接続されている。
第１ｄ図、第１ｆ図再参照
２つのゲート電極・配線９に挟まれたドレイン形成領域
に開口を存するレジスト膜１３を形成し、異方性エツチ
ングをなしてゲート電極・配線９に挾まれた領域のフィ
ールド酸化膜７に開口１８を形成する。
に開口を存するレジスト膜１３を形成し、異方性エツチ
ングをなしてゲート電極・配線９に挾まれた領域のフィ
ールド酸化膜７に開口１８を形成する。
第１ｅ図、第１ｆ図再々参照
レジスト膜１３を除去し、ゲート電極・配線９とフィー
ルド酸化膜７とをマスクとしてリン等のｎ型不純物をイ
オン注入し、ソース１２とドレイン１１とを形成する。
ルド酸化膜７とをマスクとしてリン等のｎ型不純物をイ
オン注入し、ソース１２とドレイン１１とを形成する。
第１ｇ図参照
全面に二酸化シリコン絶縁膜１４を形成し、これをパタ
ーニングしてソース・ドレイン領域に金属電極・配線コ
ンタクト用開口を形成し、アルミニウム膜を形成した後
、これをパターニングしてソース電極１５とドレイン電
極１６とを形成する。
ーニングしてソース・ドレイン領域に金属電極・配線コ
ンタクト用開口を形成し、アルミニウム膜を形成した後
、これをパターニングしてソース電極１５とドレイン電
極１６とを形成する。
以上説明せるとおり、本発明に係る半導体装置およびそ
の製造方法においては、２個のゲート電極・配線に挟ま
れた領域のフィールド酸化膜に、ゲート電極・配線をマ
スクとして開口を形成し、この開口に対応する半導体層
にドレインを形成すること−されているので、ゲート電
極・配線とドレインとの間に不所望の低不純物濃度領域
が形成されず、ドレインの幅が極めて小さくなり、集積
度が大幅に向上する。
の製造方法においては、２個のゲート電極・配線に挟ま
れた領域のフィールド酸化膜に、ゲート電極・配線をマ
スクとして開口を形成し、この開口に対応する半導体層
にドレインを形成すること−されているので、ゲート電
極・配線とドレインとの間に不所望の低不純物濃度領域
が形成されず、ドレインの幅が極めて小さくなり、集積
度が大幅に向上する。
第１ａ図〜第１ｅ図は、本発明の一実施例に係る半導体
装置の工程図である。 第１ｆ図は、本発明の一実施例に係る半導体装置の平面
図である。 第１ｇ図は、本発明の一実施例に係る半導体装置の断面
図である。 第２図〜第４図は、従来技術に係る半導体装置の工程図
である。 第５図は、従来技術に係る半導体装置の断面図である。 第６図は、従来技術に係る半導体装置の平面図である。 半導体基板、 酸化膜、 窒化シリコン膜、 レジスト膜、 低不純物濃度領域、 フィールド酸化膜、 ゲート絶縁膜、 ゲート電極・配線、 ドレイン、 ソース、 レジスト膜、 絶縁膜、 ソース電極、 ドレイン電極、 開口、 １８・ ・第３の開口。
装置の工程図である。 第１ｆ図は、本発明の一実施例に係る半導体装置の平面
図である。 第１ｇ図は、本発明の一実施例に係る半導体装置の断面
図である。 第２図〜第４図は、従来技術に係る半導体装置の工程図
である。 第５図は、従来技術に係る半導体装置の断面図である。 第６図は、従来技術に係る半導体装置の平面図である。 半導体基板、 酸化膜、 窒化シリコン膜、 レジスト膜、 低不純物濃度領域、 フィールド酸化膜、 ゲート絶縁膜、 ゲート電極・配線、 ドレイン、 ソース、 レジスト膜、 絶縁膜、 ソース電極、 ドレイン電極、 開口、 １８・ ・第３の開口。
Claims (1)
- 【特許請求の範囲】 ［１］並置された２個の開口（１７）を残して、フィー
ルド酸化膜（７）が一導電型半導体層（１）上に厚く形
成され、 前記２個の開口（１７）に挟まれた領域において前記フ
ィールド酸化膜（７）には、前記２個の開口（１７）に
平行に第３の開口（１８）が形成され、該第３の開口（
１８）と前記２個の開口（１７）に挟まれた領域には、
前記一導電型半導体層（１）の表層に反対導電型の低不
純物濃度領域（６）が形成され、 前記２個の開口（１７）の前記第３の開口（１８）に近
い領域にはゲート絶縁膜（８）が形成され、該ゲート絶
縁膜（８）と前記第３の開口（１８）を挟むフィールド
酸化膜（７）との上には相互に接続されているゲート電
極（９）が夫々１個形成され、 前記第３の開口（１８）に対応する前記一導電型半導体
層（１）には、反対導電型領域よりなるドレイン（１１
）が形成され、 前記２個の開口（１７）の前記第３の開口（１８）から
離隔した２個の独立した領域には、前記一導電型半導体
層に２個の反対導電型領域よりなるソース（１２）が形
成されてなる ことを特徴とする半導体装置。 ［２］一導電型半導体層（１）上のソース形成領域とチ
ャンネル形成領域とをカバーして窒化シリコン膜（３）
を２個形成し、 該窒化シリコン膜（３）に挟まれるドレイン領域に反対
導電型不純物を導入して低不純物濃度領域（６）を形成
し、 前記窒化シリコン膜（３）をマスクとして前記半導体層
（１）を酸化して厚いフィールド酸化膜（７）を形成し
、 該フィールド酸化膜（７）にカバーされていない領域を
酸化してゲート絶縁膜（８）を形成し、前記ドレイン領
域の両側部と該ドレイン領域の両側部に隣接する領域の
前記ゲート絶縁膜（８）との上にゲート電極・配線（９
）を形成し、該ゲート電極・配線（９）をマスクとして
該ゲート電極・配線（９）に挟まれた領域の前記フィー
ルド酸化膜（７）を除去し、 該ゲート電極・配線（９）に挟まれた領域とソース形成
領域とに反対導電型不純物を導入して、夫々、ドレイン
（１１）とソース（１２）とを形成する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142669A JP2622721B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142669A JP2622721B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021946A true JPH021946A (ja) | 1990-01-08 |
| JP2622721B2 JP2622721B2 (ja) | 1997-06-18 |
Family
ID=15320741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142669A Expired - Fee Related JP2622721B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622721B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103274A (en) * | 1990-11-29 | 1992-04-07 | Intel Corporation | Self-aligned source process and apparatus |
| US5120671A (en) * | 1990-11-29 | 1992-06-09 | Intel Corporation | Process for self aligning a source region with a field oxide region and a polysilicon gate |
| US5306652A (en) * | 1991-12-30 | 1994-04-26 | Texas Instruments Incorporated | Lateral double diffused insulated gate field effect transistor fabrication process |
-
1988
- 1988-06-09 JP JP63142669A patent/JP2622721B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103274A (en) * | 1990-11-29 | 1992-04-07 | Intel Corporation | Self-aligned source process and apparatus |
| US5120671A (en) * | 1990-11-29 | 1992-06-09 | Intel Corporation | Process for self aligning a source region with a field oxide region and a polysilicon gate |
| US5306652A (en) * | 1991-12-30 | 1994-04-26 | Texas Instruments Incorporated | Lateral double diffused insulated gate field effect transistor fabrication process |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622721B2 (ja) | 1997-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |