JPS6110991B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は短チヤンネル長のMOS型電界効果半
導体装置の製造方法に関するものである。MOS
型半導体装置（以下MOSFET）の最高動作周波
数の向上や出力電流の増大等の性能改善のために
ソース、ドレイン間の距離であるチヤンネル長の
短縮化が種々試みられているが、ドレイン耐圧の
低下、閾値のチヤンネル長及びドレイン電圧依存
性の増大等の問題が生じている。これらの原因は
主としてドレイン電圧による空乏層がチヤンネル
側へ浸透することにあるという事が判つている。

そこで従来考案されていた一つの方法は、ドレ
インの空乏層がドレイン拡散層内へも拡がる事に
よりチヤンネル側への拡がりを抑制する様にする
ものである。そのためには、ドレイン拡散層の不
純物濃度が十分低くなければならないが、低くな
る程抵抗値が大きくなりMOFETの相互コンダク
タンスgmが低くなるので均一に低不純物濃度に
するよりもドレイン電極からゲートに近づく程低
濃度になる様に不均一分布にする方が良い。すな
わち不純物分布を急峻な階段型（abrupt）でな
く、なだらかな分布（graded junetion）にする
ために深い拡散層を設けるのである。これを第１
図に示す。同図において、１は半導体基板、２は
基板中へ埋設された厚い絶縁膜、３はゲート絶縁
膜でその上にゲート電極７が設けられていて基板
１との界面にチヤンネルが形成される。４０２，
５０２は前述したソース、ドレインのなだらかな
分布を有する深い拡散層である。そしてこの拡散
層においてはその表面濃度が低くなるので電極と
のオーミツク接触が悪くなるのを防止するため
に、浅いが高濃度の拡散層４０１，５０１が設け
られている。その上にソース、ドレイン電極６，
８が設けられている。

この図から明らかな様に、なだらかな分布の拡
散層４０２，５０２は曲率半径ｒ_jが大きいと半
導体基板側への空乏層の拡がりＷ_Dが大きいから
不純物分布をなだらかにした効果が弱められる。
すなわち従来のこの様な方法では短チヤンネル化
に伴う問題の解決策としては不十分である。これ
は、なだらかな分布を得るのに深い拡散を用いた
事に基因している。

本発明はこの点に鑑み、深い拡散を行う事なく
ドレイン又はソース電極との接触部分に於て最も
高濃度でゲート絶縁膜形成領域に近づく程低濃度
になる如き不純物分布を形成する方法及び構造を
提供せんとするものである。

第２図に、本発明の一実施例にかかる
MOSFETの構造例を示す。Ｐ型基板１上にポリ
シリコン９，絶縁膜１０が堆積されていて、ドレ
イン、ソース電極６，８並びにゲート絶縁膜３，
ゲート電極７が形成されるべき個所に於ては、ポ
リシリコン９，絶縁膜１０が選択的に除去されて
いる。ソース、ドレイン拡散層４，５はそれぞ
れ、浅くて高濃度の領域４０１，５０１，ポリシ
リコン９の選択的に除去された部分からの直接的
拡散により形成された領域４０２，５０２，ポリ
シリコン９からの拡散により形成された低濃度で
かつゲート絶縁膜３又はゲート電極７に近づく程
濃度が低下する様な不純物分布領域４０３，５０
３からなる。基板１は単結晶であり、その中より
もポリシリコン中での方が一般に不純物の拡散係
数は大きく、接合深さはポリシリコン中では基板
中での値の２〜３倍になることが知られている。
基板１への直接的拡散のみであれば図中点線で示
した様に、深さにほぼ等しい曲率を有する拡散が
形成されるのであるが、ポリシリコン９中を基板
１の表面に沿つて方向（横方向）に深く拡散が進
むため、その点線よりも遠い位置にポリシリコン
９から不純物が基板１中へ拡散されて分布領域４
０３，５０３が形成されている。領域４０２，４
０３，５０２，５０３は同一拡散に於て同時に形
成される。拡散条件を、ポリシリコン９中に於て
は不純物がゲート絶縁膜３に達するが基板１への
直接的拡散による領域４０２，５０２の横方向深
さ（図中点線）はゲート絶縁膜より十分離れてい
る様に選ぶ。

次にデプレーシヨン型のMOSFETを負荷とす
るＥ／Ｄ型インバータを例にとり本発明にかかる
製造工程の一実施例につき説明する。ｎチヤンネ
ルを例にとると（第３図ａ）の基板１はＰ型基板
で例えば１×10¹⁵Ωcmである。

この上に薄い（例えば1000〜2000Å）ポリシリ
コン９，酸化防止膜としての窒化膜１１（約1000
Å厚）が堆積せしめられ、窒化膜１１，ポリシリ
コン９のパターン化が形成され基板１に厚い酸化
膜が形成されたフイールドオキサイド２（同図
ｂ）となる。フイールドオキサイド２の形成前に
基板１を窒化膜１１をマスクとして選択的にエツ
チし、その部分へチヤンネルストツパーとして基
板１と同一導電型の不純物を拡散しておくことは
よくなされることであり、この場合もそうする方
が好ましい。なお同図ｂでは窒化膜が除去されて
いるが、残しておいても良い。

次に気相成長により厚い酸化膜（6000〜10000
Å）１０を堆積せしめたのち、その酸化膜１０，
ポリシリコン９を貫通して基板１が露出する如く
開孔部１２，１３，１４，１５，１６を形成す
る。この時、酸化膜１０上にポリシリコン９とほ
ぼ同じ厚さにポリシリコン１９を堆積せしめてお
き、ポリシリコン９と同時にエツチングする。ポ
リシリコン９が選択的にエツチされ終つて基板１
が開孔部１２〜１６に於て露出する時にはポリシ
リコン１９も丁度エツチされ終わる。ポリシリコ
ン１９は酸化膜１０上にありその干渉色が肉眼で
観察されるからポリシリコン１９はポリシリコン
９のエツチングのモニターとして働らくのであ
る。この様な方法を用いることによりポリシリコ
ン９は精密にエツチされる。

次にこの状態で、例えば1100℃で20分間乾燥酸
素中で酸化する開孔部１２〜１６に薄い酸化膜
（700Å）１２′〜１６′が成長する。この上から拡
散マスクとして例えば窒化膜を堆積せしめ、開孔
部１３，１５を覆う如く窒化膜パターン１７及び
１８を形成する（同図ｄ）。

次に酸化膜１２′，１４′及び１６′を除去して
開孔部１２，１４及び１６に於て基板１を露出せ
しめｎ型不純物、例えばＰ（リン）を拡散せし
め、拡散層２０，３０，４０を形成する（同図
ｅ）。図中点線でその境界が示された拡散層２０
０２，３００２，４００２は開孔部１２，１４，
１６からの直接的拡散により形成されその接合深
さは例えば２ミクロンである。ポリシリコン９の
側面は開孔部１２，１４，１６に於て露出してい
るからここからポリシリコン９中へ不純物が拡散
される。ポリシリコン９中では基板１中よりも拡
散係数が大きいから拡散層２００２，３００２，
４００２よりも横方向（基板表面に沿つた方向）
へ深く拡散が進み、そのポリシリコン９中の不純
物が基板１へ拡散されて拡散層２００３，３００
３，４００３が形成される。拡散深さが深いと不
純物分布はなだらかになるから拡散層２００３，
３００３，４００３は横方向になだらかな分布を
もつ。分布層２００３，３００３，４００３は薄
い酸化膜１３′，１５′へその先端が達する如く、
また直接拡散層２００２，３００２，４００２の
接合深さはその横方向拡がり（図中点線）が開孔
部１２，１４，１６と薄い酸化膜１３′，１５′の
ほぼ中間に位置する如く拡散条件を選ぶことが好
ましい。これは、ポリシリコン９中での拡散深さ
が基板１中での拡散深さの２〜３倍深い事を利用
して達せられる。

次に開孔部１５の酸化膜１５′と基板１の界面
をデプレーシヨン型にするためフオトレジストパ
ターンにより選択的にＰ（リン）イオンを注入す
る。また開孔部１３の酸化膜１３′と基板１の界
面を所望の閾値をもつエンハンスメント型にする
ためフオトレジストパターンにより選択的にＢ
（ボロン）イオンを注入する。同図ｆの２１，２
２はかくして形成されたデプレーシヨンチヤンネ
ル、エンハンスチヤンネルである。良好な電気的
接触を得るために浅くして高濃度の拡散層２００
１，３００１，４００１を形成することが好まし
い。

次に拡散により生じた酸化膜を除去してから、
開孔部１２，１３，１４，１５，１６に導電体２
３，２４，２５，２６，２７を形成する。導電体
形成前に窒化膜パターン１７，１８を残しておい
ても良い。導電体の材料としては拡散層２０，３
０，４０と同一導電型の不純物を高濃度に含むポ
リシリコンやアルミなどの金属が用いられる。

同図ｇには窒化膜パターン１７，１８が除去さ
れていて、導電体としてはポリシリコンが用いら
れた場合が示されている。導電体２３，２４，２
５，２６，２７の厚さを厚い酸化膜１０とほぼ同
じ厚さにしておくと導電体が形成された状態で表
面がほぼ平担になしうる。

同図ｇに於て導電体２３はソース電極でＶ_SS電
源に接続される。２４，２６はゲート電極で２４
に入力信号が印加され、２６は出力電極２５に接
続される。２７はドレイン電極でＶ_DD電源に接続
される。Ｖ_DDはＶ_SSより高電位であり、Ｖ_DDもＶ
_SSも基板１に対して順方向にならない様な極性に
選ばれる。デプレーシヨンチヤンネル２１上のゲ
ート電極２６と出力電極２５との接続は次の工程
の第２層配線によつても良いが、基板１に埋設さ
れたフイールドオキサイド２上にまで開孔部１
４，１５の一部が延在していてそこで電極２５と
２６が接続される様に設計しておく方がより高密
度化が図れるので好都合である（第４図を用いて
後で説明する。） 簡単な回路であれば第３図ｇで工程は完了する
が、一般的にはもう一層、つまり第２層目の導電
体（この場合は金属材料以外はまず用いられな
い）をこの上に形成する必要がある。そこで、ま
ず第１層と第２層の導電体間を分離するために絶
縁膜２８を堆積せしめ所定の位置にコンタクト孔
をあける。第３図ｈに於ては第１図の導電体２
３，２４，２５，２７に合致する位置にコンタク
ト孔２３′，２４′，２５′，２７′が形成されてい
る。この上に第２層目の導電体すなわちアルミの
様な金属を蒸着せしめて配線２３″，２４″，２
５″，２７″を形成して第３図ｉの如く工程が完了
する。

さて、第３図ｇの平面図を第４図に示す。境界
２′の外側にはフイールドオキサイド２が基板１
と平担面を成す如く埋設されていてその内側にト
ランジスタが形成されている。番号２３〜２７は
第３図ｇと同じく開孔部１２〜１６に埋設された
第１層の導電体である。ゲート電極２４はフイー
ルオキサイド２上に延在する部分２４′を有して
いてここに於て前段の回路（図示せず）の出力と
接続される。出力電極２５とデプレーシヨン負荷
のゲート電極２６もフイールドオキサイド上に延
在してそこで接続され２５′で示される位置に於
て次段の回路（図示せず）の入力へ接続される。
電極２３，２７はそれぞれＶ_SS，Ｖ_DD配線であ
る。この様に一層目の電極のみで主要な破線が完
了してしまうのは従来のシリコンゲート構造と異
なる点であり、これがため本発明に於ては高密度
集積回路が容易に設計される。

以上ｎチヤンネルについて説明したが同様にＰ
チヤンネルについても実施できる。

第３図に於てはMOSFET1ケにゲート１ケの例
を示したが、４極MOSFETやNANDゲート回路
の様に１対のソース、ドレイン間に複数個のゲー
ト領域（ゲート絶縁膜及び電極）を形成しなけれ
ばならない事がある。すなわち、第３図ｅの拡散
層２０と３０の間にはゲート領域のための開孔部
Ｂが唯１ケしかないが、第５図ｂに於ては開孔部
は１３０１と１３０２の２ケ有る。この場合、ポ
リシリコン９は９００１，９００３の三部分に別
れ、９００１，９００３には開孔部１２，１４か
ら不純物が拡散されるが、９００２には拡散され
ない。そうするとゲート領域１３０１と１３０２
間のチヤンネルは非導通になりMOSFETとして
の作用をしない。

そこで第３図ｂの工程で第５図ａに示す如くポ
リシリコン９００２に相当する位置にあらかじめ
不純物を導入しておく。

同図に於てフオトレジスト２９には、ポリシリ
コン９００２に対応する位置に選択的に開孔部が
設けられていて、この上からｎチヤンネルであれ
ばＰ（リン）やＡ_S（ヒソ）の様な不純物がポリ
シリコン９中へイオン注入される。この不純物は
第３図ｅに対応する工程で基板１中へ拡散され、
ゲート領域１３０１と１３０２間を接続する浅い
拡散層５０が形成される。あるいはまたこの様に
選択的にポリシリコン９中へ不純物を導入せず、
ポリシリコン９全体に導入することも可能であ
る。この場合、基板１の表面はすべてデプレーシ
ヨン型になるから、MOSFETをエンハンスメン
ト型にするためには、開孔部１３に不純物（ｎチ
ヤンネルであれば、例えばボロン）をイオン注入
しなければならない。

また、ポリシリコンへＰ（リン）を拡散する例
を用いて説明したが、ポリシリコン中では半導体
基板中よりもＰ（リン）の拡散速度が大きい事だ
けが必要なのであつて、ポリシリコンは云わば横
方向へ拡散を促進する拡散補助膜である。従つて
ポリシリコンに限らず、半導体基板よりも拡散速
度が大きくなる様なものであれば拡散補助膜とし
て使用しうる。不純物がGaであれば、シリコン
酸化膜が拡散補助膜になり得る。

本発明に於ては上記の如くポリシリコンの様な
拡散補助膜を設ける事によりソース、ドレイン拡
散層に横方向分布を設ける事が出来る。しかもそ
のために多数回の拡散は必要なく基本的には１回
の拡散を行うのみで良い。ゲート絶縁膜に近い程
不純物濃度が低い接合深さも浅くなるから、ゲー
ト絶縁膜近傍に於ける拡散層の曲率半径は、不純
物分布層の横方向長さと直接関係なく小さくなし
得る。従来の例に於ては拡散層の横方向長さと曲
率半径はほぼ等しかつた（第１図参照）。ドレイ
ンに電圧を印加することにより生じるドレイン空
乏層は拡散層の曲率半径が小さい程チヤンネル側
へ、より少なく浸透するからドレイン空乏層のチ
ヤンネル特性への影響が少なくなる。拡散深さが
深いと不純物分布がなだらかでかつ低濃度になる
のが通例であり、本発明の拡散補助膜中に於ては
横方向に深い拡散がなされるのであるから、ゲー
ト絶縁膜近傍に於ては基板と同程度にまで濃度が
下げられる。ゲート絶縁膜と基板との界面、すな
わちチヤンネル領域に閾値制御のために基板より
も高濃度に不純物をイオン注入しておけばチヤン
ネル領域の不純物濃度の方がソース、ドレイン拡
散層のゲート絶縁膜近傍での濃度よりも高く、ド
レイン空乏層はチヤンネル側へ浸透しない。拡散
層の曲率半径がゲート絶縁膜近傍に於て小さい事
と相まつて、閾値のドレイン電圧依存性やチヤン
ネル長依存性が少ないという特徴を有する。しか
も拡散層の不純物濃度はゲート絶縁膜より遠い程
高濃度であるから、ソース、ドレイン電極からチ
ヤンネル領域までの直列抵抗は低く出来る。

本発明に於ては、第３図に示した如く、拡散補
助膜を少くとも覆う絶縁膜（同図１０）を堆積せ
しめ、その開孔部に絶縁膜とほぼ同じ厚さの導電
体を設理せしめることにより表面が平坦化され
る。これはその上にさらに絶縁膜を介して第２層
目の電極配線を行なう際に段差がないので断線も
なくその工程を容易にする。

以上の如く本発明はMOSEFTの短チヤンネル
化に伴う問題点を解決し、かつ、集積回路の高密
度化にも適したもので高密度集積回路の製造に大
きく寄与するものである。

【図面の簡単な説明】

第１図は従来の短チヤンネルMOSFETの構造
図、第２図は本発明によるMOSFETの一実施例
の構造図、第３図ａ〜ｉは本発明の一実施例にか
かるＥ／Ｄ型インバータの製造工程図、第４図は
第３図ｇに対応する平面図、第５図ａ，ｂは本発
明の他の実施例にかかる複数個のゲートを有する
MOSFETの一部の製造工程図である。 １……Ｐ型基板、２……フイールドオキサイ
ド、３……ゲート絶縁膜、４，５……ソース、ド
レイン拡散層、９……ポリシリコン、１０……絶
縁膜、１１……窒化膜、１７，１８……窒化膜パ
ターン、１２〜１６……開孔部、１９……ポリシ
リコン、２０，３０，４０……拡散層、２３〜２
７……導電体。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板表間にこの半導体基板よりも不純
   物の拡散速度が大である拡散補助膜を形成する工
   程と、上記拡散補助膜の少くとも一側面に接する
   上記半導体基板表面の所定の領域にゲート絶縁膜
   を形成する工程と、上記拡散補助膜上に絶縁膜を
   堆積させ当該絶縁膜あるいはさらに上記拡散補助
   膜を選択的に除去して開口部を形成し当該開口部
   より上記拡散補助膜へ不純物を拡散することによ
   り上記半導体基板表面に沿つて上記ゲート絶縁膜
   の形成領域より遠い程高濃度の不純物が当該拡散
   補助膜中へ導入される工程とを含み、上記拡散補
   助膜の不純物が上記半導体基板へ拡散することに
   よつてソースドレイン拡散層の少くとも一部が形
   成されることを特徴とするMOS型半導体装置の
   製造方法。 ２ ゲート絶縁膜の形成に先だち、上記拡散補助
   膜上に酸化防止膜を堆積せしめ当該酸化防止膜に
   より、上記半導体基板表面を選択的に酸化して当
   該半導体基板表面と平坦面をなす如く酸化膜を形
   成し、上記半導体基板上に絶縁膜を堆積し当該絶
   縁膜および上記拡散補助膜を選択的に除去して上
   記半導体基板に達する開孔部を形成することを特
   徴とする特許請求の範囲第１項に記載のMOS型
   半導体装置の製造方法。 ３ 上記絶縁膜の堆積前に、所定の拡散補助膜に
   選択的にソース・ドレイン拡散層と同一導電型の
   不純物を導入することを特徴とする特許請求の範
   囲第２項に記載のMOS型半導体装置の製造方
   法。 ４ 拡散補助膜が多結晶半導体であつて、絶縁膜
   を堆積した後さらに上記拡散補助膜と同一材料で
   かつ略々同じ膜厚のモニター膜を堆積せしめ、当
   該モニター膜の干渉色を利用して上記拡散補助膜
   を選択的に除去し上記半導体基板に達する開孔部
   を形成することを特徴とする特許請求の範囲第２
   項に記載のMOS型半導体装置の製造方法。