KR20010020887A

KR20010020887A - 불휘발성 반도체 기억 장치 및 그 제조 방법

Info

Publication number: KR20010020887A
Application number: KR1020000027916A
Authority: KR
Inventors: 오까자와다께시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-05-24
Filing date: 2000-05-24
Publication date: 2001-03-15
Also published as: JP2000332138A; TW452984B

Abstract

불휘발성 반도체 기억 장치는 소스 및/또는 드레인 스페이싱 사이의 비대칭성이, 특히 거울상 형태로 배열될 때, 장치의 동작에 악영향을 주지 않는 메모리 셀 구조를 포함할 수 있다. 본 발명에 따른 메모리 셀 유닛은 소스(16) 오프셋을 갖는 적어도 2개의 플로팅 게이트 전극(131 및 132)을 포함할 수 있다. 판독 및/또는 기록 동작시, 최적의 전류가 최적의 오프셋 스페이싱을 갖는 플로팅 게이트 전극(131 및 132) 아래의 채널 내로 유입된다. 또한, 메모리 셀 유닛 내로 1개 이상의 데이터 비트를 기록함으로써 종래의 불휘발성 반도체 기억 장치와 동등 이상의 밀도가 달성될 수 있다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 재기록이 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 이러한 장치의 전력 소비의 감소 및/또는 동작 속도 및/또는 제조 능력의 향상이 가능한 불휘발성 반도체 기억 장치에 관한 것이다.

불휘발성 반도체 장치는 재기록이 가능하다. 특히, 우선 불휘발성 반도체 장치의 메모리 셀 내에 데이터가 기록될 수 있다. 다음에, 메모리 셀의 전부 또는 일부가 소거될 수 있다. 그 후, 소거된 메모리 셀 내에 새로운 데이터가 기록될 수 있다. 어떤 구성에서는, 모든 메모리 셀 또는 대그룹의 메모리 셀이 동시에 필수적으로 소거될 수 있다. 이러한 장치를 "플래시" 메모리라 부르는 경우도 있다.

플래시 메모리는 점차 광범위하게 적용되고 있다. 플래시 메모리는 전력의 차단시에 데이터를 계속 유지할 수 있고, 비교적 낮은 전력 소비 및 비교적 빠른 동작 속도를 갖는다. 더욱 더 가치있는 응용은 통상 배터리 전원으로부터 동작하는 이동 전자 장치에 있다.

플래시 메모리에 대한 각종의 접근들이 제안되고 있다. 종래의 접근은 통상적으로 소스 및 드레인을 갖는 메모리 셀을 포함한다. 기록 동작시, 전자가 특정 전계 구성에 응답하여 메모리 셀의 드레인측으로부터 주입된다. 하나의 접근은 기록 동작 중에 메모리 셀의 소스측으로부터 전자를 주입하는 것을 포함한다. 이러한 메모리 셀을 소스측 주입(Source Side Injection; SSI) 셀이라 칭할 수 있다. SSI 셀의 구조 및 동작의 일례로서는, 1986년 국제 고체 소자 학회(1986 International Electron Devices Meeting) pp. 584-587 기재의 Wu 등에 의한 "A Novel High-Speed 5-Volt Programming EPROM Structure with Source-Side Injection"을 들 수 있다.

종래의 SSI 셀의 구조 및 동작에 대하여 도 1의 (a) 내지 (c), 도 2a 내지 2e 및 도 3f 내지 3h를 참조하여 설명한다.

도 1의 (a)는 종래의 SSI 메모리 셀의 단면도이다. 종래의 SSI 메모리 셀은 p형 실리콘 기판(11) 상에 형성된 약 10nm의 두께를 갖는 게이트 절연막(12)을 포함할 수 있다. 다결정 실리콘의 플로팅 게이트 전극(13)이 게이트 절연막(12) 상에 형성될 수 있다. 약 25nm의 두께를 갖는 플로팅 게이트 절연막(14)이 플로팅 게이트 전극(13) 상에 형성되고, 제어 게이트 전극(15)이 플로팅 게이트 절연막(14) 상에 형성될 수 있다. 종래의 SSI 메모리 셀은 플로팅 게이트 전극(13)과 제어 게이트 전극(15)으로 덮이지 않는 영역에서, 실리콘 기판(11)에 형성된 소스(16) 및 드레인(17)을 더 포함할 수 있다. 플로팅 게이트 전극(13) 아래와 소스(16)와 드레인(17) 사이의 실리콘 기판(11)의 부분은 채널일 수 있다.

드레인측 주입을 포함하는 종래의 다른 메모리 셀 접근 방식 이외에, 종래의 SSI 메모리 셀은 플로팅 게이트 전극(13)의 측면과 소스(16) 사이에 형성된 측벽(18)을 또한 포함할 수도 있다. 이와 같이, 측벽(18)은 소스(16)와 플로팅 게이트 전극(13) 사이에, 미리 정해진 간격의 오프셋 영역을 제공할 수 있다. 측벽(18)은 각종의 물질로 형성될 수 있다. 측벽(18)은 실리콘 이산화물 또는 실리콘 질화물 등의 절연 물질일 수 있다. 선택적으로, 측벽(18)은 다결정 실리콘 등의 도전 물질로 형성될 수 있다. 이 경우, 측벽(18)은 절연 물질에 의해 플로팅 게이트 전극(13)과 제어 게이트 전극(15)으로부터 절연될 수 있다.

종래의 SSI 메모리 셀의 일반적인 구조에 대해 설명했지만, 이러한 셀의 동작에 대해 간략히 설명한다.

종래의 기록 동작시, 실리콘 기판(11)과 소스(16)에 0V(접지 전위)가 인가되는 한편, 드레인(17) 및 제어 게이트 전극(15)에는 5V 및 12V가 각각 인가된다. 측벽(18)이 다결정 실리콘 등으로 형성된 경우, 측벽(18)에는 정(+)의 전압, 예를 들면 4V가 인가될 수 있다. 측벽(18)이 절연 물질로 형성된 경우에는, 측벽(18)에 전위가 인가될 수 없다(즉, 이 예에서는 소스 전위 - 0V).

상기 기록 전위가 인가된 경우, 채널 영역이 반전될 수 있다. 따라서, 채널은 도전성이 매우 높고, 드레인(17)에서 5V의 전위가 있는 것으로 고려될 수 있다. 측벽(18) 아래의 표면 영역의 전위는 측벽(18)의 종류에 따라 변화될 수 있다. 측벽(18)이 도전 물질로 형성된 경우, 5V에서 0V로 전위 강하가 생길 수 있다. 예를 들면, 측벽(18)이 4V인 경우, 전압 강하는 약 2V일 수 있다. 이러한 값은 측벽(18)의 전압으로부터 임계 전압(이 경우에는 2V)을 감산하여 결정된다.

도 1의 (b)는 종래의 SSI 메모리 셀에서의 각종의 영역 양단의 표면 전위를 나타낸다.

도 1의 (c)는 각종의 종래 SSI 메모리 셀 영역에 대한 대응하는 표면 전계를 도시한다. 전계 강도는 위치에 대하여 전위가 가장 빠르게 변화하는 곳이 가장 높다. 따라서, 도 1의 (c)에 도시된 바와 같이, 가장 높은 전계 강도는 측벽(18) 아래에 있는 실리콘 기판(11)의 위치에서 발생될 수 있다.

종래의 SSI 메모리 셀의 채널을 통해 전류가 흐르는 경우, 전자들은 전계가 가장 큰 곳에서 최대 에너지를 가질 수 있다. 이들 전자들 중에서, 이른 바 "열전자(hot-electron)"들이 기판/게이트 절연막 인터페이스의 장벽(실리콘 기판/실리콘 이산화물 인터페이스의 약 3.1eV)을 초과할 수 있다. 따라서, 전자들은 게이트 절연막(12)을 통해 플로팅 게이트(13)로 주입될 수 있다. 플로팅 게이트(13) 내의 전자들은 메모리 셀의 임계 전압을 변경시킨다. 이와 같이, 데이터가 메모리 셀에 기록될 수 있다.

소스측 주입을 포함하지 않는 불휘발성 메모리 셀에서, 열전자 주입이 메모리 셀의 드레인측에서 생길 수 있다. 그러나, 열전자의 발생 효율 및 이러한 전자들의 플로팅 게이트로의 주입 효율은 드레인측 주입 접근에서는 상대적으로 낮을 수 있다. 이러한 효율은 약 0.001 내지 0.01%를 초과하지 않을 것이다. 고 전계 영역 및 최대 전계 강도의 위치가 드레인에서의 접합 항복 전압에 의해 한정되므로 효율이 개선되기가 어렵다. 또한, 수직 전계는 종래의 non-SSI 메모리 셀의 드레인 단부에서의 수평 전계를 완화시킬 수 있다.

이에 반해, 종래의 SSI 메모리 셀에서는, 최대 강도의 고 수평 전계의 위치가 드레인 접합 항복 전압에 상관없이 결정될 수 있다. 이러한 구성은 드레인측 주입 구성에 비해 10배만큼의 전자 주입 효율을 증가시킬 수 있다. 예를 들면, 종래의 SSI 메모리 셀은 0.01 내지 0.1%의 전자 주입 효율을 가질 수 있다. 그 결과, SSI 메모리 셀을 갖는 장치에 의한 기록 동작시 소비되는 전류량은 종래의 드레인 측 주입형 메모리 셀을 갖는 장치의 기록 동작시 소비되는 전류량의 1/10일 수 있다.

종래의 SSI 메모리 셀의 동작 및 구성을 설명했지만, 이후에는 종래의 SSI 메모리 셀의 제조 방법에 대해 설명한다.

도 2a 내지 도 2e를 참조하면, 측면 횡 단면의 시리즈가 도시되어 있고, 종래의 SSI 메모리 셀 제조 방법의 한 부분을 도시한다. 도 2a에 도시된 바와 같이, 약 10nm의 두께를 갖는 게이트 절연막(12)이 p형 실리콘 반도체 기판(11) 상에 퇴적 될 수 있다. 약 150nm의 두께를 갖는 제1 다결정 실리콘층(130)이 게이트 절연막(12) 상에 퇴적될 수 있다. 약 20nm의 두께를 갖는 플로팅 게이트 절연막(14)이 제1 다결정 실리콘층(103) 상에 퇴적되고, 약 130 nm의 두께를 갖는 제2 다결정 실리콘층(150)이 플로팅 게이트 절연막(14) 위에 형성될 수 있다.

다음에, 도 2b에 도시된 바와 같이, 마스크 패턴이 제2 다결정 실리콘층(150) 및 제1 다결정 실리콘층(13)의 일부를 통해 선택적으로 에칭하여, 플로팅 게이트 전극(13)과 제어 게이트 전극(15) 사이에 플로팅 게이트 절연막(14)을 갖는 합성 게이트 전극을 형성하는 데 사용될 수 있다.

다음에, 도 2c에 도시된 바와 같이, 약 150nm의 두께를 갖는 실리콘 이산화막(180)이 전체의 반도체 장치 위에 퇴적될 수 있다.

다음에, 도 2d에 도시된 바와 같이, 실리콘 이산화막(180) 상에 이방성 에칭을 행하여 합성 게이트 전극(18)상에 측벽(18)이 형성될 수 있다.

그 후, 도 2e에 도시된 바와 같이, 메모리 셀 소스 영역 위치 위에 포토레지스트(20)가 형성될 수 있다. 따라서, 포토레지스트(18)는 소스 영역 위치에 있는 측벽(18)을 보호하고 드레인 영역 위치에 있는 측벽(18)을 노출시킬 수 있다.

도 3f를 참조하면, 드레인 영역 내의 측벽(18)이 제거된다. 그 후, 포토레지스트(20)이 제거되고 반도체 장치에 이온 주입이 실시될 수 있다. 특히, 비소 이온을 주입하여 n형 소스(16) 및 드레인(17)을 형성할 수 있다. 도 3f에 도시된 바와 같이, n형 소스(16)는 소스 영역 내에 남아 있는 측벽(18)에 의해 인접하는 플로팅 게이트 전극들로부터 오프셋될 수 있다. 이에 반해, 드레인 영역의 측벽이 제거되기 때문에, 드레인(17) 영역은 인접하는 플로팅 게이트 전극(13)과 정렬될 수 있다.

상기 단계들을 행한 후에, 합성 게이트 구조 위에 층간 절연막(23)을 퇴적함으로써 종래 방법이 계속될 수 있다.

도 3h에 도시된 바와 같이, 컨택트(24)가 층간 절연막(23)을 통해 형성될 수 있다. 또한, 컨택트(24)와 접촉되는 층간 절연막(23) 위에 배선층(25)이 형성될 수 있다.

이와 같이, 종래의 방법은 대응하는 합성 게이트 구조로부터 오프셋될 수 있는 SSI 메모리 셀 소스(16)를 형성할 수 있다. 이러한 구성에서, 측벽(18) 아래의 오프셋 영역의 길이는 측벽(18)의 폭에 의존한다. 따라서, 측벽(18)의 폭 변동은 오프셋 영역의 길이 변동을 초래할 수 있다. 오프셋 영역의 길이 변동은, 특히 기록 동작 중에 SSI 메모리 셀의 동작에 영향을 미친다.

또한, 실리콘 이산화막(180)의 이방성 에칭이 측벽(18)을 형성하기 때문에, 에칭이 불균일하게 되고 따라서 오프셋 영역의 길이가 불균일하게 될 수 있다. 이러한 불균일은 메모리 셀의 성능 변동을 유도할 수 있다. 이는 특히 인접하는 메모리 셀들이 거울상(mirror-image) 관계로 형성될 때, 인접하는 측벽이 서로 반대로 변화될 수 있다.

따라서, 종래의 SSI 메모리 셀은 측벽 사이즈가 변동될 수 있다. 측벽 사이즈의 변동은 메모리 셀 성능의 변동으로 이어져, 이러한 메모리 셀들을 포함하는 전체 메모리 장치의 동작에 대한 변동을 일으킬 수 있다.

요약하면, 종래의 SSI 메모리 셀은 드레인 접합 항복 전압에 상관없이 고 전계를 발생시킴으로써 개선된 전자 주입 효율을 제공할 수 있다. 이러한 접근은 게이트 전극의 소스측 상에 오프셋 영역을 포함할 수 있다. 그러나, 이러한 개선을 실현하기 위해서는, 메모리 셀의 소스측 상에 가능한 한 여러회에 걸쳐 측벽들을 형성해야만 한다.

그러나, 반도체 장치의 제조 공정으로부터의 모든 변동을 제거하기는 거의 불가능하다. 따라서, 불휘발성 반도체 기억 장치의 제조시에 측벽 사이즈의 제어성의 결핍이 문제로 남는다.

소스 오프셋 및/또는 측벽 사이즈의 변동에 기인하는 악영향을 받지 않는 SSI 메모리 셀을 갖는 불휘발성 반도체 장치를 제공하는 방법이 요구되고 있다.

본 발명의 일 실시예에 따르면, 불휘발성 반도체 기억 장치는 제2 도전형의 기판 내에 형성된 제1 도전형의 제1 확산 영역을 포함할 수 있다. 제1 확산 영역은 전자를 메모리 셀로 입력하기 위한 구조로서 기능할 수 있다. 메모리 셀은 전자를 메모리 셀로부터 출력하기 위한 구조로서 기능하는 제1 도전형의 제2 확산 영역을 더 포함할 수 있다. 제1 전극은 제1 확산 영역과 각각의 제2 확산 영역 사이의 기판 위에 형성되어, 적어도 제2 확산 영역과 제1 확산 영역 사이에 도전 채널을 형성할 수 있다. 제2 전극은 제1 전극과 기판 사이에 형성될 수 있다. 제2 전극은 저장된 전하에 따라 제1 전극에 의한 채널 형성을 제어할 수 있다.

실시예의 한 형태에 따르면, 각 제2 전극과 제1 확산 영역 사이에 오프셋 영역이 배치될 수 있다.

실시예의 다른 형태에 따르면, 적어도 하나의 측벽이 각 오프셋 영역 위에 형성될 수 있다.

실시예의 다른 형태에 따르면, 적어도 하나의 측벽이 실리콘 이산화물 또는 실리콘 질화물 등의 절연 물질로 형성될 수 있다.

실시예의 다른 형태에 따르면 제1 확산 영역은 소스측 주입(SSI) 메모리 셀 등의 메모리 셀의 소스 영역일 수 있다. 제2 확산 영역은 SSI 메모리 셀의 드레인 영역일 수 있다.

실시예의 다른 형태에 따르면, 제1 전극은 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 플로팅 게이트, 및 플로팅 게이트 상에 형성된 플로팅 게이트 절연막을 포함할 수 있다.

실시예의 다른 형태에 따르면, 제1 전극은 1 비트 이상의 데이터를 저장 할 수 있다.

실시예의 다른 형태에 따르면, 제1 확산 영역은 메모리 셀의 중앙에 형성될 수 있다. 제2 전극은 제1 확산 영역을 둘러쌀 수 있고 제2 확산 영역은 제2 전극의 외부에 형성될 수 있다.

실시예의 다른 형태에 따르면, 제2 전극은 단일 전극일 수 있다.

실시예의 다른 형태에 따르면, 제2 전극은 행 방향 제어 회로에 공통으로 접속되는 2개 이상의 전극을 포함할 수 있다. 행 방향 제어 회로는 제어 전극들을 동일한 전압으로 구동시킬 수 있다.

실시예의 다른 형태에 따르면, 제1 및 제2 확산 영역은 p형 기판에 형성된 n형 확산 영역이다.

실시예의 다른 형태에 따르면, 전자들은 제2 확산 영역에 전압을 인가함으로써 제1 확산 영역을 경유하여 메모리 셀에 입력될 수 있다.

실시예의 다른 형태에 따르면, 기판 위에 층간 절연막이 형성될 수 있다. 그 다음, 층간 절연막 상에 배선층이 형성될 수 있다. 그 후, 도전 구조가 배선층을 제2 확산 영역에 접속시킬 수 있다.

실시예의 다른 형태에 따르면, 제2 확산 영역은 다중 확산 영역일 수 있다. 예를 들면, 제2 확산 영역은 비소 불순물로 형성된 하나의 영역과 인 불순물로 형성된 다른 영역을 포함할 수 있다. 비소 및 인 영역은, 비소 영역 내에 인 영역이, 또는 그와 반대로 인 영역 내에 비소 영역이 형성될 수 있다.

실시예의 다른 형태에 따르면, 다수의 제2 확산 영역이 존재할 수 있다. 특히, "n"개의 제2 확산 영역이 존재할 수 있고, 여기서 n은 1보다 큰 짝수이다. 따라서, 2, 4, 등의 제2 확산 영역이 존재할 수 있다.

또한, 일 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법은 다수의 단계들을 포함할 수 있다. 이러한 단계들은 제1 다결정 실리콘막 내에 다수의 제1 개구를 형성하는 단계를 포함할 수 있다. 제1 다결정 실리콘막은 게이트 절연막 상에 형성될 수 있다. 게이트 절연막은 기판 상에 형성될 수 있다. 제1 확산 영역은 제1 개구 내에 이온을 주입함으로써 형성될 수 있다.

상기 방법은 제1 다결정 실리콘막 내에 제2 개구를 형성하는 단계를 더 포함할 수 있다. 이러한 단계는 제1 다결정 실리콘막으로부터 다수의 제1 전극들을 또한 형성할 수 있다. 그 후, 측벽들이 제2 개구의 측면 상에 형성될 수 있다. 측벽 형성 단계는 측벽막을 퇴적하고 측벽막을 이방성 에칭하는 단계를 포함할 수 있다. 다음에, 제2 확산 영역이 제2 개구 내에 이온을 주입함으로써 형성될 수 있다. 하나 이상의 제2 전극들을 형성하는 단계는 제1 전극 상에 제2 절연막을 형성하는 단계를 포함할 수 있다. 제2 다결정 실리콘막은 제2 절연막 위에 형성될 수 있다. 다음에, 제2 다결정 실리콘막이 제2 전극 내에 형성될 수 있다.

실시예의 다른 형태에 따르면, 상기 방법은 기판 위에 층간 절연막을 형성하는 단계를 더 포함할 수 있다. 다음에, 층간 절연막을 통해 컨택트 홀이 형성될 수 있다. 그 후, 제1 확산 영역과 전기적으로 접속될 수 있는 배선을 형성함으로써, 전자들을 출력하기 위한 경로를 제공할 수 있다.

실시예의 다른 형태에 따르면, 상기 방법은 제2 확산 영역과 제1 전극 사이에 오프셋 영역을 형성하는 단계를 포함할 수 있다.

실시예의 다른 형태에 따르면, 제2 확산 영역은 제1 확산 영역에 대하여 중심적으로 배치될 수 있다. 또한, 제1 확산 영역은 제1 전극의 외부에 형성될 수 있다.

실시예의 다른 형태에 따르면, 상기 방법은 2개 이상의 제2 전극을 형성하는 단계를 포함할 수 있다. 제2 전극에 동일한 전압을 인가할 수 있는 행 제어 회로가 제공될 수 있다.

실시예의 다른 형태에 따르면, 제1 확산 영역 및 제2 확산 영역이 p형 기판 내에 n형 불순물을 주입함으로써 형성될 수 있다. 이러한 불순물은 비소 및/또는 인일 수 있다. 또한, 제2 확산 영역은 비소 및/또는 인 불순물 둘다를 포함하는 다중 불순물 영역일 수 있다.

실시예의 다른 형태에 따르면, 측벽막은 실리콘 이산화물 및/또는 실리콘 질화물 및/또는 다결정 실리콘일 수 있다.

도 1의 (a)는 종래의 소스측 주입(SSI) 메모리 셀의 구조를 나타낸 도면, 도 1의 (b)는 기록 동작 중에 도 1의 (a)의 메모리 셀 내의 각종의 영역에 대한 표면 전위를 나타낸 도면, 도 1의 (c)는 기록 동작 중에 도 1의 (a)의 메모리 셀 내의 각종의 영역에 대한 표면 전계의 크기를 나타낸 도면.

도 2a 내지 도 2e는 종래의 SSI 메모리 셀의 제조 공정 중 최초 한 부분을 나타낸 측단면도.

도 3f 내지 도 3h는 종래의 SSI 메모리 셀의 제조 공정 중 다음 부분을 나타낸 측단면도.

도 4의 (a)는 SSI 메모리 셀의 측단면도, 도 4의 (b)는 기록 동작 중에 도 4의 (a)의 메모리 셀 내의 각종의 영역의 표면 전위를 나타낸 도면, 도 4의 (c)는 기록 동작 중에 도 4의 (a)의 메모리 셀 내의 각종의 영역의 표면 전계의 크기를 나타낸 도면.

도 5는 일 실시예에 따른 메모리 셀 유닛의 회로도.

도 6a 내지 도 6d는 일 실시예에 따른 불휘발성 반도체 장치를 제공하기 위한 방법의 제1 부분을 나타낸 도면.

도 7e 내지 도 7h는 일 실시예에 따른 불휘발성 반도체 장치를 제공하기 위한 방법의 제2 부분을 나타낸 도면.

도 8i 내지 도 8k는 일 실시예에 따른 불휘발성 반도체 장치를 제조하기 위한 방법의 제3 부분을 나타낸 도면.

도 9는 제1 선택 실시예의 측단면도.

도 10은 제2 선택 실시예의 상부 평면도.

도 11은 도 10에 도시된 실시예의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

11 : p형 실리콘 기판

12 : 게이트 절연막

13 : 플로팅 게이트 전극

14 : 플로팅 게이트 절연막

15 : 제어 게이트 전극

16 : 소스

17 : 드레인

18 : 측벽

23 : 층간 절연막

24 : 컨택트 홀

25 : 배선층

100 : 메모리 셀

160 : 소스 개구

180 : 실리콘 산화막

210 : 행 방향 제어 회로

한 특정 실시예에 따른 불휘발성 반도체 기억 장치 및 제조 방법에 대하여 다수의 도면을 참조하여 상세히 설명한다.

도 4의 (a)는 본 발명의 제1 실시예에 따른 소스측 주입(SSI) 메모리 셀의 단면을 도시한 도면이고, 도 4의 (b)는 제1 실시예의 메모리 셀의 각종의 영역의 전위를 나타낸 차트이며, 도 4의 (c)는 제1 실시예의 메모리 셀의 각종의 영역의 전계를 나타낸 차트이다.

도 5는 일 실시예에 따른 반도체 기억 장치의 1 단위로서의 SSI 메모리 셀의 구조를 나타낸 블럭도이다.

도 6a 내지 도 6d, 도 7e 내지 도 7h 및 도 8i 내지 도 8k는 일 실시예에 따른 불휘발성 반도체 기억 장치를 제조하기 위한 방법을 나타낸 도면이다. 각종 도면들은 단면도의 시리즈로 1 단위의 메모리 셀을 도시한다.

도 4의 (a)를 참조하면, 제1 실시예에 따른 SSI 메모리 셀은 기판(11) 상에 형성된 게이트 절연막(12)을 포함할 수 있다. 하나의 특정 구성에서, 게이트 절연막(12)은 10 nm의 일반적인 범위의 두께를 가질 수 있다. 기판(11)은 반도체 물질일 수 있고, 특히 단결정 실리콘, 더욱 구체적으로는 p형 실리콘일 수 있다.

SSI 메모리 셀은 게이트 절연막(12) 상에 형성된 플로팅 게이트 전극(131 및 132)을 또한 포함할 수 있다. 플로팅 게이트 전극(131 및 132)은 다결정 실리콘을 포함할 수 있다. 플로팅 게이트 절연막(14)이 플로팅 게이트 전극(131 및 132) 상에 형성될 수 있고, 제어 게이트 전극(15)이 플로팅 게이트 절연막(14) 위에 형성될 수 있다. 하나의 특정 실시예에서, 플로팅 게이트 절연막(14)은 일반적으로 20 nm 범위의 두께를 가질 수 있다.

도 4의 (a)는 기판(11) 내에 형성된 소스(16) 및 드레인(17)을 또한 도시하고 있다. 하나의 특정 실시예에서, 소스(16) 및 드레인(17)은 p형 실리콘 기판(11) 내에 형성된 n형 영역들을 포함할 수 있다. 소스(16) 및 드레인(17)은 플로팅 게이트 전극(131 및 132)으로 덮이지 않은 기판(11)의 영역에 형성될 수 있다. 본 발명은 플로팅 게이트 전극(131 및 132) 아래에 채널 영역을 더 포함할 수 있다.

도 4의 (a)의 특정 실시예에서, 플로팅 게이트 전극(131 및 132)은, 제1 플로팅 게이트 전극(131)이 제2 플로팅 게이트 전극(132)에 인접하는, 인접 유닛으로서 구성될 수 있다. 측벽(18)이 제1 및 제2 플로팅 게이트 전극(131 및 132)의 적어도 대향 측면 상에 형성될 수 있다. 보다 구체적으로, 측벽(18)은 소스(16)와 제1 및 제2 플로팅 게이트 전극(131 및 132)의 인접 측벽 사이에 형성될 수 있다. 측벽(18)은 절연 물질 및/또는 도전 물질로 형성될 수 있다. 그러나, 몇몇의 예에서는, 측벽(18)이 실리콘 이산화물 또는 실리콘 질화물, 또는 선택적으로 폴리실리콘으로 형성될 수 있다. 물론, 폴리실리콘 측벽(18)이 절연 물질에 의해 제어 게이트 전극(15) 및/또는 플로팅 게이트 전극(131 또는 132)로부터 분리될 수 있다.

본 발명의 일 실시예에 따르면, 기록 및 판독은 소스(16)를 갖는 인접하는 플로팅 게이트 전극(131 및 132)을 포함하는 메모리 셀 단위로 수행될 수 있다.

본 발명의 메모리 밀도는 종래의 메모리 셀을 갖는 장치보다 동등 이상일 수 있다. 이는 1개의 메모리 셀 세트 내에 1 비트가 아닌 2 비트 이상을 저장함으로써 달성될 수 있다.

제1 실시예의 기록 동작은 미리 정해진 기록 전압 세트를 메모리 셀에 인가하는 것을 포함할 수 있다. 특히, 실리콘 기판(11) 및 소스(16)가 0V(접지 전위)로 설정될 수 있다. 드레인(17) 및 제어 게이트 전극(15)은 각각 5V, 12V로 설정될 수 있다. 물론, 이들 값들은 예시적인 값을 나타내며 본 발명이 이에 한정되는 것은 아니다.

또한, 기록 동작은 특정의 측벽 물질에 따라, 측벽(18)을 특정 전위에 놓을 수 있다. 측벽(18)이 도전 물질을 포함하는 경우, 용량 결합에 의해 전압이 인가되거나 도달될 수 있다. 이러한 전압은 예로서 약 4V일 수 있다. 측벽(18)이 절연 물질로 형성된 경우, 측벽(18)은 기판(11)의 접지 전위일 수 있다.

메모리 셀의 각부의 표면 전위를 도 4의 (b)에 도시한다. 특히, 도 4의 (b)는 기록 동작 중의 기판 표면 전위를 나타낸다. 도 4의 (b)에 도시된 바와 같이, 제어 게이트 전극 전압이 채널 영역의 표면 반전을 초래할 수 있다. 채널 영역은 비교적 높은 도전 상태로 될 수 있다. 그 결과, 채널 영역은 드레인 전위(이 특정예에서는 5V)로 될 수 있다.

메모리 셀의 각부의 전계를 나타낸 대응도를 도 4의 (c)에 도시한다. 특히, 도 4의 (c)는 수평 기판 표면 전계의 크기를 나타낼 수 있다. 도 4의 (c)에 도시된 바와 같이, 수평 전계의 강도는 전위의 급격한 전이가 발생되는 영역에서 가장 높을 수 있다. 특히, 전계는 소스측 플로팅 게이트(131 및 132)와 대응하는 측벽(18) 사이의 경계에서 가장 높을 수 있다.

따라서, 도 4의 (b) 및 (c)에 도시된 기록 동작시, 메모리 셀의 채널 영역을 통해 전류가 흐르는 경우, 전자들은 상술한 고 강도 필드 위치(즉, 소스측 플로팅 게이트(131 및 132)와 대응하는 측벽(18) 사이의 경계 바로 아래)에서 높은 에너지값을 가질 수 있다. 이러한 고 에너지 전자들은 실리콘 이산화물/실리콘 기판 장벽(약 1.3eV)을 초월하여 플로팅 게이트 전극(131 및/또는 132) 내로 주입될 수 있는 이른 바 열전자들을 포함할 수 있다. 이와 같이, 데이터는 일 실시예에 따라 메모리 셀 내에 기록될 수 있다.

도 4의 (a)를 설명하는 구성에서, 1 단위로 본 경우, 상이한 측벽의 두께 사이의 임의의 비대칭성으로부터 초래될 수 있는 결점을 극복할 수 있다. 인접하는 측벽(18)이 기록 및 판독 동작에서 포함될 수 있기 때문에, 측벽(18)의 두께 변동이 반도체 장치의 외부로부터 반드시 나타나지는 않는다.

따라서, 본 발명에 따른 불휘발성 기억 장치에서는, 반도체 기억 장치의 외부로부터 보이지 않는 것보다 얇은 하나의 측벽을 갖는 SSI 메모리 셀에 대하여 데이터가 기록되고 판독될 수 있다.

도 5를 참조하면, 일 실시예에 다른 메모리 셀 유닛의 회로도가 도시되어 있다. 판독 동작의 하나의 특정 유형에서, 미리 정해진 판독 전압이 메모리 셀의 드레인측 상에 인가 전압을 인가하기 전에 제어 게이트 전극(15)에 인가될 수 있다. 제어 게이트 전극(15)의 전위를 제어함으로써, 플로팅 게이트 전극(131 및 132)에 기록된 데이터에 따라 전류가 판독될 수 있다. 이러한 판독 동작에서, 전류는 반드시 하나의 전류 경로(즉, 플로팅 게이트 전극(131) 아래의 채널을 포함하는 경로 또는 플로팅 게이트 전극(132) 아래의 채널을 포함하는 경로)를 통해 흐를 수 있다. 하나의 전류 경로는 프로그래밍 및/또는 판독 동작에 관한 최상의 특성을 가질 수 있다.

다음에, 불휘발성 반도체 메모리 셀의 제조 방법에 대하여 도 6a 내지 도 6d, 도 7e 내지 도 7h 및 도 8i 내지 도 8k를 참조하여 설명한다.

도 6a 내지 도 6d는 SSI 메모리 셀 유닛의 횡단면의 시리즈로 일 실시예에 따른 제조 방법을 도시한다.

도 6a는 기판(11) 상에 형성된 게이트 절연막(12)을 도시한다. 제1 폴리실리콘막(130)이 게이트 절연막 위에 퇴적될 수 있다. 게이트 절연막(12)은 약 10nm의 두께를 가질 수 있다. 제1 폴리실리콘막(130)은 약 150nm의 두께를 가질 수 있다.

다음에, 도 6b에 도시된 바와 같이, 미리 정해진 마스크 패턴을 이용하여 드레인 위치 위에 있는 제1 폴리실리콘막(130) 부분을 제거할 수 있다. 그 결과로 생긴 구조물은 플로팅 게이트 전극(13)을 포함할 수 있다. 그 후, 기판(11) 내에 불순물 영역이 형성될 수 있다. 특히, 불순물들은 기판(11)의 노출부로 이온 주입되어 드레인(17)을 형성할 수 있다. 보다 구체적으로는, 비소 이온이 주입되어 p형 기판 내에 n형 드레인을 형성할 수 있다.

다음에, 도 6c에 도시된 바와 같이, 소스 위치에서 개구를 포함하는 포토레지스트(20)가 형성될 수 있다. 이러한 개구는 플로팅 게이트 전극(13)의 일부를 노출시킬 수 있다.

도 6d에 도시된 바와 같이, 마스크로서 포토레지스트(20)를 이용하여 에칭하여 소스 개구(160)를 형성할 수 있다. 또한, 이러한 에칭은 제1 및 제2 플로팅 게이트 전극(131 및 132)을 형성할 수 있다. 그 후, 포토레지스트(20)가 제거될 수 있다.

다음에, 도 7e에 도시된 바와 같이, 측벽층(180)이 반도체 장치 전체에 걸쳐 형성될 수 있다. 하나의 특정 구성에서, 측벽층(180)은 실리콘 이산화물 또는 실리콘 질화물 등의 절연층일 수 있다. 측벽층(180)은 약 150nm의 두께를 가질 수 있다. 상기한 바와 같이, 측벽층(180)은 도전 물질을 포함할 수도 있다. 당 분야의 숙련자는 이러한 구성이 우선 플로팅 게이트의 측면 상에 절연막을 형성하고 도전성 측벽층으로부터 게이트를 절연하는 것을 포함하는 것을 인식해야 한다.

도 7f를 참조하면, 이방성 에칭을 행하여 플로팅 게이트 전극(131 및 132)의 측면 상에 측벽(18)을 형성할 수 있다.

다음에, 도 7g에 도시된 바와 같이, 기판의 노출부에 불순물이 주입될 수 있다. 특히, 불순물은 새롭게 노출된 소스 영역과 미리 형성된 드레인(17) 부분에 이온 주입될 수 있다. 보다 구체적으로는, 비소 이온이 p형 기판 내의 기존의 n형 드레인(17)에 주입되어 n형 소스(16)를 형성할 수 있다. 측벽(18)은 플로팅 게이트 전극(131 및 132)에 대하여 오프셋되는 소스(16)를 형성할 수 있다. 이에 반해, 드레인(17)은 제1 및 제2 플로팅 게이트 전극(131 및 132)과 정렬될 수 있다.

다음에, 도 7h에 도시된 바와 같이, 장치 전체에 걸쳐 플로팅 게이트 절연막(14)이 형성될 수 있다. 하나의 특정 구성에서, 플로팅 게이트 절연막(14)은 약 20nm의 두께를 가질 수 있다.

그 후, 도 8i에 도시된 바와 같이, 플로팅 게이트 절연막(14) 위에 제2 폴리실리콘층(150)이 형성될 수 있다. 하나의 특정 구성에서, 제2 폴리실리콘층(150)은 일반적으로 300nm 범위의 두께를 가질 수 있다.

도 8j에 도시된 바와 같이, 제2 폴리실리콘층(150)이 미리 정해진 방식으로 패터닝되어 제어 게이트 전극(15)을 형성할 수 있다.

제조 방법은 장치 전체에 걸쳐 층간 절연막을 퇴적하는 것을 더 포함할 수 있다. 그리고, 컨택트를 포함하는 컨택트 홀(24)이 층간 절연막(23)을 통해 형성될 수 있다. 그 후, 배선층(25)이 퇴적될 수 있다. 결과 구조물을 도 8k에 도시한다.

구성 및 제조 방법을 포함하는 본 발명의 다양한 실시예들을 설명했지만, 이하, 도 9를 참조하여 선택 실시예에 대하여 설명한다. 도 9의 선택 실시예에서, 제어 게이트 전극은 대응하는 플로팅 게이트 전극(131 및 132)에 대하여 단독적으로 형성될 수 있다. 하나의 특정 구성에서, 제어 게이트 전극은 제1 제어 게이트 전극(151)과 제2 제어 게이트 전극(152)으로 분리될 수 있다.

제1 및 제2 제어 게이트 전극(151 및 152)은 공통 제어 회로(200)에 의해 제어될 수 있다. 이러한 제어 회로(200)는 행 방향 제어 회로일 수 있다. 따라서, 판독 및/또는 기록 동작시, 제1 및 제2 제어 게이트 전극(151 및 152)이 동일한 신호에 의해 제어될 수 있다. 따라서, 도 9의 실시예는 도 4의 (a)의 실시예와 동일한 일반적인 방식으로 단일 메모리 셀 유닛으로서 동작할 수 있다.

도 9의 실시예의 제조 방법은 도 6a 내지 도 6d, 도 7e 내지 도 7h 및 도 8i 내지 도 8k에 도시된 방법과 동일한 일반 단계들을 포함할 수 있다. 이러한 방법은 도 8j에 설명된 바와 같은 단계에서, 단일 제어 게이트 전극 대신에 제1 및 제2 제어 게이트 전극을 형성할 수 있는 점이 상기 방법과 다르다. 이와 달리, 도 4의 (a)의 실시예가 단일 제어 게이트 전극(15)을 포함하지만, 선택 실시예는 이러한 제어 게이트를 도 9에 도시된 바와 같이 제1 제어 게이트 전극(151)과 제2 제어 게이트 전극(152)으로 분리할 수 있다.

다음에, 도 10을 참조하여 제2 선택 실시예를 설명한다. 도 10은 다수의 메모리 셀 및 대응하는 소스 및 드레인의 상부 평면도를 도시한다. 도 10은 다수의 소스(16) 중 하나, 다수의 드레인(17) 중 하나, 및 다수의 메모리 셀 유닛(100) 중 하나를 나타내고 있다.

하나의 구성에서, 소스(16)를 통한 수직 및 수평 단면도가 도 4의 (a)에 도시된 바와 같이 나타날 수 있다. 따라서, 제3 실시예에 따른 제어 게이트는 상하 위치로부터 본 경우에 십자형을 갖는다. 특히, 메모리 셀 유닛은 4개의 드레인(17)과 1개의 소스(16)를 포함할 수 있다. 각 메모리 셀 유닛(100)은 메모리 셀 유닛(100)의 소스(16)와 하나의 드레인(17) 사이에 각각 설치된 대응하는 4개의 플로팅 게이트 전극(도시하지 않음)을 더 포함할 수 있다.

도 10에 도시된 바와 같은 구성에서, 기록 및 판독 동작이 메모리 셀 유닛(100)의 4개의 플로팅 게이트 전극 중의 하나를 통해서 생길 수 있다. 특히, 플로팅 게이트 전극은 가장 바람직한 기록 및 판독 특성을 갖는다. 이와 같이, 메모리 셀 유닛(100)은 소스의 주변에 있는 4개의 측벽으로부터 최적의 측벽 구성을 이용할 수 있다. 예를 들면, 프로그래밍 및/또는 기록은 가장 얇은 측벽으로 형성된 오프셋 영역을 통해 이루어질 수 있다. 특정 측벽을 통한 특정 액세스는 장치의 외부에서는 분명하지 않다.

설명된 실시예의 경우와 같이, 도 10의 실시예에 따른 SSI 메모리 셀는 측벽 두께의 비대칭성에도 불구하고 동작할 수 있다. 보다 구체적으로는, 4개의 방향을 따르는 측벽 두께는 최상의(예를 들면, 가장 좁은) 오프셋 영역을 통해 판독 및/또는 기록이 행해질 때를 설명할 수 있다. 이와 같이, 측벽 두께의 변동은 실질적으로 장치 동작에 충격을 주지 않고, 장치의 외부로부터 보이지 않는다.

도 10의 실시예의 메모리 저장 밀도는 종래의 접근 방식보다 동등 이상일 수 있다. 특히, 메모리 셀 유닛은 하나가 아닌 4개 이상의 비트 데이터를 저장할 수 있다.

도 10에 도시된 바와 같은 실시예는 도 6a 내지 도 6d, 도 7e 내지 도 7h 및 도 8i 내지 도 8k에 도시된 것과 동일한 필수 방법에 따라 제조될 수 있다. 그러나, 한가지 차이점은, 제어 게이트 전극(15)( 도 8j에 도시된 것과 동일)의 형성이 상하 방향으로부터 본 경우에 십자형을 갖는 제어 게이트 전극(15)을 초래할 수 있다는 점에 있다. 물론, 이러한 십자형은 일 실시예를 나타낸다.

선택 실시예들은 인접하는 플로팅 게이트에 대하여 소스가 배열되는 방법에 따라 다른 형상을 가질 수 있다. 예를 들면, 소스 및 인접하는 플로팅 게이트가 6각형을 이루는 경우, 제어 게이트 전극은 대응하는 6각형을 가질 수 있다.

도 11을 참조하면, 도 10에 도시된 바와 같은 실시예를 나타낸 회로도이다. 판독 동작시, 우선 전위가 제어 게이트(15)에 인가될 수 있다. 제어 게이트(15)는 다수의 플로팅 게이트(133, 134, 135 및 136) 위에 형성될 수 있다. 그 후, 메모리 셀의 드레인(17)에 전압이 인가될 수 있다. 메모리 셀에 저장된 데이터에 따라, 전류는 가장 바람직한 특성을 갖는 플로팅 게이트(133, 134, 135 및 136) 중 하나의 아래에 있는 채널(가장 얇은 측벽에 의해 형성된 가장 얇은 오프셋 영역 등)을 통해 흐를 수 있다.

다양한 실시예는 여러가지 중에서 SSI 메모리 셀의 어드레스 결함에 대해 설명하고 있다. 종래의 메모리 셀에서 기록 전류값 및/또는 기록 효율은 메모리 셀의 소스측에 형성된 오프셋 영역에 의존한다. 오프셋 영역은 통상 측벽에 따라 형성된다. 따라서, 측벽의 변동은 종래의 메모리 셀의 성능 변동을 초래할 수 있다. 본 발명의 실시예에서는, 이러한 변동이 발생하지만, 다수의 기록/판독 전류 경로 중 최상의 것을 사용함으로써 종래와 같은 악영향을 초래하지 않는다. 유용하게는, 거울상이 형성된 경우에도, 인접하는 측벽들은 종래의 SSI 메모리 셀의 경우에 존재하던 이러한 변동을 초래하지 않는다.

따라서, 본 발명에 따른 불휘발성 반도체 기억 장치는 종래의 접근 방식보다 고속으로 동작될 수 있다. 또한, 본 발명은 전력 소비가 낮고 더욱 안정한 동작을 제공할 수 있다.

또한, 본 발명에 따른 불휘발성 반도체 기억 장치는 매 메모리 셀 유닛마다 2 비트 이상을 저장함으로써 종래의 접근 방식보다 동등 이상의 메모리 용량을 제공할 수 있다.

다양한 특정 실시예들에 대하여 상세히 설명했지만, 본 발명은 발명의 사상 및 범주를 이탈하지 않고서 다양한 변경, 치환, 및 대체가 가능하다. 따라서, 본 발명은 첨부된 특허청구범위에 의해서만 한정되어야 한다.

Claims

불휘발성 반도체 기억 장치에 있어서,

제2 도전형의 기판 내에 형성된 제1 도전형의 영역을 포함하는 전자 입력 수단;

상기 제1 도전형의 영역을 각각 포함하는 복수의 전자 출력 수단;

상기 전자 입력 수단과 상기 복수의 전자 출력 수단의 적어도 하나 사이에 전류를 통과시킬 수 있는 채널을 형성하기 위한 기판 상의 채널 형성 수단; 및

상기 채널 형성 수단과 상기 기판 사이에 배치되며, 저장된 전하에 따라 상기 채널 형성 수단을 제어하기 위한 채널 제어 수단

을 포함하는 적어도 하나의 메모리 셀을 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 전자 입력 수단과 상기 채널 형성 수단 사이에 미리 정해진 길이의 기판 부분을 포함하는 적어도 하나의 오프셋 구조를 더 포함하는 불휘발성 반도체 기억 장치.
제2항에 있어서, 상기 적어도 하나의 오프셋 구조 위에 형성된 적어도 하나의 측벽을 더 포함하는 불휘발성 반도체 기억 장치.
제3항에 있어서, 상기 적어도 하나의 측벽은 절연 물질을 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 전자 입력 수단은 소스 전극을 포함하고 상기 전자 출력 수단은 드레인 전극들을 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 채널 제어 수단은 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 플로팅 게이트, 및 상기 플로팅 게이트 상에 형성된 플로팅 게이트 절연막을 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 채널 제어 수단은 1 비트 이상의 데이터를 저장할 수 있는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 전자 입력 수단은 중심에 퇴적되어 상기 채널 제어 수단에 의해 둘러싸여 있고, 상기 복수의 전자 출력 수단은 상기 채널 제어 수단의 외부에 형성되는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 채널 형성 수단은 단일 전극을 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 채널 형성 수단은 복수의 제어 전극을 포함하며, 상기 복수의 제어 전극에 동일한 전압을 인가하기 위한 행 방향 제어 회로를 더 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 불휘발성 반도체 기억 장치.
제1항에 있어서,

전자들은 상기 전자 출력 수단에 전압을 인가함으로써 상기 전자 입력 수단으로부터 입력될 수 있는 불휘발성 반도체 기억 장치.
제1항에 있어서,

기판 상에 형성된 층간 절연막;

상기 층간 절연막 상에 형성된 배선층; 및

상기 배선층을 상기 전자 출력 수단에 전기 접속하기 위한 도전 수단

을 더 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 전자 입력 수단은 비소 및 인 불순물을 포함하는 다중 확산 영역을 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 복수의 전자 출력 수단은 n개의 전자 출력 수단을 포함하고, 여기서 n은 1보다 큰 짝수이며,

상기 채널 제어 수단은 n개의 전하 저장 구조를 포함하는 불휘발성 반도체 기억 장치.
불휘발성 반도체 기억 장치를 제조하는 방법에 있어서,

제1 도전형의 기판 상에 형성되는 제1 절연막 위에 형성된 제1 다결정 실리콘막의 제1 부분을 제거하여 복수의 제1 개구를 형성하는 단계;

상기 제1 개구 내에 이온들을 주입하여 제2 도전형의 제1 확산 영역들을 형성하는 단계;

상기 제1 다결정 실리콘막의 제2 부분을 제거하여 제2 개구 및 복수의 제1 전극들을 형성하는 단계;

측벽막을 퇴적하고 상기 측벽막을 이방성 에칭하여 상기 제2 개구의 측면 상에 측벽을 형성하는 단계;

상기 제2 개구에 이온들을 주입하여 제2 도전형의 제2 확산 영역을 형성하는 단계; 및

적어도 상기 제2 확산 영역 및 상기 제1 전극들 위에 제2 절연막을 형성하고 상기 제2 절연막 상에 제2 다결정 실리콘막을 형성하며 상기 제2 다결정 실리콘막을 미리 정해진 형상으로 형성하여 적어도 하나의 제2 전극을 형성하는 단계

를 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서,

상기 기판 위에 층간 절연막을 형성하는 단계;

상기 층간 절연막을 통해 상기 제1 확산 영역에 컨택트 홀을 형성하는 단계; 및

상기 컨택트 홀을 통해 전자들을 출력하기 위한 배선층을 형성하는 단계

를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서, 상기 제2 확산 영역과 인접하는 제1 전극들 사이에 오프셋 영역들을 형성하는 단계를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서, 상기 제1 확산 영역 및 상기 제1 전극들에 대하여 중심 위치에 제2 확산 영역을 형성하는 단계를 더 포함하고, 상기 제1 전극들은 상기 제2 확산 영역과 상기 제1 확산 영역들 사이에 있는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서,

상기 적어도 하나의 제2 전극을 형성하는 단계는 복수의 제2 전극들을 형성하는 것을 포함하고,

상기 복수의 제2 전극들에 동일한 전압을 인가하는 행 제어 회로를 제공하는 단계를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서, 상기 측벽막은 실리콘 이산화물, 실리콘 질화물 및 다결정 실리콘으로 이루어진 그룹으로부터 선택되는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서, 상기 제1 및 제2 확산 영역은 비소 및 인으로 이루어진 그룹으로부터 선택된 불순물로 형성될 수 있는 불휘발성 반도체 기억 장치의 제조 방법.
제16항에 있어서, 상기 제2 확산 영역을 형성하는 단계는 상기 제1 확산 영역들의 일부에 이온들을 주입하여 다중 확산된 제1 확산 영역들을 형성하는 단계를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
불휘발성 반도체 기억 장치에 있어서,

제1 확산 영역;

채널 영역 및 오프셋 영역에 의해 상기 제1 확산 영역으로부터 각각 분리된 복수의 제2 확산 영역들 - 상기 각 오프셋 영역은 상기 각 채널 영역과 상기 제1 확산 영역 사이에 있음 -;

상기 각 채널 영역 위에 형성된 전하 저장 전극; 및

상기 전하 저장 전극 위에 형성된 적어도 하나의 제어 전극

을 포함하는 불휘발성 반도체 기억 장치.
제25항에 있어서, 상기 각 오프셋 영역 위에 및 상기 전하 저장 전극 중 적어도 하나의 측면 상에 형성된 측벽을 더 포함하는 불휘발성 반도체 기억 장치.
제26항에 있어서, 상기 제1 확산 영역은 상기 측벽과 정렬되는 불휘발성 반도체 기억 장치.
제26항에 있어서, 상기 제2 확산 영역은 상기 전하 저장 전극과 정렬되는 불휘발성 반도체 기억 장치.
제25항에 있어서, 하나의 제어 전극은 상기 각 전하 저장 전극 위에 형성되고, 복수의 제어 전극은 행 제어 회로에 공통으로 접속되는 불휘발성 반도체 기억 장치.