TW452984B - Nonvolatile semiconductor memory device and method of manufacturing the same - Google Patents

Description

45298‘ 五、發明說明（1) 【技術領域】 有關2明係關於可讀寫式非揮發性半導體記憶裝置，尤 有關於降低功率消耗及/或操作速度及/或製造該裝置。 【發明背景】 非揮發性半導體裝置係可讀寫式。尤其，首先將 =寫入非揮發性半導體裝置之記憶體單元Q #著，所有 1L二之δ己憶體單元將被抹除。•著新的資料會被寫入被 2除的記憶體單元4某些組態中所有的記憶體單元，或 w ::分的纪憶體單兀’事實上是同時被抹除的。此種裝 •常被視為「快閃式（f 1 ash )」記憶魏。 快閃式記憶體的應用範圍正在増加當中。快閃式記憶 體可在沒有電源的情況下保存資料，相對消耗較低功率， 並且具有相對較快之操作速度。一種正在擴展中、具有價 值的應用係用於行動式電子裝置，其通常是以電池 操作。 、目前有各式各樣製造快閃式記憶體之方法。傳統方法 通常包含具有一源極與汲極之記憶體單元。在寫入動作 時，電子會因應特定電場組態，由記憶體單元之汲極側注 入。另一方法則在寫入動作時，由記憶體單元之源極側注 入電子。此種記憶體單元係屬於源極側注入（s s丨）單 元。 一 SSI單7L之結構與運作方式範例，可參見"A Novel High-Speed 5-Volt Programming EPROM Structure with

452984 五、發明說明（2)

Source-Side Injection", 1 986 In ternat i ona1 Electron Devices Meeting ， pp. 584-587 by Wu et a 1 0 現在將參考圖1A至圖1C、圖2A至圖2E、以及圖3F至圖 3H ’說明一種傳統SSI單元之結構與操作方式。 圖1 A係傳統SS I記憶體單元之橫剖面圖。傳統SS I記憶 體單元包含在一p型矽基板11上形成一閘極絕緣膜12，其 厚度約1 0 nm。在閘極絕緣膜1 2上，形成多晶矽浮置閘電 極1 3。在浮置閘電極1 3之上形成一浮置閘絕緣膜丨4，其厚 度約2 5 nm，並且在浮置閘絕緣膜1 4之上形成一控制閘電 極15。傳統SSI記憶體單元更包含在矽基板中未被浮置 閘電極13與控制閘電極15覆蓋之區域，形成一源極16與一 汲極1 7。吾等應注意，在位於浮置閘電極丨3之下的部分矽 基板11，以及在源極16與汲極17之間的部分係為通道。 …有別於其它傳統記憶體單^之方法，例如没極側注入 單凡’傳統SSI記憶體單元亦包含在浮置閘電極丨3之 面與源極16間形成一側壁18。在此方式中，側壁18 定之長度’即在源極16與浮置閘電極13間 壁18可由各種材料構成。侧壁18可為一 口 化石夕或氮M 亦可為導電材料例 妙。在此情況中’側壁18必須以一絕 曰

及控制閘電極1 5區隔開來。 /、斤置聞U 在描述過傳統SSI記憶體單元之一般 單說明此種單元之運作方式。 傻將間

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五、發明說明（3) 在傳統寫入動作φ，# ,,,、 T矽基板11與源極1 6係為〇 V (垃 a Mi ^ ^ ，工】閘電極則分別施加5 V與12 V。 在w璧1 8為多晶石夕赤猫；；u ^。 類材料所構成時，將施加—正雷® 於側壁1 8上，舉例而+ , L 1冤壓 ,.^举^而&如4 V。在侧壁18為絕緣材料 Β·，、不會在侧壁1 8上施加電壓（亦即，在此例中為源極 電位〇 V ) 。 Ί Τ约娵極 當施加上述之寫入電壓時，通道區域將被反轉。因 此，通道將處於高導電狀態，並可視為處於與没即相同 之5 V電位°在侧壁1 8下方之表面區域電位係依據側壁U 之種類而改變。若側壁為一絕緣材料，電位將從5 V降至 0 V。若側壁為一導電材料，並且處於一正電壓時，電位 降低程度將較小。舉例而言，若側壁丨8為4 V，則可能會 降至2 V。此電壓值係由侧壁〗8之電位減去一臨限電壓 (此例中為2 V )所得。 圖1Β係一傳統SSI記憶體單元橫跨各區域之表面電 位。 圖1 C係對應傳統SSI記憶體單元各區域之表面電場 值。在電位變化最顯著的地方，電場強度最高。因此，如 圖1 C所示’最大電場強度發生位置係為位於側壁1 8下方之 矽基板11部。 當電流流經傳統SSI記憶體單元之通道時，電子在電 場強度最強之處所具備之能量最高。此位置係為介於浮置 閘1 3與側壁1 8之間的界面。此種電子，即所謂之「熱電子 (hot carrier)」可克服基板/閘極絕緣膜界面之位障

452984 五、發明說明（4) j對石夕半導體/二氧化#界面而言約為3. 1 ev )。因此， 電:將穿透閘極絕緣膜12並注入浮置閑13。位於浮置閉13 ^子將改變記憶體單元之臨限電壓。以此方式， 料寫入一記憶體單元中。 在非源極側注入之非揮發性記憶體單元中，埶電子注 入現象會發生在記憶體單元之汲極側。然而，產生熱電子 士二率與注入浮置閘之熱電+，相對於汲極侧注入方法而 σ =低。此效率相信不至超過0.001至0.01%。要改善效率 L困冑，因Α兩電場區域位置與最大電場強度係受限於 二端之接面崩溃電麗。又，垂直電場亦將緩和傳統非 SSI記憶體單元極極端之水平電場。 相反地，在傳統ss工記憶體單元中，決定水平電場最 ^之位置與汲極接面崩潰電壓無關。此種配置方式與 #盘則ί入配置方式比較起來，可增加約十倍之電子注入 氐η '。例而言，傳統SS 1記憶體單元之電子注入效率約 叙从至〇，·,1%。因此’具有SSI記憶體單元之裝置在寫入 單_ 2 /肖耗之電流量，與具有傳統汲極側注入式記憶體 1 / lli之置在寫入動作時所消耗之電流量相比，前者約為 f描述過傳統SSi記憶體單元之運作與結構之後，將 說明傳統SSI記憶體單元之製造方法。 方參1圖2A至圖2E ’其為部份傳統SSI記憶體單元製造 甚1之一 ΐ列橫剖面圖。如圖2A所示，在一p型矽半導體 11上〉儿積一閘極絕緣膜1 2，其厚度約為1 0 nm。在閘

45298 4 五、發明說明（5) 極絕緣膜1 2沉積一第一多晶矽層1 3 0，其厚度約為1 5 0 nm。在第一多晶矽層1 3 〇上沉積一浮置閘絕緣膜} 4，其厚 度約為20 nm ’以及在浮置閘絕緣膜μ上型形成一第二多 晶矽層150，其厚度約為300 nm。 接著，如圖2B所示，使用罩幕圖案選擇性鈾刻部分第 二多晶矽層1 50與第一多晶矽層〗3〇，以形成複合式閘極電 極’其在浮置閘電極1 3與控制閘電極1 5之間具有一浮置間 絕緣膜1 4。 ？ 接著，如圖2C所示，在整個半導體裝置上沉積—二 化矽膜180，其厚度約為150 nm。 接著，如圖2D所示，對二氧化矽膜丨8〇進行非等向性 额刻’以在複合式閘極電極上形成侧壁1 8。 接著，如圖2E所示，在記憶體單元之源極區域位置上 形成光阻20。光阻2〇將用來保護源極區域位置之侧壁丨8， 並露出汲極區域位置之侧壁1 8。 參考圖3F，將汲極區域之側壁〗8移除。接著移 20，並且在半導體装置上進行離子植入法。尤其，植入 離子，以形成一n型源極16與汲極17。如圖3F所示，由於 在源極區域保留側壁18 ’因此n型源極16將偏移相 置閘電極1 3。相反地，由於汲極區域之側壁已被移除，/ 汲極1 7區域係與相鄰之浮置閘電極】3對齊^ 、 在上述步驟完成之後，繼續以傳統方法在複合 結構上沉積一層間絕緣膜23 D 的極 如圖3H所示，穿透層間絕緣膜23形成接點以。此外

第9頁 4 52 98 4 五、發明說明（6) 在層間絕緣膜2 3上形成配線層2 5，以與接點2 4相連。 在此方式中，以傳統方法所形成之S s I記憶體單元之 源極1 6係偏離對應之複合式閘極結構。在此配置方式中， 側壁1 8之下的偏移區域長度係與侧壁丨8之寬度有關。因 此’侧壁18寬度之變化會導致偏移區域長度之變化。偏移 區域長度之變化會影像SS丨記憶體單元之操作，尤其是在 寫入動作過程之中。 又’由於對二氧化矽膜18〇進行非等向性蝕刻，以形 成侧壁1 8 ’因此在蝕刻過程中可能產生不均勻性，並導致 ，移區域長度不均句。此種不均勻狀況可能會引起記憶體 單元^能產生變化。當相鄰之記憶體單元具有翻版關係 時，这種現象特別明顯，並且在形成相鄰之侧壁時具有相 反之現象。 因此，傳統SSI記憶體單元可能會受到侧壁尺寸的影 響。側壁尺寸之變化可視為是記憶體單元效能之變化，因 此會對包含此種記憶體單元之整個記憶體裝置的操作狀況 產生影響。 簡而吕之，傳統SS I記憶體單元可藉由與汲極接面崩 潰電壓無關之方式產生高電％，而改善其電子注入效率。 此方法包含在間極電極之源極側形成一偏移區域。然而， 要實現此種改善效果，言己憶體單元之源極侧侧壁的形成過 程’必須盡可能具備重複性。 很不幸地’要將半導體裝置製造過程中的所有變化因 素移除幾乎疋不可能的y。因此，無法控制側壁尺寸仍然

第10頁 £、發明說明（7) 是製造非揮發性半導體記憶裝置時的一大問題。 之非=i Π能以某種方式製作—具有ssi記憶體單元 x'半導體裝置，其不會因為源極偏移及/或側壁 尺寸之變化，而產生不良影響。 '側蟹 【發明概述】 依據本發明之一實施例，一種非揮發性半導體記憶裝 域匕含形成於第二導電型態基板上之第一導電型態區 二。第一擴散區域係作為將電子輸入一記憶體單元之結 二記憶體單元更包含一第一導電型態之第二擴散區域， 诚’'作為將電子由記憶體單元輸出之結構。在第一擴散區 其^每個第二擴散區域之間的基板上，形成一第一電極， 通可在至少一第二擴散區域與第一擴散區域間形成一導電 ，道。在第一電極與基板之間形成第二電極。第二電極透 過儲存於第一電極中之電荷’可控制通道之形成。 〇依據本實施例之一實施態樣’在第二電極與第一擴散 區域之間坐落一偏移區域。 依據本實施例之另一實施態樣，在每個偏移區域上至 少形成一侧壁。 依據本實施例之另一實施態樣，至少一側壁係由絕緣 材料如二氧化矽或氮化矽所形成。 依據本實施例之另一實施態樣，第一擴散區域係記憶 體單元’例如源極侧注入（SSI )記憶體單元之源極區 域 第一擴散區域係SSI記憶體單元之没極區域。

45298 五、發明說明（8) 依據本實施例之另一 上形成一閘極絕緣膜，在 及在浮置閘上形成一浮置 依據本 位元以上的 依據本 央形成一第 實施例之另一 資料。 實施例之另一 一擴散區域。 區域係形成於 且第二擴散 依據本實施例之另一 極0 依據本實施例之另一 上之控制電極，其共同連 控制電路可以同樣之電壓 依據本實施例之另一 係在P型基板上所形成之η 依據本實施例之另一 散區域上施加一電壓之方 as — 單7L。 樣，第—電極包含在基板 ^極絕緣膜上形成1 Ϊ閘，以 聞絕緣骐。 實施態樣’第一電極可儲存一個 :施態樣’在一記憶體單元之中 電極係圍繞第一擴散區域’ 第一電極之外侧β 實施態樣，第二電極係一單一電 實她態樣，第二電極包含二個以 接至一列方向控制電路。列方向 驅動控制電極。 實施態樣，第一與第二擴散區域 形擴散區域。 實施態樣，電子可藉由在第二擴 式’由第一擴散區域輸入記憶體 依據本實施例之另一實施態樣，在基板上形成一層間 絕緣膜。接著在層間絕緣膜上形成一配線層。接著以導電 結構將配線層連接至第二擴散區域。 依據本實施例之另一實施態樣，第二擴散區域係多個 擴散區域。舉例而言，第二擴散區域包含一由砷雜質所形 成之區域，以及由磷雜質所形成之另一區域。砷區域可形

第12頁 452 9 五、發明說明（9) ' 成於磷區域之中，及/或反之亦然。 依據本實施例之另一實施態樣’可有若干第二擴散 域。尤其可有” η”個第二擴散區域，其t η係一大於】之偶^ 數整數。因此，其可有2、4、…等等個第二擴散區域。 此外，依據一實施例之非揮發性半導體記憶裝置製造 方法包含若干步驟。此等步驟包含在一第一多晶矽膜中， 形成若干第一開口部。該第一多晶石夕膜係形成於閘極絕緣 臈上。該閘極絕緣膜係形成於一基板上。透過將離子植入 第一開口部，形成第一擴散區域。 此方法更包含在第一多晶石夕膜上形成一第二開口部。 此等步驟亦於第一多晶矽膜上形成複數個第一電極。接 著’在第二開口部之侧表面形成側壁。侧壁之形成包含沉 積—侧壁膜，並且非等向地蝕刻該侧壁膜。之後透過將離 子植入第二開口部，形成第二擴散區域。之後在第_電極 上形成一個以上之第二電極。形成一個以上之第二電極， 包含在第一電極上形成一第二絕緣膜。在第二絕緣膜上形 成一第二多晶矽膜。接著將第二多晶矽膜塑造成第二電 極〇 依據本實施例之另一實施態樣，此方法更包含在基板 上形成一層間絕緣膜。接著穿透此層間絕緣膜形成接觸 孔。接著形成一配線層，以電性連結至第一擴散區域，藉 以建立一輸出電子之路徑。 依據本實施例之另一實施態樣，此方法包含在第二擴 散區域與第一電極之間形成一偏移區域。 im mi 第13頁

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依據本實施例之另一實施 對應之第一擴散區域中央。又 一電極外侧。 態樣，第二擴散區域係位於 ’第一擴散區域係形成於第 列控制電路可施加相同之電壓於第二 依據本實施例之另 以上之第二電極。 電極上。 依據本實施例之另一實施態樣，透過將1]型雜質植入p 型基板的方式，形成第一擴散區域與第二擴散區域。此種 雜質可為砷及/或磷。又，第二擴散區域可為複數個植入 區域，其同時包含砷及/或磷雜質。 依據本實施例之另一實施態樣，側壁膜係二氧化矽及 /或氮化矽及/或多晶石夕。 【較佳實施例之詳細說明】 一種非揮發性半導體記憶裝置，以及依據其特定實施 例之製造方法，將參考若干附圖詳述如下。 圖4 A為依據本發明第一實施例之源極側注入（s SI ) s己憶體卓元其橫剖面圖。圖4B為·一圖表，顯不第·一實施例 記憶體單元各個區域之電位。圖4C為一圖表，顯示第—實 施例記憶體單元各個區域之電場。 圖5為一方塊圖，顯示依據本實施例之半導體記憶體 裝置中’一單元之SSI記憶體單元的構造。 圖6A至圖6D、圖7E至圖7H以及圖81至圖8K為依據本實 施例之非揮發性半導體記憶裝置製造方法之圖示。各圖示

第14頁 五、發明說明（II) 係為一記憶體單元之一系列橫剖面圖。 參考圖4Α ’ 一依據第一實施例之ssi記憶體單元，包 含在一基板11上形成一閘極絕緣膜12。在一特定配置方法 中’閘極絕緣膜12之厚度一般為1〇 nm。基板11為—半導 體材料’尤其為一單晶矽，又尤其為—p型矽β SSI記憶體單元尚包含在一閘極絕緣膜〗2上形成浮置 閘電極131與132。浮置閘電極（與丨32 )包含多晶矽。 浮置閘絕緣膜1 4係形成於浮置閘電極（1 31與1 3 2 )之上， 且控制閘電極1 5係形成於浮置閘絕緣膜〗4之上。在_特定 實施例中’浮置閘絕緣膜U之厚度一般為2〇 。 ’ 圖4A亦顯示在基板11中形成一源極16與一汲極17。在 一特定實施例中，源極16與汲極17包含在型矽基板" 中形成η型區域。源極16與汲極17係形成於基板u _未被 浮置閘電極（131與132)所覆蓋之區域D本發明更包含在 浮置閘電極（131與132)下方之通道區域。 在圖4A之特定實施例中，浮置閘電極（131與132 )係 相鄰之單兀，包含一第一浮置閘電極丨31鄰接至一第二浮 置閘電極132。至少在第一與第二浮置閘電極131與i32之 相對側上’形成側壁1 8。尤其，在源極i 6及第一與第二浮 置閘電極131與132之鄰近侧之間，形成側壁18。側壁⑴系 由絕緣材料及/或導電材料所形成。在若干例子中，側壁 18係由二氧化梦或氮切所形成，或者為多㈣。當然， 多晶石夕側壁18必須以-絕緣材料以與控制間極電極15及〆 或浮置閘電極（131或132 )相隔開來。

452984 五、發明說明（12) 堉取Si本2之：實施例’對—記憶體單元進行寫八與 兩者間具有一源極〗6鄰之…電極⑴1與132)， ㈣：：應ί Ϊ，本發明之記憶體密度係等於或大於傳統 ，憶體早①裝置。此結果係因在—記㈣單元 第位元或更多位元資料之故所致。 窝入二之寫入㈣’包含施加-組預先決定的 冩入電壓於一記憶體輩分μ 〜〜 設為ον (接地。，矽基板11與源極16係

㈣V Λ 與控制閉電極15分別設為5V 與12V。當然，這些數值只是示 本發明之限制。 不愿解釋成對 加-：定Ξ:動：根據特定之側壁材料’在側壁1 8上會施 容耦人方弋施Π18係一導電材料時，會直接或透過電 舉例而言，此-電壓約為4卜側 地電位。''。所形成時’側壁18則與基板11同樣為接

圖4B係一記憶體單元各部位之 ,^ , M4R

係顯示在寫人動作時®電位。尤丨圖4B 閘電極電壓導致通道區^ 電位。如圖4B所示，控制 區域係處於-相對高導雷Μ I夂轉現象。因此，通道 極雪仂ί少U•奴 電狀4 °因此’通道區域係處於汲 極電位（在此特定範例中為5V)。 圖4C係一記憶體單元各部分之 ,., 4C係顯示水平方向其姑类“ / ~對應圖。尤其，圖 電場強声#古由/土表面電場大小。如圖4C所示，水平 -最-處係位於電位突然轉換的區域。尤其，電場

第16頁 4 5 2 9 8 4 五、發明說明（13) 最高處係位於源極側浮置閘（1 31與1 3 2 )與對應之侧壁1 8 間的邊界上。 因此’如圖4 B與圖4 C所述之寫入動作中，當電流流經 δ己憶體單元之通道區域時’電子在上述之高電場強度位置 會具有高能量’（亦即，恰在源極側浮置閘（131與1 3 2 ) 與對應之側壁1 8間的邊界之下）。此高能量電子包含所謂 的熱電子，其可克服二氧化矽/矽半導體位障（約為3. leV )並且將被注入至浮置閘電極（1 3 1及/或丨32 )中。在此 情況下’資料會被寫入依據實施例所製之記憶體單元中。 吾等應注意’在圖4 A所提出之配置方法中，當其被視 為一單元時，便可克服因為不同側壁厚度所產生之不對稱 性而導致之缺點。由於相鄰的側壁丨8會被包含於窵盥靖 取動作當t，因此侧壁18之厚度所產生的：；變u 導體裝置外部並無法清楚得知。 因此，在依據本發明之非揮發性記憶體裝置中，資料 在寫入SSI記憶體單元以及由SSI記憶體單元中被讀出時， 可忐有一侧壁厚度小於另一側壁，而由半導體裝置外部並 無法清楚得知此狀況。 參考圖5，其為依據一實施例之記憶體單元電路圖。 在讀取動作之特定狀態下，於記憶體單元之汲極側施加一 電壓之刖，會先在控制閘電極1 5尚施加預定之讀取電壓。 藉由控制控制閑電極15之電位，依據寫入浮置閘電極131 與132之資料，可讀取到一電流。在此讀取動作中，電流 實質上僅流經單一電流路徑（亦即，流經位於浮置閘電極

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五、發明說明（14) 131之下的通道路徑，或者位於浮置閘電極丨32之下的通道 路徑）。此單一電流路徑對於程式化及/或讀取動作而古 具有最佳之特性。 11 接著’參考圖6A至圖6D、圖7E至圖7H以及圖8ί至圖 8Κ，將說明一非揮發性半導體記憶體單元之製造方法。 圖6Α至6D係依據一實施例之ss I記憶體單元製造方法 其一系列橫剖面圖。 ' 圖6A係在一基板11上形成一閘極絕緣膜12。在閘極絕 緣膜尚沉積一第一多晶石夕膜1 3 0。閘極絕緣膜1 2之厚度約 為10 nm。第一多晶矽膜130之厚度約為15〇 nm。 接著，如圖6B所示，使用預定之罩幕圖案移除位於汲 極位置上之第一多晶矽膜1 3 0。結果之結構包含一浮置間 電極13。之後在基板11中形成雜質區域。尤其，雜質經由 離子植入法21 0植入基板11之露出部，以形成没極1 7。更 尤其’植入砷離子以在p型基板中形成η型汲極。 接著，如圖6C所示，形成光阻20 ,其包含一位於源極 位置之開口部。此開口部可露出部分浮置閘電極1 3。 如圖6D所示，以光阻20作為罩幕進行蝕刻動作，以形 成源極開口部1 6 0。又，此蚀刻動作可形成第一與第二浮 置閘電極131與132。之後’移除光阻2〇。 、 接著，如圖7Ε所示，在整個半導體裝置上形成一側壁 層1 80 °在此特定配置方式中，側壁層丨8〇係一絕緣層，如 二氧化矽或氮化矽。侧壁層180之厚度約為15〇 ηιη。如上 所述，侧壁層180亦可為一導電材料。熟習該項技術者應

第18頁 4 52 9 五、發明說明（15) 了解，此一配置方式係首先於浮置閘側面形成一絕緣層， 以將閘極與導電側壁層阻隔開來。 參考圖7 F，進行非等向性餘刻，以在浮置閘電極1 3 1 與1 3 2之侧面形成侧壁1 8。 接著’如囷7G所示，於基板之露出部植入雜質。尤其，在 新露出之源極區域以及先前形成之汲極17部以離子植入方 式植入雜質。又尤其’植入珅離子，以在P型基板中形成 一η型源極16以及一既存之η型汲極17。吾等應注意，側壁 18可形成一偏離浮置閘電極（13丨與132 )之源極16。相反 地，汲極17則與第一和第二浮置閘電極（131與132 )對 齊。 接著，如圖7Η所示，在整個裝置上形成一浮置閘絕緣 膜1 4 «在此特定配置方式中，浮置閘絕緣膜1 4之厚度約為 20 nm 〇 接著，如圖81所示，在浮置閘絕緣膜14上形成一第二 多晶矽層150。在此特定配置方式中，第二多晶矽層150之 厚度一般約為300 nm。 如圖8 J所示，以預定圖案將第二多晶矽層1 50圖案 化，以形成控制閘電極1 5。 一種製造方法，更包含在整個裝置上沉積一層間絕緣 膜23。接著在層間絕緣膜23中形成包含接點之接觸孔24。 之後沉積一配線層25。最後之結構如圖8K所示。 在說明過本發明之各種實施例，包含結構以及製造方 法之後，參考圖9將說明另一實施例。在圖9之另一實施例

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五、發明說明（16) 中，控制閘電極相對於對應之浮置閘電極丨31與丨32係獨立 形成。在此特定之配置方式中，控制閘電極係分開成第— 控制閘電極151與一第二控制閘電極152。 第一與第二控制閘電極（1 5 1與1 5 2 )係由一共同控制 電路200所控制。此一控制電路2〇〇係為一列方向控制電 路。因此’在讀取及/或寫入動作時’第一與第二控制閘 電極（1 5 1與1 52 )可由同一信號加以控制。因此，圖9之 實施例可如圖4A之實施例一般，以一記憶體單元之相同方 式動作。 種製造圖9實她例之方法’包含如圖μ至圖βρ、圖 7Ε至圖7Η以及圖81至圖8Κ所示方法之相同步驟。此方法與 上述方法之差異在於一步驟，如圖所示，以第—與第二 控制閘電極取代單一控制閘電極。再看另—方式，/圖之 實施例包含一單一控制間電極15 ’另一實施例則將此一控 帝:閉極分開成-第一控制閘電極151與一第二控制閘電極 =著，參考圖10將說明一第三實施例。_係一俯視 =二顯不若干記憶體單元與其對應之源極與沒極。圖 10扣出右干源極中之一源極16，若干汲極中之一 與若干記憶體單元中之一記憶體單元1〇〇。 吾等應注意，在此配置方式中’垂直方向 剖面圖皆會經過如圖4A所示之源極16。因此，依: 施例之控制閘極由俯視方向看為一「十字」形狀。^， -記憶體單元係包含一由四個汲極17所圍繞之源極?每

第20頁 4 52:：. 五、發明說明（17) - 個記憶體單元100更包含四個對應的浮置閘電極（未顯 )，每個電極均位於一源極16與一記憶體單元1〇〇之 液極1 7之間d 如圖10所示之配置方式，經由記憶體單元1〇〇之四 浮置閘電極之一，可進行寫入與讀取動作。尤其，浮 電極具有最適當之寫人與讀取特性。卩此方式，、記憶體= 疋1 00所使用的係最佳之側壁配置方式，其為源極週邊之 四個可能之側壁。舉例而言，程式化及/或寫入動作可^ 在經由最薄之侧壁所形成之偏移區域處發生。經由特定b 側壁所產生之特定存取動作，由裝置外部並無法明確得之 知。 在其他實施例之情況中，依據圖丨0之實施例所製之 SSI記憶體單元可在不考慮側壁厚度之情況下運作。更尤 其，負責作為讀取及/或寫入動作之四個方向的側壁厚 係經由最佳的（例如，最窄的）偏移區域而產生。在此产 況下，側壁厚度的變化將不會影響實際上之裝置操作—月 並且由裝置外部亦不可得知。 吾等應注意，如圖1 0之實施例其記憶體儲存密度係等 於或大於傳統方法之儲存密纟。尤其，一記憶體單元不僅 可儲存一個位元的資料，還可以儲存四個或更多個位元資 、如圖10所示之實施例，可依據如圖6A至6D、7E至7H、 =及81至8K之實際相同方法加以製造。然而有一點不同’ P形成控制閘電極1 5之方式（如圖8J所示），其導致控制

452 i 五、發明說明（18) 閘電極15具有一由俯視方向看來呈十字之形狀。當然，此 一十字形狀表示某一實施例。 其他實施例係依據源極相對於其相鄰浮置閘之配置方 式’而具有不同之形狀。舉例而言，若源極與相鄰之浮置 閘間配置成六角狀，則控制閘極會呈相對之六角形狀。 參考圖11，其係圖1 0實施例之電路圖。在讀取動作 時’首先在控制閘極1 5上施加一電位《控制閘極1 5係形成 於多個浮置閘133、134、135與136之上。接著在一記憶 體單元之汲極1 7上施加一電壓。依據儲存在此記憶體單元 内的資料，電流將流經某一浮置閘（1 33、1 34、135與 136)之下的通道’其具有最適當之特性（例如由最薄之 侧壁所形成之最薄的偏移區域）。 在此已揭露各種實施例，除此之外，亦揭露處理SSI 記憶體單元缺點之方法。在傳統記憶體單元中，寫入電流 值及/或寫入效率係依靠記憶體單元之源極侧所形成之偏 移區域。偏移區域通常藉由側壁而形成。因此，側壁之變 化會導致傳統記憶體單元效能之變化。在本發明之實施例 中’此種變化仍會發生，但在利用多個寫入/讀取電流路 徑當中之最佳路徑時，不會導致相同之不利現象。而有幫 助的是，即使鄰近之翻版元件所形成之側壁有所變化，也 不會引起變動，此種現象在傳統SS I記憶體單元則會發 生。 因此’依據本發明之非揮發性半導體記憶裝置與傳統 方法相比，可操作在較高的速度。又，本發明消耗之功率

第22頁 4 52 9 五、發明說明（19) 較低，並可提供較為穩定之操作狀態。 又吾等應注意，依據本發明之非揮發性半導體記憶裝 置，由於每個記憶體單元可儲存二個或多個位元，因此所 提供之記憶體容量係等於或大於傳統方法之容量。 儘管在此已詳細揭露各種特定實施例，本發明在不偏 離發明之精神與概念之情況下，仍可有各種修改、取代以 及變化。因此，本發明係僅受限於附帶之申請專利範圍的 定義。

第23頁 4 529, 圖式簡單說明 圖1 A係一傳統源極側注入〔ς ς 構。圖1Β係圖1Α之記憶體單元在宜°己隐體單元之結 面電位。圖1C係圖u之記憶體單= = : = =之表 之表面電*罵入I態時各個區域 圖2A至圖2E係一傳統SSI記作·體显—产制 p▲段之橫剖面圖。 _早-在製造過程起始 圖3F : : 3H係-傳統SSI記憶體單元在接續之製造 程的橫剖面圖。 過 圖4A為-SSI記憶體單元之橫剖面圖。圖仙係圖 記憶體單元在寫入狀態時各個區域之表面電位。圖 4Α之記憶體早元在寫入狀態時各個區域之表面電場。、 圖5為依據一實施例之記憶體單元的電路圖。 圖6 Α至圖6 D係依據一實施例之非揮發性半導體裝 造方法的第一部份。 ^ 圖7 E至圖7 Η係依據一實施例之非揮發性半導體裝置 造方法的第二部份。 製 圖8 I至圖8Κ係依據一實施例之非揮發性半導體裝置 造方法的第三部份。 圖9為一第一其它實施例之橫剖面圖。 圖1 0為一第二其它實施例之俯視平面圖。 圖11為如圖1 0所示之實施例的電路圖。 【圖式符號說明】 11 基板

45290/ 圖式簡單說明 12 閘 極 絕 緣 膜 13 浮 置 閘 14 浮 置 閘 絕 緣 膜 15 控 制 閘 電 極 16 源 極 17 汲 極 18 側 壁 20 光 阻 23 層 間 絕 緣 膜 24 接 點 /接觸孔 25 配 線層 100 記 憶 體 單 元 130 第 一 一* 多 晶 矽 層 131 浮 置 閘 電 極 132 浮 置 閘 電 極 133 浮 置 問 134 浮 置 閘 135 浮 置 閘 136 浮 置 閘 150 第 二 多 晶 矽 層 151 第 -* 控 制 閘 電 極 152 第 二 控 制 閘 電 極 160 源 極 開 口 部 180 側 壁 層

第25頁 45298A 圖式簡單說明 200 控制電路 210 離子植入法 _1_1 第26頁

Claims (1)

1. 45298 Δ 六、申請專利範圍 —- 1. 一種非揮發性半導體記憶裝置，具有至少—記传 體單元’該記憶體單元包含： 電子輸入裝置，其包含一形成於第二導電型態基板上 之第一導電型態區域； 複數個電子輸出裝置，每一個均包含一第一導電型態 區域； ’ 在基板上之通道形成裝置’以形成一通道，其可在該 電子輸入裝置與至少一個該電子輸出裝置之間傳送電流； 以及 一的通道控制裝置，介於該通道形成裝置與該基板之 間，以依據儲存電荷控制該通道形成裝置。 2. 如申請專利範圍第1項之非揮發性半導體記憶裳 置，更包含： 至少一偏移結構，其包含一預定長度之基板部其介 於該電子輸入裝置與該通道形成裝置之間β 3·如申請專利範圍第2項之非揮發性半導體記憶裝 置，更包含： 側壁 在至少一偏移結構上形成至少 t 士如申°月專利範圍第3項之非揮發性半導體記憶裝 置，其中： 至少—側壁包含一絕緣材料。 第27 4 529i

   六、申請專利範圍 Λ.如申請專利範圍第1項之非 置’其中 該電子輪入裝置包含 置包含汲極電極。 揮發性半導體記憶展 源極電極，以及該電子輸出裝 置 項之非揮發性半導體記憶裝 該通道控制裝置包含一形 一形成於該閘極絕緣膜上之浮蘭土板上之閘極絕緣膜， 閘上之浮置閘絕緣膜β Θ ’以及一形成於該浮置 置Λ中如申請專利範圍第1項之非揮發性半導體記憶裝 該通道控制裝置可儲存超過—位元的資料。 憶裝 置，8其中如申請專利範圍第1項之非揮發性半導體記 該電子輸入裝置係位於中參 圍繞’在該通道控制裝置外側形成心所 9“如申請專利範圍第1項之非揮發性半導體記憶裝 :形成裝置包含一單—電極。 452 六'申請專利範圍 10.如申請專利範圍第1項之非揮發性半導體記憶裝 置’更包含： 通道形成裝置，其包含複數個控制電極；以及 一列方向之控制電路，以在該複數個控制電極上施加 相同之電麼。 11.如申請專利範圍第I項之非揮發性半導體記憶裝 置，其中： 型 該第一導電型態為Π型’且該第二導電型態為p 12. 如申請專利範圍第1項之非揮發性半導體記憶裝 置*其中： 電子係透過在該電子輪出裝置上施加一電壓之方式， 由該電子輸入裝置輸入。 13. 如申請專利範圍第1項之非揮發性半導體記憶裝 置，更包含： 一形成於該基板上之層間絕緣膜； 一形成於該層間絕緣膜上之配線層；以及 傳導裝置，以將該配線層電性連接至該電子輸出裝置。 1 4‘如申請專利範圍第1項之非揮發性半導體記憶裝 置，其中：

   第29頁 六、申請專利範圍 域 。該電子輸人裝置包含複數個含㈣與麟雜質 之擴散區 置Λ5·中如申請專利範圍第1項之非揮發性半導體記憶裝 ，：數個電子輸出裝置包含n 為-大於1之偶數整數n m衷ί其中】 該通道控制裝置包含η個電荷儲存結構。 1 6. 一 以下步驟： 透過移 電型態基板 部； 透過在 導電型態之 透過移 部與複數個 透過沉 二開口部之 透過將 電型態之第 透過在 一絕緣膜， 種非揮發性半導體記憶裝置之製造方法，包含 除第一多晶矽膜之第一部，其係形成於第—導 上之第一絕緣膜上’以形成複數個第—開口 該第一開α部中植入離子之方式，形成一第二 第一擴散區域； 除該第一多晶矽膜之第二部，形成一第二開口 第一電極； 積一侧壁骐，以及非等向蝕刻該側壁膜，在第 側表面上形成一側壁； 離子植入該第二開口部之方式，形成一第二導 一擴散區域；以及 至少該第二擴散區域與該第一電極上形成一第 以及在該第二絕緣臈上形成—第二多晶矽膜， 452 9 六、申請專利範圍 -- 以及將該第二多晶矽膜形成預定之形狀的方式形成至少 半導體記憶裝 17.如申請專利範圍第1 6項之非揮發性 置製造方法，更包含； 在基板上形成一層間絕緣膜； 形成穿透該層間絕緣膜並達到該第一擴散區域之接觸 孔；以及 形成一齡線層’以藉由接觸孔蔣電子輸出。 1 8.如肀凊專利範圍第1 6項之非揮發性半導體記憶裝 置製造方法’更包含： 在該第二*擴散區域與相鄰之第一電極間形成偏移區 域0 19.如申請專利範圍第1 6項之非揮發性半導體記憶裝 置製造方法，更包含： 在該第^電極與該第一擴散區域之中間位置，形成該 第二擴散區威，該第一電極係介於該第二擴散區域與該第 一擴散區域I間。 20.如申請專利範圍第1 6項之非揮發性半導體記憶裝 置製造方法’更包含： 形成至少—第二電極，包含形成複數個第二電極；以

   4529B4

   其可在該複數個第二電極上施加 設置一列控制電路， 相同之電壓。 性半導體記憶裝 21.如申請專利範圍第1 6項之非揮發 置製造方法，其中： 該第-導電型態係p型’以及該第二導電型態係η型。 22.如申請專利範圍第1 6項之非揮發性半導體記憶裝 造方法，其中： 〜 該侧壁膜係選自於包含二氧化矽、氮化矽與多晶矽之 2 3.如申請專利範圍第1 6項之非揮發性半導體記憶褒 置製造方法，其令： " 該第一與第二擴散區域係由一選自於包含珅或嶙之群 組之雜質所形成。 24.如申請專利範圍第1 6項之非揮發性半導體記憶裝 置製造方法，其中： 形成該第二擴散區域，更包含在該第一擴散區域部植 入離子’以形成複數個擴散之第一擴散區域。 2 5. —種非揮發性半導體記憶裝置，包含：

   第32頁 4529δ4 、申請專利範圍 一第一擴散區域； 複數個第一擴散區域，每個係以一通道區域及一偏移 區域與該第一擴散區域區隔開來，每個偏移區域係介於每 個通道區域與該第一擴散區域之間； 一形成於通道區域之上的電荷儲存電極；以及 在e亥電何储存電極之上形成至少一控制電極。 26.如申請專利範圍第25項之非揮發性半導體記憶裝 置*更包含： 在每個偏移區域之上’以及在至少一電荷儲存電極之 側邊上形成側壁。 27.如申請專利範圍第26項之非揮發性半導體記憶裝 置，其中： 該第一擴散區域係與侧壁對齊。 28.如申請專利範圍第26項之非揮發性半導體記憶 其中： λ第一擴散£域係與§玄電何儲存電極對齊。 置，其中： ，29.如中請專利範圍第25項之非揮發性半導體記憶裝 在每個電何儲存電極之上形成一 _ ,, 控制雷朽尨门& ?工制電極’該複數個 役剌電極係共同連接至一列控制電

   第33 1