JP2000332138A

JP2000332138A - 不揮発性半導体記憶装置、及びその製造方法

Info

Publication number: JP2000332138A
Application number: JP11142591A
Authority: JP
Inventors: Takeshi Okazawa; 武岡澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-24
Filing date: 1999-05-24
Publication date: 2000-11-30
Also published as: TW452984B; KR20010020887A

Abstract

(57)【要約】【課題】セルのソース、ドレイン間における非対象性
に起因した、互いに鏡像の関係にある隣接したメモリセ
ルの形状におけるばらつきを、外部から見た特性上には
影響しないようなメモリセルの構成を有する不揮発性半
導体記憶装置を提供する。【解決手段】間に浮遊ゲート電極１３とオフセットに
形成されたソース１６を挟むようにして隣接した二つの
浮遊ゲート電極１３から構成されたメモリセルを一つの
単位として、書き込み並びに読み出しを行うことによ
り、特性の良い浮遊ゲートを介する電流のみを、外部か
ら検出できるようにする。さらに、書き込みに際しては
前記一組のメモリセルに１ビットのみならず２ビット以
上の記憶を行わせることにより従来のメモリセルと同等
以上の記憶密度を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置に関し、特に動作時の消
費電力が従来よりも小さく、かつ高速で動作することが
可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】電気的に書き換えのできる不揮発性半導
体記憶装置の内、複数のメモリセルを同時に一括消去す
る機能を有するものを、フラッシュメモリと称する。こ
のフラッシュメモリは多くの応用分野に利用されている
が、例として携帯用機器に使用される場合、動作時の消
費電力が小さく、かつ高速で動作することが求められ
る。そのために、これまで各種の技術的提案がなされて
いるが、そのような一例となる従来技術として、いまま
でのようなドレイン側からの書き込みに代わって、ソー
ス側から電子を注入するセル（ＳＳＩセル：Ｓｏｕｒｃ
ｅＳｉｄｅＩｎｊｅｃｔｉｏｎセル）による不揮
発性半導体記憶装置がある。

【０００３】この種のメモリセルの構造及び動作の一例
として、１９８６年国際固体素子学会（１９８６Ｉｎ
ｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓＭｅｅｔｉｎｇ）講演予稿集１０８から１１１
頁記載のＡ．Ｔ．Ｗｕらの「ＡＮｏｖｅｌＨｉｇｈ
−Ｓｐｅｅｄ５−ＶｏｌｔＰｒｏｇｒａｍｍｉｎｇ
ＥＰＲＯＭＳｔｒｕｃｔｕｒｅｗｉｔｈＳｏｕ
ｒｃｅ−ＳｉｄｅＩｎｊｅｃｔｉｏｎ」を挙げること
ができる。

【０００４】これらの構造及び動作の説明を図１、及び
図２と図３とを用いて詳細に説明する。まず、図１の
（ａ）に示す様に、上記講演予稿集が開示する不揮発性
半導体記憶装置は、Ｐ型シリコン基板１１の表面に約１
０ｎｍのゲート絶縁膜１２を有し、ゲート絶縁膜１２上
には多結晶シリコンより成る浮遊ゲート電極１３、さら
に浮遊ゲート電極１３上には約２５ｎｍの膜厚の浮遊ゲ
ート上絶縁膜１４が積層され、浮遊ゲート上絶縁膜１４
上には制御ゲート電極１５を有している。浮遊ゲート電
極１３及び制御ゲート電極１５に覆われていないシリコ
ン基板１１表面にはＮ型不純物によるソース１６及びド
レイン１７が形成される。さらに少なくても浮遊ゲート
の側面とソース不純物拡散領域との間に、側壁１８と呼
ばれる膜が積層され、ソースと浮遊ゲート電極の間に一
定の間隔が設けられる。このタイプのＳＳＩセルの動作
を簡単に説明する。

【０００５】メモリセルの書込みでは、例えばシリコン
基板１１とソース１６とに０Ｖ（接地電位）を印加し
て、ドレイン１７及び制御ゲート電極１５にそれぞれ例
えば５Ｖ、１２Ｖを印加する。その際、側壁１８を例え
ば多結晶シリコン等で形成して例えば４Ｖ程度の正電圧
を印加してもよい。もしくは、側壁１８を例えば酸化シ
リコンや窒化シリコンなどの絶縁膜で形成し外部からの
電位は与えない（接地電位）ようにしてもよい。

【０００６】このような各部電位を設定した結果、メモ
リセルのソース１６とドレイン１７の間の浮遊ゲート電
極１３に覆われたＰ型シリコン基板１１の表面領域はチ
ャネルと呼ばれる反転領域が形成される。また、同じく
Ｐ型シリコン基板１１の表面領域でも側壁１８に覆われ
た領域は、シリコン基板の接地電位もしくは側壁１８に
印可された４Ｖからしきい値（約２Ｖ）を引いた約２Ｖ
程度に設定される（図１の（ｂ）参照）。その場合、チ
ャネル領域は表面反転が実現され高電気伝導状態にある
ので、電位はドレイン１７に印可された５Ｖがそのまま
出現すると考えられる。そのため、水平方向の表面電界
強度は、図１の（ｃ）に示すように、表面電位が急速に
変化する領域、すなわち浮遊ゲート電極１３と側壁１８
の境界の直下で最大になる。

【０００７】このような状態でメモリセルのチャネルに
電流が流れると、電流を構成する電子の一部は、前述し
た水平方向の表面電界強度が最大になる領域、すなわち
浮遊ゲート電極１３と側壁１８の境界の直下で非常に大
きなエネルギーを持つことがある。そのような電子のう
ち特にシリコン基板と酸化シリコンの障壁（約３．１ｅ
Ｖ）を越える、いわゆるホットな電子はチャネルからゲ
ート絶縁膜１２を越えて浮遊ゲート電極１３へ注入され
る。その結果、メモリセルに書き込みが行われる。

【０００８】従来のＳＳＩセル構造を有しない不揮発性
半導体記憶装置のドレイン端部で行われるホットな電子
の発生、および浮遊ゲートへの注入では、ホットな電子
を発生するための水平方向の高電界領域の発生場所と最
大電界強度とが、ドレインでの接合耐圧によって制限さ
れるためと、垂直方向の電界がドレイン端部では水平方
向電界を緩和するためとにより、ホットな電子を発生さ
せて浮遊ゲートに注入する効率が非常に低く、約０．０
０１〜０．０１％を越えることはなかった。

【０００９】それに対して、上記従来例によるＳＳＩメ
モリセルでは、ホットな電子を発生するための水平方向
の高電界発生場所と最大電界強度は、ドレインの接合耐
圧とは独立に決定でき、さらに垂直方向の電界も独立に
設定できるため、ホットな電子を発生させ、それを浮遊
ゲート１３へ注入させる効率は、従来のＳＳＩセルより
も約１０倍以上高く、すなわち約０．０１〜０．１％に
高めることが出来る。その結果、書き込み時の消費電流
は、従来の方法より約十分の一に下げることが出来た。

【００１０】次に、図２と図３とを用いて上記従来のＳ
ＳＩセルの製造方法の一実施例を詳細に説明する。図２
の(a) に示すように、Ｐ型シリコン基板１１の表面に約
１０ｎｍのゲート絶縁膜１２を積層し、ゲート絶縁膜１
２上には第１の多結晶シリコン１３０を約１５０ｎｍ積
層する。第１の多結晶シリコン１３０上には約２０ｎｍ
の膜厚の浮遊ゲート上絶縁膜１４、さらに浮遊ゲート上
絶縁膜１４上には約３００ｎｍの第２の多結晶シリコン
１５０が積層される。

【００１１】次に図２の（ｂ）に示すように、所定のマ
スクパターンを用いて、第２の多結晶シリコン１５０、
浮遊ゲート上絶縁膜１４、第１の多結晶シリコン１３０
を順次エッチングして、制御ゲート電極１５と浮遊ゲー
ト電極１３との間に浮遊ゲート上絶縁膜１４を挟んだ複
合ゲート電極を形成する。

【００１２】続いて図２の（ｃ）に示すように、装置全
面に酸化シリコン膜１８０を約１５０ｎｍの膜厚で積層
する。図２の（ｄ）では、図２の（ｃ）で示した酸化シ
リコン膜１８０に異方性エッチングを行うことにより、
浮遊ゲート電極１３と浮遊ゲート上絶縁膜１４と制御ゲ
ート電極１５で構成された複合ゲート電極の側面に側壁
１８を形成する。その後、図２の（ｅ）に示すように、
ＳＳＩセルのソース領域となる領域にのみフォトレジス
ト２０を積層する。このフォトレジスト２０を図３の
（ｆ）に示すように、ＳＳＩセルのドレイン領域の側壁
１８を選択的に除去し、さらに、例えばヒ素のようなＮ
型不純物のヒ素イオン注入２１を行う。

【００１３】その結果、ソース領域には上記複合ゲート
電極の側面に側壁１８が存在しているためソース１６は
浮遊ゲート電極１３に対してオフセットにＮ型不純物拡
散領域が形成され、一方ドレイン領域には浮遊ゲート電
極と自己整合的にドレイン１７が形成される。

【００１４】上記の加工後、図３の（ｇ）に示すよう
に、複合ゲートを覆うように層間絶縁膜２３を積層し、
最後に、図３の（ｈ）に示すように、コンタクトホール
２４と、配線層２５を積層する。

【００１５】

【発明が解決しようとする課題】このように形成された
浮遊ゲート電極１３に対してオフセット構造に形成され
たソース１６は、オフセットの形成方法が側壁１８の形
成に依存しているため、例えばオフセット幅が酸化シリ
コン膜１８０の膜厚のばらつきによって変動するという
影響があった場合、その影響を受けやすい。また、側壁
１８の形成時に酸化シリコン膜１８０の異方性エッチン
グを用いるためエッチングのばらつきの影響も受けやす
い。このようなオフセット領域のばらつきは、個々のメ
モリセルの特性のばらつきに繋がり、特に隣接したセル
が互いに鏡像の関係で形成される場合、側壁１８がその
形状に於いて互いに反転の形態を持つため、側壁１８の
形状のばらつきがセル特性のばらつきを通じて装置全体
の特性のばらつきになってしまうといった問題を有して
いた。

【００１６】すなわち、上記従来のＳＳＩメモリセルで
は、従来のドレイン端部からの書き込み方式に対して、
ゲート電極のソース側にオフセット領域を設けること
で、発生電界をドレイン接合耐圧とは独立に設定できる
ので、従来よりも高い書き込み効率を得ることが出来る
が、それを実現するためには、メモリセルの浮遊ゲート
電極側に再現性良く側壁（図１の（ａ）の側壁１８）を
形成しなければならない。

【００１７】しかしながら、製造過程におけるばらつき
を無くすというのは不可能に近い作業であり、不揮発性
半導体記憶装置の製造における問題となっていた。

【００１８】本発明は、かかる問題に鑑みなされたもの
で、従来のＳＳＩセルの特徴であるソースの浮遊ゲート
電極に対するオフセットの形成、すなわち、セルのソー
ス、ドレイン間における非対象性に起因した、互いに鏡
像の関係にある隣接したメモリセルの形状におけるばら
つきを、外部から見た特性上には影響しないようなメモ
リセルの構成を有する不揮発性半導体記憶装置を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明によれば、一つ以上のメモリ
セルで構成される不揮発性半導体記憶装置において、メ
モリセルは、半導体基板の第１の導電型と反対の導電型
である第２の導電型で構成され、電子を入力する電極と
して用いられる電子入力手段と、第２の導電型で構成さ
れ、入力手段により入力された電子を取り出す電極とし
て用いられる複数の電子取出手段と、半導体基板に積層
され、電圧をかけることで電子入力手段と電子取出手段
との間の半導体基板表面に電流を通すチャネルを形成す
るチャネル作成手段と、チャネル作成手段と半導体基板
との間に積層され、自身が保持する電荷によりチャネル
形成手段の半導体基板に及ぼす効力を制御するチャネル
制御手段とを有する。

【００２０】また、請求項２記載の発明は、電子入力手
段と、複数のチャネル形成手段それぞれとの間に所定の
間隔を設けることにより、電子入力手段とチャネル形成
手段との間がオフセット構造になっている。

【００２１】また、請求項３記載の発明は、電子入力手
段はソース電極であり、電子取出手段はドレイン電極で
ある。

【００２２】また、請求項４記載の発明によれば、チャ
ネル形成手段は、半導体基板の所定の領域上に積層され
るゲート絶縁膜と、ゲート絶縁膜上に積層され、入力さ
れた電子を蓄える浮遊ゲートと、浮遊ゲート上に積層さ
れる浮遊ゲート上絶縁膜とを有する。

【００２３】また、請求項５記載の発明は、電子入力手
段と各チャネル制御手段との間の、所定の間隔を隔てた
領域に側壁をさらに有する。

【００２４】また、請求項６記載の発明によれば、メモ
リセルは、一つのチャネル制御手段に２ビット以上のデ
ータを記憶する。

【００２５】また、請求項７記載の発明によれば、一つ
のメモリセルは、電子入力手段を中心として、該電子入
力手段の周りに、チャネル制御手段が配置され、さらに
その外側に、電子取出手段が配置される。

【００２６】また、請求項８記載の発明によれば、複数
のチャネル形成手段は、全てをまとめて単一の電極によ
り構成される。

【００２７】また、請求項９記載の発明は、複数のチャ
ネル形成手段に、同一の電圧をかけるための行方向制御
回路をさらに有する。

【００２８】また、請求項１０記載の発明は、第１の導
電型はＰ型であり、第２の導電型はＮ型である。

【００２９】また、請求項１１記載の発明によれば、メ
モリセルは、電子出力手段に電圧をかけることで、電子
入力手段から電子を注入する。

【００３０】また、請求項１２記載の発明は、半導体基
板の電子入力手段、及び電子出力手段が形成された面に
積層される層間絶縁膜と、層間絶縁層上に積層される配
線層と、配線層と各電子取出手段とを電気的に接続する
電導手段とをさらに有する。

【００３１】また、請求項１３記載の発明によれば、側
壁は、所定の膜厚の酸化シリコン膜、もしくは窒化シリ
コン膜で構成される。

【００３２】また、請求項１４記載の発明によれば、電
子入力手段は、ヒ素、またはリン、またはヒ素とリンの
多重拡散層である。

【００３３】また、請求項１５記載の発明は、一つのメ
モリセルが有する電子取出手段の数は２つであり、ま
た、チャネル制御手段の数も２つである。

【００３４】また、請求項１６記載の発明は、一つのメ
モリセルが有する電子取出手段の数は４つであり、ま
た、チャネル制御手段の数も４つである。

【００３５】また、請求項１７記載の発明は、一つ以上
のメモリセルで構成される不揮発性半導体記憶装置にお
いて、一つのメモリセル内に、第１の導電型の半導体基
板の第１の面に所定の膜厚である第１の絶縁膜を積層
し、第１の絶縁膜上に第１の多結晶シリコンを所定の厚
さに積層し、第１の多結晶シリコンの複数の第１の領域
を取り除くことで、複数の第１の開口部を作成する第１
の作成工程と、複数の第１の開口部に、それぞれ第１の
イオンを注入することで、複数の第１の開口部それぞれ
に、第１の導電型と反対の導電型である第２の導電型を
もつ第１の不純物拡散層を作成する第２の作成工程と、
半導体基板上に積層された第１の多結晶シリコンの第２
の領域以外を保護するためのフォトレジストを積層し、
該第２の領域の該第１の多結晶シリコンを削除した後、
該フォトレジストを取り除くことで、第２の開口部と、
複数の第１の開口部の数だけの、該第１の多結晶シリコ
ンから成る第１の電極とを作成する第３の作成工程と、
第１の面に、さらに所定の厚さの第２の絶縁膜を積層
し、該第２の絶縁膜に、所定の異方性エッチングを施す
ることで、各第１の開口部と第２の開口部との内側面に
所定の側壁を作成する第４の作成工程と、第２の開口部
に第２のイオンを注入することで、該第２の開口部に第
２の不純物拡散層を形成する第５の作成工程と、第１の
面に、さらに第３の絶縁膜を積層し、さらに、第２の不
純物拡散層と、第１の電極を覆うように第２の多結晶シ
リコンを積層し、該第２の多結晶シリコンを所定のパタ
ーンに形成することで、第２の電極を作成する第６の作
成工程とを有する。

【００３６】また、請求項１８記載の発明は、第１の面
に、第４の絶縁膜をさらに積層する第１の積層工程と、
第４の絶縁膜の複数の第１の領域に、電気的に接続する
ためのコンタクトホールを作成する第７の作成工程と、
コンタクトホールを介して、電子を取り出すための配線
層を、第１の面にさらに積層する第２の積層工程とをさ
らに有する。

【００３７】また、請求項１９記載の発明は、第２の不
純物拡散層と、複数の第１の電極との間には所定の間隔
を設けるように作成され、第２の不純物拡散層と、各第
１の電極との間がオフセット構造になる。

【００３８】また、請求項２０記載の発明によれば、第
２の不純物拡散層は、電子を入力する領域であり、第１
の不純物拡散層は、電子を出力する領域である。

【００３９】また、請求項２１記載の発明によれば、一
つのメモリセルは、第２の不純物拡散層を中心として、
該第２の不純物拡散層の周りに、第１の電極が配置さ
れ、さらにその外側に、第１の不純物拡散層が配置され
る。

【００４０】また、請求項２２記載の発明によれば、複
数の第２の電極は、全てをまとめて単一の電極に作成さ
れる。

【００４１】また、請求項２３記載の発明によれば、第
２の電極は、第１の電極それぞれに対して作成され、該
第２の電極全てに同一の電圧をかける制御を行う行方向
制御回路を接続する接続工程を有する。

【００４２】また、請求項２４記載の発明は、第１の導
電型はＰ型であり、第２の導電型はＮ型である。

【００４３】また、請求項２５記載の発明によれば、側
壁は、酸化シリコン膜、もしくは窒化シリコン膜であ
る。

【００４４】また、請求項２６記載の発明によれば、第
１、及び第２のイオンは、ヒ素イオン、もしくは、リン
イオン、もしくはヒ素とリンの混合イオンである。

【００４５】また、請求項２７記載の発明によれば、第
２の不純物拡散層は、ヒ素、もしくは、リン、もしく
は、ヒ素とリンの多重拡散層である。

【００４６】

【発明の実施の形態】次に、本発明に係る不揮発性半導
体記憶装置の第１の実施例である構成と、その製造方法
の一例を、図面と共に詳細に説明する。

【００４７】図４の（ａ）は、本発明に係る不揮発性半
導体記憶装置の第１の実施例における一単位となるＳＳ
Ｉメモリセルの断面構造を示した構成図である。図４の
（ｂ）および（ｃ）は、本発明に係る不揮発性半導体記
憶装置の第１の実施例において、一単位となるＳＳＩメ
モリセルの断面構造図における表面チャネル位置に対す
る表面ポテンシャル、および水平方向表面電界強度の一
例を示したものである。

【００４８】また、図５は、本発明に係る不揮発性半導
体記憶装置の第１の実施例における一単位となるＳＳＩ
メモリセルの構成を示したブロック図である。

【００４９】図６の（ａ）から（ｄ）、及び図７の
（ｅ）から（ｈ）、及び図８の（ｉ）から（ｋ）は、本
発明に係る不揮発性半導体記憶装置の製造方法の一実施
例の主要工程を段階毎の一単位のＳＳＩメモリセルの断
面構造を示すことによって表した構成図である。

【００５０】まず、図４の（ａ）に示すように、Ｐ型シ
リコン基板１１の表面に約１０ｎｍのゲート絶縁膜１２
を積層し、さらにゲート絶縁膜１２上には多結晶シリコ
ンより成る浮遊ゲート電極１３（加工後、最終的に１３
１及び１３２となる）を積層する。

【００５１】さらに浮遊ゲート電極１３上には約２０ｎ
ｍの膜厚の浮遊ゲート上絶縁膜１４を積層し、さらに浮
遊ゲート上絶縁膜１４上には制御ゲート電極１５を積層
する。

【００５２】浮遊ゲート電極１３に覆われていないシリ
コン基板１１の表面にはＮ型不純物によるソース１６及
びドレイン１７を形成する。

【００５３】浮遊ゲート電極は隣接した二つの第１の浮
遊ゲート電極１３１と第２の浮遊ゲート電極１３２とを
一単位として構成され、それらの第１、第２の浮遊ゲー
ト電極１３１、１３２の側面の少なくても向き合ってい
る側とソース１６の不純物拡散領域との間には、側壁１
８と呼ばれる膜が形成される。

【００５４】これにより、ソース１６と浮遊ゲート電極
１３の間に一定の間隔が設けられる。制御ゲート電極１
５は第１及び第２の浮遊ゲート電極１３１及び１３２の
表面を覆うように形成された浮遊ゲート上絶縁膜１４の
上に、第１及び第２の浮遊ゲート電極１３１及び１３２
と、ソース１６を覆って積層される。

【００５５】本発明のＳＳＩメモリセルでは、間に浮遊
ゲート電極１３とオフセットに形成されたソース１６を
挟むようにして隣接した二つの浮遊ゲート電極１３から
構成されたメモリセルを一つの単位として、書き込み並
びに読み出しを行う。

【００５６】さらに、書き込みに際しては一組のメモリ
セルに１ビットのみならず２ビット以上の記憶を行わせ
ることにより従来のメモリセルと同等以上の記憶密度を
実現することが出来る。

【００５７】本発明による不揮発性半導体記憶装置のＳ
ＳＩメモリセルの第１の実施例における書き込みでは、
例えばシリコン基板１１とソース１６を０Ｖ（接地電
位）にして、ドレイン１７及び制御ゲート電極１５にそ
れぞれ例えば５Ｖ、１２Ｖを印加する。その際、側壁１
８を例えば多結晶シリコン等で形成して４Ｖ程度の正電
圧を印加してもよい。側壁１８は酸化シリコンや窒化シ
リコンなどの絶縁膜で形成し外部からの電位は与えない
（接地電位）ようにする。

【００５８】このように各部電位を設定した結果、メモ
リセルのソース１６とドレイン１７の間の第１及び第２
の浮遊ゲート電極１３１，１３２に覆われたＰ型シリコ
ン基板１１の表面領域は、チャネルと呼ばれる反転領域
が形成されるが、同じくＰ型シリコン基板１１の表面領
域でも側壁１８に覆われた領域は、シリコン基板の接地
電位に設定される。

【００５９】その結果、チャネル領域の表面ポテンシャ
ルおよび水平方向の表面電界強度は、図４の（ｂ）およ
び（ｃ）に示されたように、Ｐ型シリコン基板１１の表
面領域でも側壁１８に覆われた領域は、シリコン基板の
接地電位もしくは側壁１８の電位４Ｖからしきい値（約
２Ｖ）を引いた約２Ｖ程度に設定される（図４の（ｂ）
参照）。

【００６０】その場合、チャネル領域は表面反転が実現
され高電気伝導状態にあるので、電位はドレイン１７に
印可された５Ｖが出現すると考えられる。そのため、水
平方向の表面電界強度は、図４の（ｃ）に示すように、
表面電位が急速に変化する領域、すなわち第１および第
２の浮遊ゲート電極１３１，１３２と側壁１８の境界の
直下で最大になる。

【００６１】このような状態でメモリセルのチャネルに
電流が流れると、電流を構成する電子の一部は、前述し
た水平方向の表面電界強度が最大になる領域、すなわち
浮遊ゲート電極１３１、および１３２と側壁１８の境界
の直下で非常に大きなエネルギーを持つことがある。そ
のような電子のうち特にシリコン基板と酸化シリコンの
障壁（約３．１ｅＶ）を越える、いわゆるホットな電子
はチャネルからゲート絶縁膜１２を越えて、それぞれ第
１および第２の浮遊ゲート電極１３１，１３２へ注入さ
れる。その結果、メモリセルに書き込みが行われる。

【００６２】ここで、本発明のＳＳＩメモリセルでは、
仮に隣接した左右の浮遊ゲート電極の側壁の非対称性を
起因とした製造上のばらつきが生じたとしても、特性上
検出し易い方の特性のみが外部から見えるため、個々の
ばらつきが外部に現れにくい。

【００６３】これは、左右の浮遊ゲート電極側壁の膜厚
にばらつきが存在しても、書き込み、読み出しの際には
側壁の膜厚が薄い方のセルの特性のみが外部から検出さ
れ、他方の特性は外部からはほとんど見えないためであ
る。

【００６４】すなわち、本発明による不揮発性半導体記
憶装置のＳＳＩメモリセルに対して、書き込みと読み出
しを行った場合、データは一つのＳＳＩメモリセル内の
側壁の薄い浮遊ゲート電極に対してデータの書き込みと
読み出しを行うこととなる。

【００６５】次に、図５は、本発明による不揮発性半導
体記憶装置の一つのＳＳＩメモリセルの第１の実施例を
表した回路図である。ここで、印加電圧側には、予め所
定の電圧Ｖがかけられており、制御ゲート１５にかける
電圧を制御することにより、各浮遊ゲート電極１３１、
１３２に書き込まれたデータに従った電流を読みだすこ
とができる。このとき、電流は原則として左右どちらか
の印加電圧Ｖに対してのみ流れる。すなわち、特性の良
い方のみに電流が流れる。

【００６６】次に図６の（ａ）から（ｄ）、及び図７の
（ｅ）から（ｈ）、及び図８の（ｉ）から（ｋ）は、本
発明に係る不揮発性半導体記憶装置の製造方法の一実施
例の主要工程を段階毎の一単位のＳＳＩメモリセルの断
面構造を示すことによって表した図である。

【００６７】図６の（ａ）に示すように、Ｐ型シリコン
基板１１の表面に約１０ｎｍのゲート絶縁膜１２を積層
し、ゲート絶縁膜１２上には第１の多結晶シリコン１３
０を約１５０ｎｍ積層する。

【００６８】次に図６の（ｂ）に示すように、所定のマ
スクパターンを用いてドレイン領域の第１の多結晶シリ
コン１３０を除去して、浮遊ゲート電極１３を形成す
る。さらに、第１のヒ素イオン注入を行い、ドレイン開
口部にのみＮ型のドレイン不純物拡散層１７を形成す
る。

【００６９】続いて、図６の（ｃ）に示すように、フォ
トレジスト２０を少なくてもソース領域を開口するよう
に積層し、フォトレジスト２０をマスクにして第１の多
結晶シリコン１３０のソース領域を開口し、図６の
（ｄ）に示すようにソース開口部１６０と第１および第
２の浮遊ゲート電極１３１，１３２を形成し、その後、
フォトレジスト２０を除去する。

【００７０】続いて図７の（ｅ）に示すように、装置全
面に酸化シリコン膜１８０を約１５０ｎｍの膜厚に積層
し、異方性エッチングを行うことにより、浮遊ゲート電
極の側面に、図７の（ｆ）のように側壁１８を形成す
る。

【００７１】次に、図７の（ｇ）に示すように、第２の
ヒ素イオン注入２２を行い第１の多結晶シリコン１３０
の開口部にソース領域およびドレイン領域を形成する。
ソース領域には複合ゲートの側面に側壁１８が存在して
いるため，その結果、ソース１６は第１および第２の浮
遊ゲート電極１３１，１３２に対してオフセットにＮ型
不純物拡散領域が形成される。一方ドレイン領域には第
１および第２の浮遊ゲート電極１３１、１３２に対して
自己整合的にドレイン１７が形成される。

【００７２】続いて図７の（ｈ）に示すように、装置全
面に浮遊ゲート上絶縁膜１４を約２０ｎｍの膜厚に積層
し、図８の（ｉ）に示すように、浮遊ゲート上絶縁膜１
４上には約３００ｎｍの第２の多結晶シリコン１５０を
積層する。

【００７３】図８の（ｉ）に示すように、積層された第
２の多結晶シリコンを、図８の（ｊ）のように所定のパ
ターンに形成することにより制御ゲート電極１５を形成
する。

【００７４】最後に、装置全体を覆って層間絶縁膜２３
を積層し、コンタクトホール２４を作成後、さらに配線
層２５を積層し、最終的に図８の（ｋ）の構造を得る。

【００７５】次に本発明の第２の実施例について図面と
共に詳細に説明する。図９は、本発明に係る不揮発性半
導体記憶装置の第２の実施例において一単位となるＳＳ
Ｉメモリセルの断面構造を示した構成図である。

【００７６】以下、図９を用いて本発明の第２の実施例
の要旨を説明する。本第２の実施例では、制御ゲート電
極１５が第１および第２の浮遊ゲート電極１３１および
１３２に対応して独立に形成される。すなわち上記第１
の実施例のときは単一に形成されていた制御ゲート電極
１５を、第１の制御ゲート電極１５１と第２の制御ゲー
ト電極１５２に分離するように形成する。そして、それ
らの第１および第２の制御ゲート電極１５１および１５
２を行方向制御回路で制御することで、上記第１の実施
例と同様にメモリセルの書き込み、および読み出しを、
同一の信号により制御し、常に一組の単位として動作す
るようにする。これにより、上記第１の実施例と同等の
効果を得ることが可能である。

【００７７】この本発明による第２の実施例の製造方法
は、上記第１の実施例における製造方法とほぼ同様であ
るが、相違点としては、上記第１の実施例では、図８の
（ｊ）のように制御ゲート電極１５を単一の電極で形成
するが、第２の実施例では、制御ゲート電極を第１およ
び第２の浮遊ゲート電極１３１および１３２に対応して
独立に形成することである。すなわち上記第１の実施例
では、図４の（ａ）のように単一に形成されていた制御
ゲート電極１５を、図９のように第１の制御ゲート電極
１５１と第２の制御ゲート電極１５２に分離するように
形成する。

【００７８】次に本発明の第３の実施例について図面と
共に詳細に説明する。図１０は、本発明に係る不揮発性
半導体記憶装置の第３の実施例におけるソースとドレイ
ンの配列の一実施形態を表した構成図である。

【００７９】この配列の縦方向および横方向の断面図
は、共に図４の（ａ）と同じである。また、本第３の実
施例による制御ゲート電極１５は、十字型に作成される
ことで、中心のソース１６と四方のドレイン１７との間
に作成された４つの浮遊ゲート電極を介して書き込みや
読み出しを行うか、もしくは、第２の実施例のように、
一つのソース１６に対する４つのドレイン１７それぞれ
に対する制御ゲート電極を作成し、その４つの制御ゲー
ト電極を行方向制御回路により制御することで、４つの
浮遊ゲート電極を介して書き込みや読み出しを行う。

【００８０】このことにより、書き込みや読み出しは、
この４つの浮遊ゲート電極のうち特性の良い、すなわち
四方の浮遊ゲート電極の内、側壁が薄く、オフセットが
小さいものに対してのみ行われ、その側壁の薄い浮遊ゲ
ート電極の特性のみが現れるため、個々のばらつきが外
部にさらに現れにくい。

【００８１】ここで、本発明の第３の実施例によるＳＳ
Ｉメモリセルでは、上記第１、及び第２の実施例での制
御と同様に、仮に隣接した四方の浮遊ゲート電極の側壁
に非対称性を起因とした製造上のばらつきが生じたとし
ても、特性上検出し易い方の特性のみが外部から見える
ため、個々のばらつきが外部に現れにくい。

【００８２】これは、左右の浮遊ゲート電極側壁の膜厚
にばらつきが存在しても、書き込み、読み出しの際には
側壁の膜厚が薄い方のセルの特性のみが外部から検出さ
れ、他方の特性は外部からはほとんど見えないためであ
る。

【００８３】さらに、書き込みに際しては一組のメモリ
セルに１ビットのみならず４ビット以上の記憶を行わせ
ることにより従来のメモリセルと同等以上の記憶密度を
実現することが出来る。

【００８４】この本発明による不揮発性半導体記憶装置
の第３の実施例による製造方法の一実施例は、上記第１
の一実施形態における製造方法の上記一実施例とほぼ同
様であり、相違点は、第３の一実施形態では、図８の
（ｊ）において制御ゲート電極１５を、十字の単一の電
極で作成することである。これは、ソースとドレインと
の間に作成されたそれぞれの浮遊ゲートとソースとを結
ぶ形に依存しているため、本第３の一実施形態で作成さ
れる制御ゲート電極の形状は、図１０からも分かるよう
に、十字の形になる。これは、例えば、ソースと各浮遊
ゲートを結んだ形が「＊」のような六角形に似た形であ
れば、制御ゲートもこの形となる。

【００８５】次に、図１１は、本発明による不揮発性半
導体記憶装置の一つのＳＳＩメモリセルの第３の実施例
を回路図で表したブロック図である。ここで、印加電圧
側には、予め所定の電圧Ｖがかけられており、制御ゲー
ト１５にかける電圧を制御することにより、各浮遊ゲー
ト電極１３１、１３２、１３３、及び１３４に書き込ま
れたデータに従った電流を読みだすことができる。この
とき、電流は原則として四方の内、一つの印加電圧Ｖに
対してのみ流れる。すなわち、特性の良いものに対して
のみに電流が流れる。

【００８６】なお、上述の各実施形態は本発明の好適な
実施の一例であり、本発明の実施形態はこれに限定され
るものではなく、本発明の要旨を逸脱しない範囲におい
て種々変形して実施することが可能である。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
従来のＳＳＩメモリセルにおける浮遊ゲート電極とソー
スのオフセットの関係は、オフセットの形成方法が側壁
の形成に依存していたので、例えばオフセット幅が酸化
シリコン膜の膜厚のばらつきによって変動するという影
響を受けやすいという問題があったが、本発明では、側
壁の形成時にばらつきが生じ、個々の浮遊ゲート電極の
特性が異なる不揮発性半導体記憶装置においても、複数
のセル、もしくは隣接した２個の互いに鏡像の関係にあ
るセルを一組として取り扱いことで外部から見た特性上
には影響しないようなメモリセルの構成が実現できる。

【００８８】このことにより、従来よりも高速で、消費
電力の小く、しかも動作の安定した不揮発性半導体記憶
装置を提供することが可能となる。

【００８９】さらに、本発明に係るメモリセル一つに２
ビット以上記憶させることで、外部的には１メモリセル
当たり１ビット以上という従来のメモリセルと同等以上
の記憶容量を実現することも出来る。

【図面の簡単な説明】

【図１】（ａ）は、従来技術によるＳＳＩメモリセルの
断面構造を示した構成図である。（ｂ）は、従来技術に
よるＳＳＩメモリセルの断面構造図における表面チャネ
ル位置に対する表面ポテンシャル一例を示した図であ
る。（ｃ）は、従来技術によるＳＳＩメモリセルの断面
構造図における表面チャネル位置に対する水平方向表面
電界強度の一例を示した図のある。

【図２】従来のＳＳＩセルの製造方法における主要工程
を段階毎の一単位のメモリセルの断面構造で示すことに
よって表した構成図である。（前段階）

【図３】従来のＳＳＩセルの製造方法における主要工程
を段階毎の一単位のメモリセルの断面構造で示すことに
よって表した構成図である。（後段階）

【図４】（ａ）は、本発明に係る不揮発性半導体記憶装
置の第１の実施例における一単位となるＳＳＩメモリセ
ルの断面構造を示した構成図である。（ｂ）は、本発明
に係る不揮発性半導体記憶装置の第１の実施例におい
て、一単位となるＳＳＩメモリセルの断面構造図におけ
る表面チャネル位置に対する表面ポテンシャル一例を示
した図である。（ｃ）は、本発明に係る不揮発性半導体
記憶装置の第１の実施例において、一単位となるＳＳＩ
メモリセルの断面構造図における表面チャネル位置に対
する水平方向表面電界強度の一例を示した図のある。

【図５】本発明に係る不揮発性半導体記憶装置の第１の
実施例における一単位となるＳＳＩメモリセルの構成を
示したブロック図である。

【図６】本発明に係る不揮発性半導体記憶装置の製造方
法の一実施例における主要工程を段階毎の一単位のＳＳ
Ｉメモリセルの断面構造で示すことによって表した構成
図である。（前段階）

【図７】本発明に係る不揮発性半導体記憶装置の製造方
法の一実施例における主要工程を段階毎の一単位のＳＳ
Ｉメモリセルの断面構造で示すことによって表した構成
図である。（中段階）

【図８】本発明に係る不揮発性半導体記憶装置の製造方
法の一実施例における主要工程を段階毎の一単位のＳＳ
Ｉメモリセルの断面構造で表した構成図である。（後段
階）

【図９】本発明に係る不揮発性半導体記憶装置の第２の
実施例において一単位となるＳＳＩメモリセルの断面構
造を示した構成図である。

【図１０】本発明に係る不揮発性半導体記憶装置の第３
の実施例におけるソースとドレインの配列の一実施形態
を表した構成図である。

【図１１】本発明による不揮発性半導体記憶装置の一つ
のＳＳＩメモリセルの第３の実施例を回路図で表したブ
ロック図である。

【符号の説明】

１１Ｐ型シリコン基板１２ゲート絶縁膜１３浮遊ゲート電極１４浮遊ゲート上絶縁膜１５制御ゲート電極１６ソース１７ドレイン１８側壁２０フォトレジスト２１第１のヒ素イオン注入２２第２のヒ素イオン注入２３層間絶縁膜２４コンタクトホール２５配線層１００メモリセル１３０第１の多結晶シリコン１３１第１の浮遊ゲート１３２第２の浮遊ゲート１３３第３の浮遊ゲート１３４第４の浮遊ゲート１５０第２の多結晶シリコン１５１第１の制御ゲート電極１５２第２の制御ゲート電極１６０ソース開口部１８０酸化シリコン膜２００行方向制御回路

Claims

【特許請求の範囲】

【請求項１】一つ以上のメモリセルで構成される不揮
発性半導体記憶装置において、前記メモリセルは、半導体基板の第１の導電型と反対の導電型である第２の
導電型で構成され、電子を入力する電極として用いられ
る電子入力手段と、前記第２の導電型で構成され、前記入力手段により入力
された電子を取り出す電極として用いられる複数の電子
取出手段と、前記半導体基板に積層され、電圧をかけることで前記電
子入力手段と前記電子取出手段との間の前記半導体基板
表面に電流を通すチャネルを形成するチャネル作成手段
と、前記チャネル作成手段と前記半導体基板との間に積層さ
れ、自身が保持する電荷により前記チャネル形成手段の
前記半導体基板に及ぼす効力を制御するチャネル制御手
段とを有することを特徴とする不揮発性半導体記憶装
置。
【請求項２】前記電子入力手段と、前記複数のチャネ
ル形成手段それぞれとの間に所定の間隔を設けることに
より、前記電子入力手段と前記チャネル形成手段との間
がオフセット構造になっていることを特徴とする請求項
１記載の不揮発性半導体記憶装置。
【請求項３】前記電子入力手段はソース電極であり、
前記電子取出手段はドレイン電極であることを特徴とす
る請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】前記チャネル形成手段は、前記半導体基板の所定の領域上に積層されるゲート絶縁
膜と、前記ゲート絶縁膜上に積層され、入力された電子を蓄え
る浮遊ゲートと、前記浮遊ゲート上に積層される浮遊ゲート上絶縁膜とを
有することを特徴とする請求項１から３のいずれかに記
載の不揮発性半導体記憶装置。
【請求項５】前記電子入力手段と前記各チャネル制御
手段との間の、前記所定の間隔を隔てた領域に側壁をさ
らに有することを特徴とする請求項２から４のいずれか
に記載の不揮発性半導体記憶装置。
【請求項６】前記メモリセルは、一つの前記チャネル
制御手段に２ビット以上のデータを記憶することを特徴
とする請求項１から５のいずれかに記載の不揮発性半導
体記憶装置。
【請求項７】前記一つのメモリセルは、前記電子入力
手段を中心として、該電子入力手段の周りに、前記チャ
ネル制御手段が配置され、さらにその外側に、前記電子
取出手段が配置されることを特徴とする請求項１から６
のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】前記複数のチャネル形成手段は、全てを
まとめて単一の電極により構成されることを特徴とする
請求項１から７のいずれかに記載の不揮発性半導体記憶
装置。
【請求項９】前記複数のチャネル形成手段に、同一の
電圧をかけるための行方向制御回路をさらに有すること
を特徴とする請求項１から７のいずれかに記載の不揮発
性半導体記憶装置。
【請求項１０】前記第１の導電型はＰ型であり、前記
第２の導電型はＮ型であることを特徴とする請求項１か
ら９のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】前記メモリセルは、前記電子出力手段
に電圧をかけることで、前記電子入力手段から電子を注
入することを特徴とする請求項１から１０のいずれかに
記載の不揮発性半導体記憶装置。
【請求項１２】前記半導体基板の前記電子入力手段、
及び前記電子出力手段が形成された面に積層される層間
絶縁膜と、前記層間絶縁層上に積層される配線層と、前記配線層と前記各電子取出手段とを電気的に接続する
電導手段とをさらに有することを特徴とする請求項１３
記載の不揮発性半導体記憶装置。
【請求項１３】前記側壁は、所定の膜厚の酸化シリコ
ン膜、もしくは窒化シリコン膜で構成されることを特徴
とする請求項５から１２のいずれかに記載の不揮発性半
導体記憶装置。
【請求項１４】前記電子入力手段は、ヒ素、またはリ
ン、またはヒ素とリンの多重拡散層であることを特徴と
する請求項１から１３のいずれかに記載の不揮発性半導
体記憶装置。
【請求項１５】一つの前記メモリセルが有する前記電
子取出手段の数は２つであり、また、前記チャネル制御
手段の数も２つであることを特徴とする請求項１から１
４のいずれかに記載の不揮発性半導体記憶装置。
【請求項１６】一つの前記メモリセルが有する前記電
子取出手段の数は４つであり、また、前記チャネル制御
手段の数も４つであることを特徴とする請求項１から１
４のいずれかに記載の不揮発性半導体記憶装置。
【請求項１７】一つ以上のメモリセルで構成される不
揮発性半導体記憶装置において、一つのメモリセル内に、第１の導電型の半導体基板の第１の面に所定の膜厚であ
る第１の絶縁膜を積層し、前記第１の絶縁膜上に第１の
多結晶シリコンを所定の厚さに積層し、前記第１の多結
晶シリコンの複数の第１の領域を取り除くことで、複数
の第１の開口部を作成する第１の作成工程と、前記複数の第１の開口部に、それぞれ第１のイオンを注
入することで、前記複数の第１の開口部それぞれに、第
１の導電型と反対の導電型である第２の導電型をもつ第
１の不純物拡散層を作成する第２の作成工程と、前記半導体基板上に積層された前記第１の多結晶シリコ
ンの第２の領域以外を保護するためのフォトレジストを
積層し、該第２の領域の該第１の多結晶シリコンを削除
した後、該フォトレジストを取り除くことで、第２の開
口部と、前記複数の第１の開口部の数だけの、該第１の
多結晶シリコンから成る第１の電極とを作成する第３の
作成工程と、前記第１の面に、さらに所定の厚さの第２の絶縁膜を積
層し、該第２の絶縁膜に、所定の異方性エッチングを施
することで、前記各第１の開口部と前記第２の開口部と
の内側面に所定の側壁を作成する第４の作成工程と、前記第２の開口部に第２のイオンを注入することで、該
第２の開口部に第２の不純物拡散層を形成する第５の作
成工程と、前記第１の面に、さらに第３の絶縁膜を積層し、さら
に、前記第２の不純物拡散層と、前記第１の電極を覆う
ように第２の多結晶シリコンを積層し、該第２の多結晶
シリコンを所定のパターンに形成することで、第２の電
極を作成する第６の作成工程とを有することを特徴とす
る不揮発性半導体記憶装置の製造方法。
【請求項１８】前記第１の面に、第４の絶縁膜をさら
に積層する第１の積層工程と、前記第４の絶縁膜の前記複数の第１の領域に、電気的に
接続するためのコンタクトホールを作成する第７の作成
工程と、前記コンタクトホールを介して、電子を取り出すための
配線層を、前記第１の面にさらに積層する第２の積層工
程とをさらに有することを特徴とする請求項１７記載の
不揮発性半導体記憶装置の製造方法。
【請求項１９】前記第２の不純物拡散層と、複数の前
記第１の電極との間には所定の間隔を設けるように作成
され、前記第２の不純物拡散層と、前記各第１の電極と
の間がオフセット構造になることを特徴とする請求項１
７または１８に記載の不揮発性半導体記憶装置の製造方
法。
【請求項２０】前記第２の不純物拡散層は、電子を入
力する領域であり、前記第１の不純物拡散層は、電子を
出力する領域であることを特徴とする請求項１７から１
９のいずれかに記載の不揮発性半導体記憶装置の製造方
法。
【請求項２１】前記一つのメモリセルは、前記第２の
不純物拡散層を中心として、該第２の不純物拡散層の周
りに、前記第１の電極が配置され、さらにその外側に、
前記第１の不純物拡散層が配置されることを特徴とする
請求項１７から２０のいずれかに記載の不揮発性半導体
記憶装置の製造方法。
【請求項２２】前記複数の第２の電極は、全てをまと
めて単一の電極に作成されることを特徴とする請求項１
７から２１のいずれかに記載の不揮発性半導体記憶装置
の製造方法。
【請求項２３】前記第２の電極は、前記第１の電極そ
れぞれに対して作成され、該第２の電極全てに同一の電
圧をかける制御を行う行方向制御回路を接続する接続工
程を有することを特徴とする請求項１７から２１のいず
れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】前記第１の導電型はＰ型であり、前記
第２の導電型はＮ型であることを特徴とする請求項１７
から２３のいずれかに記載の不揮発性半導体記憶装置の
製造方法。
【請求項２５】前記側壁は、酸化シリコン膜、もしく
は窒化シリコン膜であることを特徴とする請求項１７か
ら２４のいずれかに記載の不揮発性半導体記憶装置の製
造方法。
【請求項２６】前記第１、及び第２のイオンは、ヒ素
イオン、もしくは、リンイオン、もしくはヒ素とリンの
混合イオンであることを特徴とする請求項１７から２５
のいずれかに記載の不揮発性半導体記憶装置の製造方
法。
【請求項２７】前記第２の不純物拡散層は、ヒ素、も
しくは、リン、もしくは、ヒ素とリンの多重拡散層であ
ることを特徴とする請求項１７から２６のいずれかに記
載の不揮発性半導体記憶装置の製造方法。