KR100695990B1 - 비휘발성 메모리 소자 - Google Patents

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  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 메모리 소자에 관한 것으로, 2 폴리 구조의 게이트 형성공정으로 인한 문제점을 해결하기 위하여, 1 폴리 구조를 갖는 비휘발성 메모리 소자를 형성하여 공정 단순화 및 소자의 집적화를 가능하게 하는 기술이다.

Description

비휘발성 메모리 소자{Non-Volatile memory devices}
도 1 및 도 2 는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 평면도 및 단면도.
도 3 은 본 발명에 따른 비휘발성 메모리 소자의 I-V 특성을 도시한 그래프.
도 4 는 본 발명에 따른 비휘발성 메모리 소자의 셀 어레이를 도시한 회로도.
도 5 는 본 발명에 따른 비휘발성 메모리 소자의 특성 변화를 도시한 그래프.
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 SOC ( system on chip ) 제작시 일반적인 로직 프로세스에 추가 공정없이 머지드 메모리 ( merged memory )를 구현하는 기술로 현재 반도체 시장의 큰 흐름인 SOC 분야에 적용 가능하도록 함으로써 모든 전자 시스템에 사용할 수 있도록 하는 기술이다.
일반적으로, 데이타의 기록 및 소거가 전기적으로 가능한 메모리소자를 플레쉬 메모리 또는 플레쉬 이.이.피.롬 ( Electrically Erasable Programmable ROM; 이하 E2PROM이라 칭함)이라 한다. 이러한 플레쉬 E2PROM은 게이트와 게이트 산화막의 사이에 전하가 축적되는 플로팅 게이트가 개재되어 있어, 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기의 고에너지 전자는 두께가 얇은 게이트 산화막의 포텐셜 장벽을 넘어 플로팅 게이트에 주입된다. ( hot carrier injection )
상기 플로팅 게이트에 주입된 전하량에 따라 트랜지스터의 문턱 ( threshold ) 전압이 변화되어 데이타가 기록된다. 또한 역방향전압을 게이트와 드레인에 인가하면 상기 플로팅 게이트에 주입된 전자들이 반도체 기판으로 F-N 터널링 ( Fowler-Nordheim tunneling ) 하여 기억된 데이타가 소거된다.
이러한 플레쉬 메모리는 기록 및 소거가 진행되는 플로팅 게이트 하부의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루 전압이나 문턱전압 등의 특성도 고려되어야 한다.
여기서, 상기 게이트 산화막은 전자가 터널링된다는 현상으로 인하여 터널 산화막 ( tunnel oxide ) 이라 하기도 한다.
도시되지 않았으나, 종래기술에 따른 비휘발성 메모리 소자를 설명하면 다음과 같다.
먼저, 반도체기판 상부에 터널 산화막, 플로팅 폴리 게이트 및 층간산화막을 형성하고 그 상부에 조절게이트용 폴리, 텅스텐 실리사이드 및 반사방지막으로 적층된 조절게이트를 적층한다.
그리고, 상기 적층구조를 패터닝하고 그 측벽 및 반도체기판 표면에 보호산화막을 형성함으로써 플로팅 게이트 및 조절게이트를 형성한다.
그 다음, 불순물이온을 임플란트하는 공정으로 소오스/드레인 영역을 형성한다.
상기한 바와 같이 종래기술에 따른 비휘발성 메모리 소자는 다음과 같은 문제점이 있다.
1. 종래의 머지드 메모리 ( merged memory ) 기술은 대부분 2 폴리 공정 ( poly processing ) 이므로 폴리2 에치 공정시 필드산화막의 손실을 유발하여 소자분리 특성을 열화시킨다.
2. 상기 폴리2 에치 공정시 플로팅 게이트용 폴리를 완전히 제거할 수 없으므로 오믹 콘택홀 ( ohmic contact hole ) 형성시 항상 게이트와 활성영역 간의 쇼트 위험성을 내포하고 있다.
3. 상기 머지드 메모리 로직 기술은 메모리 소자 제작을 위한 문턱전압용 이온주입 및 접합영역용 이온주입과 같은 추가 공정 진행을 필요로 하여 많은 공정 진행 시간과 비용을 유발한다.
4. 상기 머지드 메모리 로직 기술 중에서 스플릿 게이트 타입(type)일 경우 상당히 큰 면적을 차지하여 시스템의 소형화를 어렵게 한다.
5. 상기 머지드 메모리 로직 기술은 긴 제조기간을 필요로 하므로 제조 기간 동안 위험을 내재하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 일반적인 로직 소자를 이용하여 설계 및 응용분야에 따라 채널 핫 캐리어 인젝션 ( channel hot carrier injection, 이하에서 CHEI 라 함 ) 또는 F-N 터널닝 ( Fowler-Nordheim tunneling ) 두 가지의 전자 터널링 현상을 사용할 수 있도록 하는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 비휘발성 메모리 소자는,
각각의 활성영역을 정의하는 소자분리막이 구비되고,
상기 각각의 활성영역을 가로질러 구비되어 일측의 활성영역에 NMOS를 형성하고 타측의 활성영역에 NMOS 형태의 조절 게이트를 형성하는 공통게이트를 포함하는 것과,
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상기 일측 활성영역의 NMOS 는 소오스 영역 및 드레인 영역 각각에 오믹 콘택이 구비되는 것과,
상기 타측 활성영역의 NMOS 형태 조절 게이트는 하부의 소오스 및 드레인 사이에 형성되는 채널 폭은 상기 일측 NMOS의 소오스 및 드레인 사이에 형성되는 채널폭보다 2∼10 배 넓게 형성된 것과,
상기 타측 활성영역의 NMOS 형태 조절 게이트는 소오스 영역 및 드레인 영역 각각에 일정간격으로 이격된 오믹 콘택이 다수 구비되는 것과, 상기 소오스 영역에 형성된 다수의 오밀콘택이 상기 소오스 영역 상측에서 상호 전기적으로 접속되도록 연결되며, 상기 드레인 영역 형성된 다수의 오믹 콘택이 상기 드레인 영역 상측에서 상호 전기적으로 접속되도록 연결되는 것과,
상기 소오스 영역의 오믹 콘택들과 드레인 영역의 오믹 콘택들이 서로 전기적으로 접속되도록 연결되는 것과,
상기 각각의 활성영역을 가로질러 형성되는 공통게이트는 단일 폴리 구조로 이루어지는 것을 특징으로 한다.
한편, 본 발명은 기본적인 로직 스탠다드 공정을 사용하여 NMOS 플로팅 게이트와 NMOS 구조의 조절 게이트를 공통 게이트로 연결하며 두 소자간의 커플링 레이셔 ( coupling ratio ) 를 이용하여 공통 게이트에 전자를 차지 ( charge ) 시키는 것을 원리로 한다.
이로 인하여, 추가 공정이 필요없는 1 폴리 로직 공정을 사용할 수 있고 그에 따른 공정의 단순화를 가능하게 하며, 공정의 안정성 및 비용절감을 가능하게 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 5 는 본 발명에 따른 플레쉬 메모리 소자를 도시한 평면도, 단면도 및 그래프이다.
도 1 은 본 발명에 따른 플레쉬 메모리 소자의 평면도로서, 플로팅 게이트와 조절게이트의 채널 폭을 1 : 3 으로 설계한 것이다.
도 2 는 상기 도 1 의 피웰(100) 의 ⓐ-ⓐ 절단면 및 엔웰(200)의 ⓑ-ⓑ 절단면을 따라 도시한 것이다.
도 1 및 도 2를 참조하면, 활성영역을 정의하는 소자분리막(30)이 형성된 반도체기판에 피웰(100) 및 엔웰(200)을 구비한다.
상기 반도체기판의 피웰(100) 및 엔웰(200) 상에서 각각 플로팅 게이트와 조절게이트의 역할을 하도록 상기 활성영역을 가로질러 형성되는 공통 게이트(21)를 구비한다.
상기 공통 게이트(21)의 양측으로 고농도의 엔형 불순물로 형성되는 소오스/ 드레인 영역(11,13)을 구비함으로써 피웰(100)의 NMOS 트랜지스터와 엔웰(200)의 NMOS 형태 조절 게이트로 구성되는 1 폴리 구조의 비휘발성 메모리 소자를 구비한다.
이때, 상기 엔웰(200) 상의 소오스/드레인 영역(13)은 피웰(100) 상의 소오스/드레인 영역(13)보다 2 ∼ 10 배 정도, 바람직하게는 3 ∼ 5 배 정도로 폭이 증가되어 구비됨으로써 상기 공통 게이트(21) 저부로 형성되는 채널(미도시)의 폭을 엔웰(200)에서 2 ∼ 10 배 정도 증가시키는 역할을 한다. 여기서, 플로팅 게이트는 ⓧ 만큼의 채널 폭을 가지고 조절 게이트는 ⓨ 만큼의 채널 폭을 갖는다.
한편, 상기 엔웰(200)에 구비되는 조절 게이트의 소오스/드레인 영역(13)에 조절 게이트 전압을 인가할 수 있는 오믹 콘택(13)을 형성하고, 상기 피웰(100)의 소오스/드레인 영역(11)에 각각 오믹 콘택(15)을 형성한다. 또한, 도시되지 않았으나 상기 피웰(100)에 고농도의 피형 불순물로 형성되는 인버터(미도시)에 기판 전압을 인가할 수 있도록 하는 오믹 콘택(미도시)을 형성한다. 여기서, 상기 엔웰에 구비되는 NMOS 형태 조절 게이트는 소오스/드레인 영역(13) 각각에 일정간격으로 오믹 콘택이 구비되고, 상기 소오스 영역에 형성되는 다수의 오믹 콘택은 상기 소오스 영역 상측에서 서로 전기적으로 접속되도록 연결되며, 상기 드레인 영역에 형성되는 다수의 오믹 콘택은 드레인 영역 상측에서 서로 전기적으로 접속되도록 연결되며, 상기 소오스 영역의 오믹 콘택과 드레인 영역의 오믹 콘택이 서로 전기적으로 접속되도록 형성하여, 후속 공정에서 조절게이트 전압을 인가한다.
상기 오믹 콘택들은 후속 공정에서 비휘발성 메모리 소자의 동작시 필요한 것이다.
상기 도 1 및 도 2 의 NMOS 트랜지스터와 조절 게이트의 크기 비율은 커플링 레이셔 ( coupling ratio ) 를 결정하며 조절게이트는 고전압을 인가하여 채널 핫 캐리어 인젝션 ( channel hot carrier injection, 이하에서 CHEI 라 함 ) 또는 F-N 터널링 ( F-N tunneling )을 발생시켜 NMOS의 게이트와 조절게이트로 연결되어 있는 플로팅 게이트에 전하를 저장시킨다.
여기서, 상기 조절 게이트의 채널 지역인 ⓨ 의 영역엔 별도의 이온주입이 불필요하다. 상기 엔웰(200)을 형성하여 +전압을 인가하면 엔웰(200)과 접해있는 조절 게이트의 폴리실리콘에 전달되므로 추가의 이온주입은 불필요하게 된다.
상기 조절 게이트 인가하는 +전압은 엔웰(200)에 전압을 NMOS와 조절게이트를 연결시킨 플로팅 게이트에 전달하는 역할을 한다.
참고로, 상기한 비휘발성 메모리 소자의 동작특성은 다음과 같다.
먼저, 플로팅 게이트에 전자를 차지 ( charge ) 시키는 전압 인가 조건으로 프로그램 동작을 하며 CHEI 와 F-N 터널링을 이용한다.
상기 F-N 터닐링을 이용한 프로그램 동작은 NMOS 형태 조절게이트 양측에 위치한 소오스/드레인 영역(13) ( 이하에서 "조절게이트" 라 함 ) 에 14 V를 인가하고, 플로팅 게이트 양측의 소오스/드레인 영역(11) 및 반도체기판에 0 V를 인가한다. 이때, 발생되는 전기장에 의한 전자를 플로팅 게이트로 터널링시켜 NMOS와 조절 게이트의 커플링 레이셔에 의한 셀 문턱전압의 레벨 차이가 나며 일반적인 로직 트랜지스터의 접합을 사용하므로 14 V 정도의 고전압은 소자파괴의 소지가 있으며 어레이 구성시 디스터번스 ( disturbance ) 특성이 취약해진다.
상기 CHEI를 이용한 프로그램 동작은 조절 게이트에 9 V 의 전압을 인가하고 NMOS의 드레인 영역에 6 V 의 전압을 인가하며, 소오스 영역 및 반도체기판에 0 V 의 전압을 인가함으로써 채널 영역에서 발생하는 핫 캐리어 전자를 플로팅 게이트로 인젝션한다. 이때, NMOS 와 조절게이트의 커플링 레이셔에 큰 영향을 받지 않고 유사한 셀 문턱전압을 가지며 F-N 터널링 방법에 비해 낮은 전압이 인가되므로 소자파괴의 소지도 적으며 어레이 구성시 인접한 셀에 영향을 미치지 않아 디스터번스 특성도 양호하다.
상기한 바와 같이 프로그램된 셀을 아래와 같은 방법으로 소거 ( erase ) 한다.
먼저, 상기 F-N 터널링을 이용한 소거 동작은 F-N 터널링을 이용한 프로그램 동작과 반대로 NMOS를 프로그램 할 때의 조절 게이트처럼 사용하는 방법으로 NMOS의 드레인과 소오스에 고전압, 예를들어 10 V를 인가하고 조절게이트에 0 V를 인가하며 반도체기판을 플로팅 ( floating ) 시켜 플로팅 게이트에 차징 ( charging ) 되는 전자를 끌어내림으로써 소거 상태로 만든다.
단, 일반적인 MOS 트랜지스터를 사용하기 때문에 소자 파괴의 가능성이 높아 자주 사용하는데 지장이 있으므로 UV 소거를 권장한다. 또한, 프로그램/소거를 반복하는 EEPROM 이나 플레쉬 메모리로 사용하기보다는 OTP ( One Time Programmable ) ROM 으로 사용하는 것이 좋다.
상기 플로팅 게이트에 저장된 데이터를 읽는 ( reading ) 동작은 조절게이트에 3.3 V 의 전압을 인가하고 NMOS 의 드레인 영역에 1.2 V 의 전압을 인가하며 소오스 영역 및 반도체기판에 0 V 의 전압을 인가하는 조건에서 플로팅 게이트에 차 징되는 전자의 유무에 따라 NMOS 의 턴온 전압 ( turn on voltage ) 이 프로그램 상태에서는 하이 레벨이 되고 소거 상태에서는 로우 레벨이 되므로 일반적인 MOS 의 동작 전압에서의 전류를 측정하여 상태를 판단할 수 있다. 프로그램 상태에서는 전류가 흐르지 않을 것이며 소거 상태에서는 포화상태의 전류를 읽으므로 프로그램 및 소거 상태를 명확하게 구분할 수 있을 것이다.
도 3 은 NMOS 와 조절게이트가 1 : 3 의 채널 폭 비율을 갖는 셀의 프로그램 및 소거 상태를 도시한 그래프이다.
이때, 프로그램 상태에서 포화 문턱전압은 6 V 정도이고 전류는 거의 흐르지 않는다. 또한, 소거상태에서 포화 문턱전압은 1.5 V 정도이고 100 ㎂ 정도로 측정된다.
도 4 는 본 발명에 따른 비휘발성 메모리 소자인 EEPROM 셀의 기본적인 어레이로서, 공통 소오스 ( CS, common source ) 는 설계자의 필요에 의해 각각의 단자를 갖거나 하나로 묶어서 사용할 수 있다.
도 4를 참조하면, WL3과 BL2에 연결된 셀을 CHEI 방식으로 프로그램하고자 한다면 WL3에 약 9 V를 인가하고 BL3에 약 6V를 인가한다. 또한 소거 ( erase ) 하고자 한다면 WL3 에 0 V를 인가하고, BL3와 CS1에 9∼10 V 의 전압을 인가한다.
상기한 방법으로 프로그램된 셀의 읽기 동작은 WL3에 3.3 V, BL1∼BL7 에 1.2V 그리고 CS에 0 V를 인가하면 8개의 셀 데이터 즉 1바이트의 데이터를 출력할 수 있다. 단, 소거 동작은 UV 소거를 권장한다.
본 발명에 따른 비휘발성 메모리 소자는 로직 스탠다드 프로세스를 이용하여 추가 공정없이 EEPROM을 구현하므로 독립적으로 사용하는 것보다는 데이터의 저장을 필요로 하는 SOC 분야에 적극적으로 활용하는 것이 효율을 높일 수 있는 것이다.
현재 많이 사용되고 있는 교통카드와 ID 카드에 사용할 수 있으며 LDI ( LCD Drive IC ) 와 같이 튜닝 ( tunning ) 이 필요한 칩에서 튜닝한 데이터를 저장하여 필요에 의해서만 데이터를 읽어 사용하는 것이 효율적일 것이다.
예를들면, LDI 와 같은 칩은 각 LCD 모듈 업체마다 색을 표현하는 값들이 다르기 때문에 튜닝이 필요하며 유연성있게 대응하기 위하여 EEPROM을 내장하여 각 LCD 모듈 업체마다 다른 값들을 보정하면 칩의 손실도 줄어들며 생산성에서도 효율이 높아지며 비용 절감의 효과도 가져올 수 있다.
도 5의 (a) ∼ (d) 는 본 발명에 따른 비휘발성 메모리 소자에서 NMOS와 조절 게이트의 활성영역 폭, 즉 채널 폭이 1 : 3 인 경우와 1 : 2 인 경우를 비교하여 도시한 그래프로서, (a) 및 (b) 는 F-N 터널링 방법에 의한 문턱전압 그래프를 도시한 것이고 (c) 및 (d) 는 CHEI 방법에 의한 문턱전압 그래프를 도시한 것이다.
도 5를 참조하면, NMOS 와 조절게이트의 비가 1 : 3 인 경우가 1 : 2 인 경우보다 소거 ( erase ) 와 프로그램 동작의 문턱전압 차이가 크게 나타남으로써 동작특성이 우수함을 알 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 비휘발성 메모리 소자는 다음과 같은 효과를 제공한다.
1. 종래의 메모리 소자가 대부분 2 폴리 공정을 사용하므로 특수한 포토 공정과 임플란트 공정을 필요로 하여 제조 공정이 복잡하였으나, 본 발명은 일반적인 CMOS 공정을 사용하므로 공정을 단순화시키고 그에 따른 생산비용을 절감할 수 있도록 한다.
2. 종래의 2 폴리 공정 사용으로 인한 많은 리스크 ( risk ) 를 감소시킬 수 있다.
3. 일반적인 로직 소자로만 구성되므로 불량 발생시 분석이 용이하게 수율을 향상시킬 수 있다.
4. 일반적인 CMOS 공정을 사용하므로 단품 메모리와 임베디드 메모리, 머지드 메모리 등의 ASIC 제품 등을 로직 소자들과 동시에 형성할 수 있어 다양한 제품군에 적용하는 것이 용이하다.
5. 일반적인 NMOS 와 NMOS 형태의 조절 게이트를 사용하므로 엔웰 공정만 추가된 NMOS 만으로 구성되는 칩을 제작할 수 있다.
6. 종래의 1 폴리 공정은 메모리 셀의 크기가 크지만 이를 일반적인 CMOS 크기로 구현할 수 있어 전체적인 칩의 크기를 감소시킬 수 있다.

Claims (7)

  1. 각각의 활성영역을 정의하는 소자분리막이 구비되고,
    상기 각각의 활성영역을 가로질러 구비되어 일측의 활성영역에 NMOS를 형성하고 타측의 활성영역에 NMOS 형태의 조절 게이트를 형성하는 공통게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 일측 활성영역의 NMOS 는 소오스 영역 및 드레인 영역 각각에 오믹 콘택이 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 타측 활성영역의 NMOS 형태 조절 게이트 하부의 소오스 및 드레인 사이에 형성되는 채널 폭은 상기 일측 NMOS의 소오스 및 드레인 사이에 형성되는 채널폭보다 2∼10 배 넓게 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 타측 활성영역의 NMOS 형태 조절 게이트는 소오스 영역 및 드레인 영역 각각에 일정간격으로 이격된 오믹 콘택이 다수 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 소오스 영역에 형성된 다수의 오믹콘택이 상기 소오스 영역 상측에서 상호 전기적으로 접속되도록 연결되며, 상기 드레인 영역에 형성된 다수의 오믹 콘택이 상기 드레인 영역 상측에서 상호 전기적으로 접속되도록 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 소오스 영역의 오믹 콘택들과 드레인 영역의 오믹 콘택들이 서로 전기적으로 접속되도록 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 각각의 활성영역을 가로질러 형성되는 공통게이트는 단일 폴리 구조로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
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