JPH10321737A

JPH10321737A - フローティングゲートへの電子注入方法、およびｎｏｒ型フラッシュｅｅｐｒｏｍ

Info

Publication number: JPH10321737A
Application number: JP12457097A
Authority: JP
Inventors: Masahiro Kanai; 正博金井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-05-14
Filing date: 1997-05-14
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】書込み時の消費電力が極めて小さく、いわゆ
る多値記憶にも適した、スプリットゲート型メモリセル
のフローティングゲートへの電子注入方法、およびスプ
リットゲート型メモリセルアレイを持つＮＯＲ型フラッ
シュＥＥＰＲＯＭを提供する。【解決手段】基板２０に第１の不純物拡散領域２１、
第２の不純物拡散領域２２およびチャネル領域２３が形
成され、基板２０の、第２の不純物拡散領域２２とチャ
ネル領域２３の境界を含む領域上にフローティングゲー
ト２４が形成され、さらに、フローティングゲート２４
上にコントロールゲート２５がチャネル領域２３の第１
の不純物拡散領域２１側から立ち上がるように形成され
てなるスプリットゲート型メモリセルの、フローティン
グゲート２４への電子注入方法であって、ファウラー・
ノルドハイム・トンネル現象を使用して、コントロール
ゲート２５からフローティングゲート２４に電子を注入
することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書込み時の消費電
力が極めて小さく、いわゆる多値記憶にも適した、スプ
リットゲート型メモリセルのフローティングゲートへの
電子注入方法、およびスプリットゲート型メモリセルア
レイを持つＮＯＲ型フラッシュＥＥＰＲＯＭに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
のフラッシュＥＥＰＲＯＭ（以下、「フラッシュメモ
リ」と言う）のメモリセル構造は、スタック型とスプリ
ットゲート型の２種類に分類される。スタック型のフラ
ッシュメモリのメモリセルは、直列接続された選択用と
記憶用（フローティングゲートを持つ）の２つの電界効
果型トランジスタ（ＦＥＴ）を持つか、記憶用の１つの
ＦＥＴのみからなる。また、スプリットゲート型のフラ
ッシュメモリのメモリセルは、ソース・ドレイン間に選
択用と記憶用の２つのＦＥＴを持つ。

【０００３】スタック型のメモリセル構造を持つフラッ
シュメモリでは、書込み（プログラム）を、ドレイン側
またはソース側からのホットエレクトロン（以下、「Ｃ
ＨＥ」と言う）により行い、消去をファウラー・ノルド
ハイム・トンネル（以下、「ＦＮＴ」と言う）現象を使
用して行い、または書込みおよび消去をともにＦＮＴを
使用して行う。ここで、記憶用の１つのＦＥＴのみから
なるものは、オーバーイレーズになる可能性が高いた
め、消去電圧、消去時間等の制御が必要となる。また、
２つのＦＥＴを持つものは、制御用ＦＥＴをもつため、
上記のオーバーイレーズは生じにくいが、メモリセル１
つあたりの面積が大きくなる。さらにＣＨＥにより書込
みを行うものでは、書込み時におけるソース・ドレイン
間電流を大きくせざるを得ないと言った不都合をさらに
生じ、ＦＮＴを使用して書込みを行うものでは、フロー
ティングゲートと基板との間の絶縁体層の劣化を生じ易
い等の不都合がある。

【０００４】一方、スプリットゲート型メモリセル構造
を持つフラッシュメモリとして、書込みをＣＨＥにより
行い、消去をＦＮＴにより行うものが従来知られてい
る。図５（Ａ）に、従来のスプリットゲート型メモリセ
ル（ｎ−ＭＯＳＦＥＴ構造）６の構成を示す。

【０００５】図５（Ａ）においては、基板６０には、ソ
ース領域６１、ドレイン領域６２およびチャネル領域６
３が形成されている。また、ソース領域６１とチャネル
領域６３の境界を含む領域上にフローティングゲート
（ポリシリコンからなる）６４が、ＳｉＯ_２絶縁体層
（図示しない）を介して形成され、フローティングゲー
ト６４のさらに上の、チャネル領域６３に対応する位置
に、ＳｉＯ_２絶縁体層（図示しない）を介してコントロ
ールゲート（ポリシリコンからなる）６５がドレイン領
域６２側から立ち上がるように形成されている。なお、
図５（Ａ）では、フローティングゲート６４は上面に凹
溝が形成された平板状をなし、そのコントロールゲート
６５側の端縁にはエッジ部６４１が形成されている。

【０００６】また、図５（Ｂ）に、書込み時、消去時、
読出し時におけるソース端子Ｓの電圧Ｖ_ｓ、ドレイン端
子Ｄの電圧Ｖ_ｄ（ビットラインの電圧）、およびコント
ロールゲート端子ＣＧの電圧Ｖ_ｃｇ（ワードラインの電
圧）を示す。上記メモリセル構造を持つフラッシュメモ
リは、前述のスタック型メモリセル構造を持つフラッシ
ュメモリが有する、メモリセルの大きさが大きくなる、
オーバーイレーズが生じ易くなる、等の不都合を解消す
ることができる。しかし、このメモリセル６では、上述
したようにＣＨＥによる書込みを行っているため、書込
み時におけるソース・ドレイン間電流を小さくするには
限界がある（なお、図５（Ａ）において、書込み時にＣ
ＨＥが生成される部位およびＣＨＥの移動向きを太線矢
印で示す）。このため、図５（Ａ）に示すメモリセル構
造を持つフラッシュメモリは、たとえば小型コンピュー
タの外部記憶装置として使用する場合等、消費電力をで
きるだけ小さくしたい用途には必ずしも適しているとは
言えない。

【０００７】また、図５（Ａ）のメモリセル構造を持つ
フラッシュメモリでは、書込み時においては、チャネル
領域６３のフローティングゲート６４下部分（部分領域
６３１）の電位はソース端子電位とほぼ等しくなり、チ
ャネル領域６３のコントロールゲート６５下部分（部分
領域６３２）の電位はドレイン端子電位とほぼ等しくな
る。これらの部分領域６３１と６３２との境界部分（図
５（Ａ）のαで示す部分）でＣＨＥが発生する。

【０００８】このＣＨＥを発生させるためには、フロー
ティングゲート６４とコントロールゲート６５下部分の
チャネル領域（部分領域６３２）の電圧Ｖ_ｆｇ／ｄ（ド
レイン領域６２を基準としたフローティングゲート６４
の電位）が所定の値となり、かつチャネル領域６３を流
れる電流（ソース領域６１とドレイン領域６２との間を
流れる電流Ｉ_ｓ／ｄ）を所定の値とする必要がある。こ
こで、Ｖ_ｆｇ／ｄは、Ｖ_ｃｇ／ｄ（コントロールゲート
端子ＣＧ，ドレイン端子Ｄ間の電圧）、Ｃ_ｆｇ／ｄ（フ
ローティングゲート６４，ドレイン領域６２間の静電容
量）とＣ_{ｆｇ／ｃｇ}（コントロールゲート６５，フロー
ティングゲート６４間の静電容量）とに依存する。

【０００９】したがって、上記の書込みにおいては、Ｖ
_ｃｇとＩ_ｓ／ｄの双方の値を相互に考慮した制御が必要
となる。たとえば、ドレイン端子Ｄに定電流源を接続し
てＩ_ｓ／ｄを一定とし、Ｖ_ｃｇにある電圧を与えてＣＨ
Ｅにより書込み（すなわち、フローティングゲート６４
への電子の注入）を行おうとすると、制御回路の書込み
系の回路（図示しない）が複雑となる。特に、フローテ
ィングゲート６４に蓄積される電子量が、書込み後に複
数の値を持つように、フローティングゲート６４に電子
を注入するような場合（すなわち、フローティングゲー
ト６４に、いわゆる多値記憶させる場合）にはＶ_ｃｇと
Ｉ_ｓ／ｄとの制御は極めて複雑となる。

【００１０】さらに、図５（Ａ）のメモリセル構造を持
つフラッシュメモリでは、書込み時には、ドレイン領域
６２（ドレイン端子Ｄ）とソース領域６１（ソース端子
Ｓ）との間に約＋１２（図５（Ｂ）では＋１１．７Ｖ）
と言った比較的高い電圧を印加する。このため、上記フ
ラッシュメモリでは、十分なパンチスルーマージンを確
保することができず、あるメモリセルへの書込み時に他
のメモリセルへの誤書込みが生じ易い（すなわち、パン
チスルーによるライトディスターブに弱い）。なお、ラ
イトディターブについては、〔課題を解決するための手
段〕の欄や、〔発明の実施の形態〕の欄において後述す
る。

【００１１】しかも、図５（Ａ）のメモリセル構造を持
つフラッシュメモリでは、図５（Ｂ）に示したように、
ソース領域６１（ソース端子Ｓ）に与えられる電圧Ｖ_ｓ
が、書込み時と消去時（あるいは、読出し時）において
異なるため、書込み信号にディレイが生じ易くなる。こ
のディレイは、ソースライン抵抗の大きさに依存するた
め、従来のフラッシュメモリでは、（１）ソースライン
幅を広くして低抵抗化を図る、（２）ソース領域の拡散
層上をアルミニウム配線で裏打ちして低抵抗化を図る、
（３）化合物をソース領域の拡散層上に形成して低抵抗
化を図る、等の措置を講じなければならない。

【００１２】本発明の目的は、（１）書込み時の電流
（ソース・ドレイン間電流）が極めて小さく（すなわ
ち、書込み時の消費電力が極めて小さく、またチャージ
ポンプ容量も小さく）、大規模な並列書込みができる、
（２）書込み時において十分なパンチスルーマージンを
確保でき、（３）特にパンチスルーによるライトディス
ターブに強く、（４）書込みの制御が容易でありかつ書
込み回路の設計が容易で、（５）いわゆる多値記憶に適
し、（６）書込み信号にディレイを生じさせにくく、メ
モリセルの設計を容易化し、製造工程の簡素化が図られ
た、上記電子注入方法、および上記ＮＯＲ型フラッシュ
メモリを提供することにある。

【００１３】

【課題を解決するための手段】本発明のフローティング
ゲートへの電子注入方法（以下、単に「電子注入方法」
と言う）は、スプリットゲート型メモリセル（以下、単
に「メモリセル」とも言う）に適用されるもので、フロ
ーティングゲートへの電子の注入を、フローティングゲ
ートとコントロールゲートとの間のＦＮＴを使用して行
う。

【００１４】ここで、メモリセルの基板には、第１の不
純物拡散領域（具体的には、たとえばソース領域）、第
２の不純物拡散領域（具体的には、たとえばドレイン領
域）およびチャネル領域が形成され、この基板の、前記
第２の不純物拡散領域と前記チャネル領域の境界を含む
領域上にフローティングゲートが形成される。さらに、
通常、当該フローティングゲート上にコントロールゲー
トが前記チャネル領域の前記第１の不純物拡散領域側か
ら立ち上がるように形成される。

【００１５】なお、メモリセルはｎ−ＭＯＳＦＥＴ構
造、ｐ−ＭＯＳＦＥＴ構造の何れであっても、本発明の
電子注入方法を適用することができる。

【００１６】本発明の電子注入方法は、後述するよう
に、本発明のＮＯＲ型フラッシュメモリに応用すること
ができる。

【００１７】本発明の電子注入方法では、前記コントロ
ールゲートと、前記フローティングゲートとの間の電圧
Ｖ_{ｆｇ／ｃｇ}を、Ｖ_{ｃｇ／２ｎｄ}×｛Ｃ_{ｆｇ／２ｎｄ}／
（Ｃ_{ｆｇ／ｃｇ}＋Ｃ_{ｆｇ／２ｎｄ}）｝に基づき制御する
ことで、効率の高い書込みを行うことができる。ここ
で、Ｖ_{ｃｇ／２ｎｄ}は、前記コントロールゲートと前記
第２の不純物拡散領域との間に印加する電圧、Ｃ
_{ｆｇ／ｃｇ}は、前記コントロールゲートと前記フローテ
ィングゲートとの間のカップリング容量、Ｃ
_{ｆｇ／２ｎｄ}は、前記フローティングゲートと前記第２
の不純物拡散領域との間のカップリング容量である。

【００１８】また、本発明の電子注入方法では、電子注
入に際してＦＮＴを生じさせる部位は、電子抜き出しに
際してＦＮＴを生じさせる部位と同一であるとは限らな
い。たとえば、コントロールゲートのフローティングゲ
ートに近接した部位に、当該フローティングゲート側に
突出したエッジ部を形成することができる。この場合に
は、電子注入に際してエッジ部と、フローティングゲー
トとの間にＦＮＴが生じ、電子抜き出しに際しては、フ
ローティングゲートの最もコントロールゲートに近接し
た部分（通常、端縁部）とコントロールゲートとの間に
ＦＮＴが生じる。

【００１９】コントロールゲートに上記エッジ部を形成
した場合には、フローティングゲートとコントロールゲ
ートに形成した上記エッジ部との間の距離を大きくする
ことができる。これにより、ＦＮＴを使用した電子移動
に際して生じるＦＮＴが生じる部分（上記エッジ部とコ
ントロールゲートとの間の絶縁体部分）の劣化を低減で
きる。また、コントロールゲートとフローティングゲー
トとの間の距離を大きくすることで、両者間の静電容量
を小さくできる。これにより、後述するように、書込み
に際して、コントロールゲートとフローティングゲート
との電位差を大きくすることができ、当該書込みを容易
に行うことができる。

【００２０】電子注入に際してＦＮＴを生じさせる部位
の一部または全部が、電子抜き出しに際してＦＮＴを生
じさせる部位の一部または全部と共通する場合（たとえ
ば、コントロールゲートに上記エッジ部を形成しない場
合）には、ＦＮＴを使用した電子の移動は双方向とな
る。ＦＮＴを使用した電子の移動が一方向である場合、
ＦＮＴが生じる部分の劣化が進み易いが、電子の移動を
双方向とした場合には、ＦＮＴが生じる部分の劣化が抑
制される。

【００２１】さらに、本発明の電子注入方法では、フロ
ーティングゲートに蓄積される電子量が、書込み後に複
数の値を持つように、当該フローティングゲートに電子
を注入することで、多値の記憶がより容易となる。

【００２２】前述したように、従来のＣＨＥによる書込
みでは、コントロールゲートに与える電圧と、ソース，
ドレイン端子間電流と、書込み時間との３要素による制
御を行う必要があるため、制御回路の書込み系が複雑と
なっている。これに対して、本発明の電子注入方法で
は、フローティングゲートへの電子の注入は、コントロ
ールゲートに与える電圧の値と、書込み時間との２要素
による制御を行うので、ＣＨＥにより書込みを行う場合
と比べて、制御が飛躍的に容易となる。これにより、特
に、フローティングゲートに蓄積される電子量が複数の
値を持つようにすること（すなわち、フローティングゲ
ートに多値記憶をさせること）も容易となる。したがっ
て、従来、せいぜい４つであった電子の蓄積レベル数
を、さらに増やすことが容易となる。

【００２３】本発明のＮＯＲ型フラッシュメモリは、メ
モリセルアレイと、書込み系と、消去系と、読出し系を
含む制御回路とを有するもので、メモリセルは前述した
スプリットゲート型の構造をなしている。

【００２４】ここで、前記メモリセルアレイの、各ワー
ドラインは対応する行の前記各メモリセルのコントロー
ルゲート端子に、各ビットラインは対応する列の前記各
メモリセルの前記第２の不純物拡散領域から引き出され
る各端子にそれぞれ接続されている。

【００２５】制御回路は、書込みに際し、ＦＮＴを使用
して、コントロールゲートからフローティングゲートに
電子を注入することで書込み動作を行う。また、制御回
路は、消去に際し、ＦＮＴを使用して、フローティング
ゲートからコントロールゲートに電子を抜き出すことで
消去動作を行う。さらに、制御回路は、読出しに際し、
前記第１の不純物拡散領域、前記第２の不純物拡散領域
および前記コントロールゲートとからなるＦＥＴがオン
状態となったときに前記ビットラインを流れる電流（前
記第１の不純物拡散領域と、前記第２の不純物拡散領域
との間を流れる電流）の値を検出することで読出し動作
を行う。

【００２６】本発明のＮＯＲ型フラッシュメモリは、メ
モリセルアレイの、たとえばある奇数行を構成するメモ
リセル群に属する各メモリセルの前記第１の不純物拡散
領域から引き出される各端子と、偶数行（すなわち、前
記奇数行の直前または直後の行）を構成するメモリセル
群に属する各メモリセルの前記第１の不純物拡散領域か
ら引き出される各端子とが、共通の信号ラインに接続さ
れてなるＮＯＲ型フラッシュメモリに適用することもで
きる。

【００２７】もちろん、本発明のＮＯＲ型フラッシュメ
モリは、前記奇数行を構成するメモリセル群に属する各
メモリセルの前記第１の不純物拡散領域から引き出され
る各端子と、前記偶数行を構成するメモリセル群に属す
る各メモリセルの前記第１の不純物拡散領域から引き出
される各端子とが、異なる信号ラインに接続されてなる
ＮＯＲ型フラッシュメモリに適用することもできる。

【００２８】さらに、本発明のＮＯＲ型フラッシュメモ
リでは、前記共通の信号ラインに与える電圧値を、書込
み時、消去時および読出し時において同一とすることが
できる。これにより、書込み信号にディレイが生じるこ
とはない。また、書込みに要する時間の短縮によるフラ
ッシュメモリのパフォーマンスを向上させることができ
る。さらに、第１の不純物拡散領域から引き出される端
子の電圧は変動しないので、当該端子に＋１２Ｖ程度の
電圧が生じる従来のスプリットゲート型メモリセルから
構成されるＮＯＲ型フラッシュメモリ（図５（Ｂ）参
照）と比較して、ＦＥＴのジャンクションの耐圧を低く
することができ、回路設計が容易となる。

【００２９】また、本発明のＮＯＲ型フラッシュメモリ
では、前述したように、前記コントロールゲートの前記
フローティングゲートに近接した部位に、当該エッジ部
と当該フローティングゲートとの間にＦＮＴ現象を生じ
させるためのエッジ部を、当該フローティングゲート側
に突出して形成することもでき、また、書込みに際し、
フローティングゲートに多値記憶をさせるように前述の
制御回路を動作させることもできる。

【００３０】

【発明の実施の形態】本発明の電子注入方法およびＮＯ
Ｒ型フラッシュメモリの実施形態を、図を参照しつつ説
明する。

【００３１】図１は、本発明のＮＯＲ型フラッシュメモ
リのメモリセルアレイの一部を示す図、図２（Ａ）は前
記メモリセルアレイのメモリセル（ｎ−ＭＯＳＦＥＴ構
造）の構成を示す図、図２（Ｂ）は（Ａ）に示すメモリ
セルのフローティングゲート近傍の拡大図、図２（Ｃ）
はコントロールゲートとドレイン領域との間のカップリ
ング容量の分布を示す図である。

【００３２】図１において、メモリセル１１と１２、お
よびメモリセル１３と１４は、それぞれ対をなしてい
る。これら各メモリセル対の構成は同一であり、たとえ
ば図２（Ａ）に示すように（図２（Ａ）では、メモリセ
ル１１および１２のみを示す）、基板２０には、メモリ
セル１１と１２と共用の第１の不純物拡散領域（本実施
形態では、ソース領域２１）、メモリセル１１と１２そ
れぞれについての、第１の不純物拡散領域（本実施形態
では、ドレイン領域２２）およびチャネル領域２３が形
成されている。また、各ドレイン領域２２とチャネル領
域２３の境界を含む領域上にフローティングゲート（ポ
リシリコンからなる）２４が、ＳｉＯ_２絶縁体層（図示
しない）を介してそれぞれ形成されている。さらに、各
フローティングゲート２４のさらに上の、各チャネル領
域２３に対応する位置に、ＳｉＯ_２絶縁体層（図示しな
い）を介して、コントロールゲート（ポリシリコンから
なる）２５がチャネル領域２３からソース領域２１側か
ら立ち上がるようにそれぞれ形成されている。

【００３３】なお、図２（Ａ）に示すように、各フロー
ティングゲート２４は上面に凹溝が形成された平板状を
なし、そのコントロールゲート２５側の端縁にはエッジ
部２４１が形成されている。また、各コントロールゲー
ト２５のフローティングゲート２４に近接した部位に
は、フローティングゲート２４側に突出したエッジ部２
５１が形成されている。なお、上記エッジ部２４１およ
び２５１の形成方法は、半導体プロセス技術の分野にお
いて周知であるので説明は省略する。

【００３４】図１および図２（Ａ）に示すように、メモ
リセル１１と１２とは共通のソース端子Ｓ_１を持ち、こ
のソース端子Ｓ_１は、図１に示すように共通のソースラ
インＳＬに接続されている。また、図１に示すように、
メモリセル１１と１２の各ドレイン端子Ｄ_１とＤ_２は、
共通のビットラインＢＬ_ｉ（ｉは、０，１，・・・，Ｍ
−１の何れかであり、Ｍはメモリセルアレイの列数）に
接続されている。なお、図２（Ａ）には図示していない
が、ドレイン端子Ｄ_１とＤ_２は同一の導体層により形成
されている。さらに、図１に示すように、メモリセル１
１と１２の各コントロールゲート端子ＣＧ_１とＣＧ
_２は、ワードラインＷＬ_ｊとＷＬ_ｊ＋１（ｊは、０，
１，・・・，Ｎ−１の何れかであり、Ｎはメモリセルア
レイの行数）にそれぞれ接続されている。

【００３５】メモリセル１３と１４については、図１に
示すように、共通のソース端子Ｓ_３が、前述したソース
ラインＳＬに接続され、各ドレイン端子Ｄ_３とＤ_４が、
共通のビットラインＢＬ_ｉ＋１に接続され、コントロー
ルゲート端子ＣＧ_３とＧ_４が、前述したワードラインＷ
Ｌ_ｊとＷＬ_ｊ＋１にそれぞれ接続されている。

【００３６】ソースラインＳＬ、ビットラインＢＬ_ｉ，
ＢＬ_ｉ＋１、ワードラインＷＬ_ｊ，ＷＬ_ｊ＋１は、図示
しない制御回路に接続されている。この制御回路は、書
込み系、消去系、読出し系の各回路を含んで構成されて
いる。なお、本発明を実施するための上記制御回路の具
体的な構成は、周知技術および本明細書の記載（特に、
以下の説明）から当然に導き出されるので説明は省略す
る。

【００３７】以下、図１および図２（Ａ）〜（Ｃ）を参
照しつつ、本発明のＮＯＲ型フラッシュメモリの書込み
時の動作を、メモリセル１１のフローティングゲート２
４に電子を注入する場合を例にとって説明する。なお、
参考のために、図１に、この場合の各ラインに与えられ
る電圧の具体値を併記しておく。

【００３８】まず、ソースラインＳＬの電圧Ｖ_ＳＬを±
０Ｖ、ビットラインＢＬ_ｉ＋１の電圧Ｖ_{ＢＬｉ＋１}を±
０Ｖ、ワードラインＷＬ_ｊの電圧Ｖ_ＷＬｊを−１０Ｖ、
ワードラインＷＬ_ｊ＋１の電圧Ｖ_{ＷＬｊ＋１}を±０Ｖと
する。図２（Ｂ）に示すように（メモリセル１１につい
てのみ示す）、本実施形態では、ドレイン領域２２とフ
ローティングゲート２４との間にはカップリング容量Ｃ
_ｆｇ／ｄが、フトローティングゲート２４とコントロー
ルゲート２５との間にはカップリング容量Ｃ_{ｆｇ／ｃｇ}
がそれぞれ生ずる。Ｃ_ｆｇ／ｄは、Ｃ_{ｆｇ／ｃｇ}よりで
きるだけ大きいことが好ましく、本実施形態では、Ｃ
_ｆｇ／ｄ：Ｃ_{ｆｇ／ｃｇ}は、８：２となるように設計さ
れている。図２（Ｃ）に、コントロールゲート２５（Ｃ
Ｇ_１）とドレイン領域２２間のカップリング容量分布を
参考のため図示しておく。

【００３９】したがって、図１に示すビットラインＢＬ
_ｉの電圧Ｖ_ＢＬｉが＋５Ｖとなると、メモリセル１１の
フトローティングゲート２４の電位は約＋２Ｖ、すなわ
ちフトローティングゲート２４とコントロールゲート２
５との電位差Ｖ_{ｆｇ／ｃｇ}（図２（Ｂ）参照）は＋１２
Ｖとなる。これにより、コントロールゲート２５に形成
されたエッジ部２５１とフローティングゲート２４の端
縁との間にＦＮＴ現象が生じる。すなわち、コントロー
ルゲート２５とフローティングゲート２４との間の絶縁
体が作っているエネルギー障壁が薄くなり、図２（Ｂ）
のβで示す部分にＦＮＴ現象が生じ、コントロールゲー
ト２５からの電子（ｅ）がフローティングゲート２４に
注入される。なお、コントロールゲート２５に形成され
たエッジ部２５１とフローティングゲート２４の端縁と
の距離は、本実施形態では、３００Åに設定してある。

【００４０】ところで、従来技術においては、メモリセ
ルアレイを、２つのメモリセルの各ソース端子が共通の
ソースラインに対称に接続されるように構成する場合、
図６に示すように、フローティングゲート６４はソース
側に位置するように配置される。なお、図６において、
メモリセル５１〜５４、フローティングゲート６４、お
よびコントロールゲート６５は、図１に示したメモリセ
ル１１〜１４、フローティングゲート２４、およびコン
トロールゲート２５にそれぞれ対応する。図６に、図１
のメモリセル１１に対応するメモリセル５１に書込みが
なされる場合の、各ラインに与えられる電圧の具体値を
併記してある。

【００４１】図５（Ｂ）からわかるように、図５（Ａ）
に示した従来のメモリセルにおいては、消去時（Ｖ_ｄ＝
±０Ｖ，Ｖ_ｃｇ＝＋１５Ｖ）には、メモリセルのフロー
ティングゲート６４とコントロールゲート６５との間に
は、約＋１２Ｖの電圧Ｖ_{ｆｇ／ｃｇ}が印加される。これ
により、フローティングゲート６４に蓄積されている電
子は、ＦＮＴ現象によりコントロールゲート６５に抜き
出される。

【００４２】また、図６に示す従来のメモリセルアレイ
では、特に、パンチスルーによるライトディスターブが
生じやすい。図６に示したメモリセル５１に書込みがな
される場合には、メモリセル５１と異なる行でかつ異な
る列のビットラインに接続された、書込みがなされない
メモリセル（ここではメモリセル５４）のフローティン
グゲート６４とコントロールゲート６５との間に約１０
Ｖの電圧Ｖ_{ｆｇ／ｃｇ}が印加される。このため、メモリ
セル５４のフローティングゲート６４とコントロールゲ
ート６５との間にＦＮＴ現象が生じ易くなり、フローテ
ィングゲート６４に電子が注入される危険性が高くな
る。

【００４３】図１に示したメモリセルアレイでも、消去
時において、図６に示した従来のＮＯＲ型フラッシュメ
モリのメモリセル５１と同様、メモリセル１１のフロー
ティングゲート２４とコントロールゲート２５との間
に、約＋１２Ｖの電圧Ｖ_{ｆｇ／ｃｇ}が印加され。これに
より、ＦＮＴ現象が生じ、フローティングゲート２４に
蓄積されている電子はコントロールゲート２５に抜き出
される（後述する、図３参照）。

【００４４】ところが、図１に示したメモリセルアレイ
では、書込みがなされているメモリセル１１と同一の行
でかつ異なる列のビットラインに接続された、書込みが
なされないメモリセル（ここではメモリセル１３）で
は、フローティングゲート２４とコントロールゲート２
５との間に印加される電圧は約＋８Ｖ程度である。

【００４５】このため、メモリセル１１の書込みの際
に、メモリセル１３のフローティングゲート２４とコン
トロールゲート２５との間にＦＮＴ現象による電子注入
が行われる危険性は極めて低くなる。特に、メモリセル
１１の書込みに使用される電源電圧Ｖ_ＷＬｊ（ここでは
−１０Ｖ）をある程度変化させても、上記危険性は高く
ならないので、フローティングゲート２４に多値記憶を
させることが容易となる。

【００４６】つぎに、図２（Ａ）に示したメモリセルを
用いたフラッシュメモリの、消去時の動作を図３によ
り、また書込み時の動作を図４により説明する。なお、
参考のために、図３および図４に、消去の場合および書
込みの場合の各部の電圧の具体値を併記しておく。消
去の際には、図３に示すように、ソースラインＳＬの電
圧Ｖ_ＳＬを±０Ｖ、ビットラインＢＬ_ｉの電圧Ｖ_ＢＬｉ
およびビットラインＢＬ_ｉ＋１の電圧Ｖ_{ＢＬｉ＋１}をそ
れぞれ±０Ｖとし、ワードラインＷＬ_ｊの電圧Ｖ_ＷＬｊ
およびワードラインＷＬ_ｊ＋１の電圧Ｖ_{ＷＬｊ＋１}を＋
１５Ｖとする。

【００４７】前述したように（図２（Ａ），（Ｂ）参
照）、ドレイン領域２２とフローティングゲート２４と
の間のカップリング容量Ｃ_ｆｇ／ｄと、フトローティン
グゲート２４とコントロールゲート２５との間のカップ
リング容量Ｃ_{ｆｇ／ｃｇ}との比は、８：２となるように
設計されているので、図３における各メモリセル１１〜
１４のフトローティングゲート２４とコントロールゲー
ト２５との間の電位差Ｖ_{ｆｇ／ｃｇ}は、＋１２Ｖとな
る。これにより、フローティングゲート２４に形成され
たエッジ部２４１とコントロールゲート２５との間にＦ
ＮＴ現象が生じ、図２（Ｂ）のγでも示すようにフロー
ティングゲート２４に蓄積されている電子がコントロー
ルゲート２５側に抜き出される。なお、フローティング
ゲート２４に形成されたエッジ部２４１とコントロール
ゲート２５との最端距離は、本実施形態では、約３００
ｎｍに設定してある。

【００４８】読出しを、たとえばメモリセル１１につい
て行う場合には、図４に示すように、ソースラインＳＬ
の電圧Ｖ_ＳＬを±０Ｖ、ビットラインＢＬ_ｉの電圧Ｖ
_ＢＬｉを＋５Ｖ、ビットラインＢＬ_ｉ＋１の電圧Ｖ
_{ＢＬｉ＋１}を±０Ｖとし、ワードラインＷＬ_ｊの電圧Ｖ
_ＷＬｊを＋５Ｖ、ワードラインＷＬ_ｊ＋１の電圧Ｖ
_{ＷＬｊ＋１}を±０Ｖとする。

【００４９】ビットラインＢＬ_ｉには、図示ない制御回
路が接続されており、当該制御回路の読出し系回路がビ
ットラインＢＬ_ｉを流れる電流を検出する。

【００５０】ところで、図６に示したような、ソースラ
インＳＬの電位が、書込み時、消去時または読出し時に
おいて変動する従来のＮＯＲ型フラッシュメモリでは、
前述したように、（１）ソースライン幅を広くする、
（２）ソース領域の拡散層上をアルミニウム配線で裏打
ちする、（３）化合物をソース領域の拡散層上に形成す
る等により、ソースラインのＣＲ回路の低抵抗化の措置
を講じなければならない。

【００５１】これに対し、本実施形態では、図１、図
３、図４に示されているように、書込み、消去、読出し
に際し、何れの場合にもソースラインＳＬの電圧Ｖ_ＳＬ
を常に±０Ｖとできる。したがって、制御回路によるソ
ースラインＳＬの電圧制御は簡易化できる。

【００５２】また、図５（Ａ），（Ｂ）および図６に示
した従来のＮＯＲ型フラッシュメモリでは、ＣＨＥによ
る書込みを行っているため、ソースラインＳＬを流れる
電流Ｉ_ＳＬは、数百ｎＡ〜数μＡのオーダとなるのに対
し、本発明のＮＯＲ型フラッシュメモリでは、ＦＮＴ現
象を使用した書込みを行っているため、ソースラインＳ
Ｌに流れる電流電流Ｉ_ＳＬは、数ｐＡ〜数十ｐＡのオー
ダとなる。したがって、本発明のＮＯＲ型フラッシュメ
モリは、上記従来のＮＯＲ型フラッシュメモリと比較し
て消費電力を小さくでき、またチャージポンプの大きさ
も小さくすることができる。

【００５３】

【発明の効果】（１）従来のスプリットゲート型のメ
モリセルからなるフラッシュメモリでは、ドレイン・ソ
ース間に定常的な電流（メモリセル１つあたり、数百ｎ
Ａ〜数μＡ）を流し、ＣＨＥによりフローティングゲー
トに電子を注入している。これに対し、本発明では、コ
ントロールゲートとフローティングゲートとの間のＦＮ
Ｔ電流（メモリセル１つあたり、たとえば数十ｐＡ程
度）により、フローティングゲートへの電子の注入を行
っている。したがって、（ａ）書込み時電流を従来に比べて極めて小さくでき
る。

【００５４】（ｂ）チャージポンプ回路のポンプ容量を
大幅に小さくする（すなわち、チャージポンプ部分のレ
イアウトを小さくしてフラッシュメモリの小型化を促進
する）ことができる。

【００５５】（ｃ）定電流源回路が不要となり、また書
込みを完全な電圧制御にのみにより行うことができるの
で、書込み制御や、書込み系の回路の設計が容易とな
る。

【００５６】（ｄ）書込み並列規模を大きくでき、した
がって書込み時間の短縮を図ることができる。（２）従
来のスプリットゲート型のメモリセルと異なり、ソース
ラインの電圧を制御する必要がない。したがって、フラ
ッシュメモリの書込み、消去、読出し等の制御が容易と
なる。

【００５７】（３）従来のスプリットゲート型のメモリ
セルからなるフラッシュメモリでは、ソース・ドレイン
間に約＋１２Ｖ程度の高い電圧が印加されるため、書き
込み時におけるパンチスルーマージンを十分に確保する
ことができなかった。これに対して、本発明では、ソー
ス・ドレイン間には約＋５Ｖ程度の電圧しか印加されな
いため、パンチスルー対策が軽減され、半導体プロセス
の簡略・短縮化を促進することができる。

【００５８】（４）あるメモリセルに書込みがなされて
いる場合において、他のメモリのフローティングゲート
とコントロールゲートとの間に印加される電圧を、従来
のスプリットゲート型のメモリセルからなるフラッシュ
メモリに比べて低く（約＋８Ｖ程度）できる。しがたっ
て、ライトディスターブに強いフラッシュメモリの提供
が可能となる。

【００５９】（５）上記（１）（ｃ），（４）等にも関
連するが、書込み時に、フローティングゲートとコント
ロールゲートとの間に印加する書込み電圧のマージンを
大きくとることができる等、制御性に優れているため、
多値記憶に適している。

【００６０】（６）以上（１）〜（５）の理由により小
型コンピュータの外部記憶装置等の用途への応用が期待
される。

【図面の簡単な説明】

【図１】本発明のＮＯＲ型フラッシュメモリのメモリ
セルアレイの一部を示し、かつ書込み時の各部電圧を併
記した回路図である。

【図２】（Ａ）は図１のメモリセルアレイを構成する
メモリセルを示す図、（Ｂ）は（Ａ）のメモリセルのコ
ントロールゲート近傍の拡大図、（Ｃ）はコントロール
ゲートとドレイン領域間のカップリング容量の分布を示
す図である。

【図３】図１に示したメモリセルアレイと同様のメモ
リセルアレイの一部を示し、かつ消去時の各部電圧を併
記した回路図である。

【図４】図１に示したメモリセルアレイと同様のメモ
リセルアレイの一部を示し、かつ読出し時の各部電圧を
併記した回路図である。

【図５】（Ａ）は従来のＮＯＲ型フラッシュメモリの
メモリセルの構成を示す図、（Ｂ）は（Ａ）のメモリセ
ルの書込み時、消去時および書込み時の各部の電圧を示
す図である。

【図６】従来のＮＯＲ型フラッシュメモリのメモリセ
ルアレイの一部を示し、かつ書込み時の各部電圧を併記
した回路図である。

【符号の説明】

１１〜１４スプリットゲート型のメモリセル２０基板２１ソース領域（第１の不純物拡散領域）２２ドレイン領域（第２の不純物拡散領域）２３チャネル領域２４フローティングゲート２４１フローティングゲートに形成したエッジ部２５コントロールゲート２５１コントロールゲートに形成したエッジ部Ｓ_１，Ｓ_３ソース端子Ｄ_１〜Ｄ_４ドレイン端子ＣＧ_１〜ＣＧ_４コントロールゲートＳＬソースラインＢＬ_ｉ，ＢＬ_ｉ＋１ビットラインＷＬ_ｊ，ＷＬ_ｊ＋１ワードライン

Claims

【特許請求の範囲】

【請求項１】基板に第１の不純物拡散領域、第２の不
純物拡散領域およびチャネル領域が形成され、前記基板の、前記第２の不純物拡散領域と前記チャネル
領域の境界を含む領域上にフローティングゲートが形成
され、さらに、当該フローティングゲート上にコントロールゲートが前
記チャネル領域の前記第１の不純物拡散領域側から立ち
上がるように形成され、てなるスプリットゲート型メモ
リセルの、フローティングゲートへの電子注入方法であ
って、ファウラー・ノルドハイム・トンネル現象を使用して、
前記コントロールゲートからフローティングゲートに電
子を注入することを特徴とするフローティングゲートへ
の電子注入方法。
【請求項２】前記コントロールゲートと、前記フロー
ティングゲートとの間の電圧Ｖ_{ｆｇ／ｃｇ}を、Ｖ_{ｃｇ／２ｎｄ}×｛Ｃ_{ｆｇ／２ｎｄ}／（Ｃ_{ｆｇ／ｃｇ}＋
Ｃ_{ｆｇ／２ｎｄ}）｝ただし、Ｖ_{ｃｇ／２ｎｄ}；前記コントロールゲートと前記第２の
不純物拡散領域との間に印加する電圧、Ｃ_{ｆｇ／ｃｇ}；前記コントロールゲートと前記フローテ
ィングゲートとの間のカップリング容量、Ｃ_{ｆｇ／２ｎｄ}；前記フローティングゲートと前記第２
の不純物拡散領域との間のカップリング容量、に基づき
制御することを特徴とする請求項１に記載のフローティ
ングゲートへの電子注入方法。
【請求項３】前記コントロールゲートの前記フローテ
ィングゲートに近接した部位に、当該フローティングゲ
ート側に突出したエッジ部を形成し、当該エッジ部と当
該フローティングゲートとの間にファウラー・ノルドハ
イム・トンネル現象を生じさせることを特徴とする請求
項１または２に記載のフローティングゲートへの電子注
入方法。
【請求項４】前記フローティングゲートに蓄積される
電子量が、書込み後に複数の値を持つように、当該フロ
ーティングゲートに電子を注入することを特徴とする、
請求項１〜３の何れかに記載のフローティングゲートへ
の電子注入方法。
【請求項５】メモリセルアレイと、書込み系、消去系
および読出し系の回路を含む制御回路とを有する、ＮＯ
Ｒ型フラッシュＥＥＰＲＯＭであって、前記メモリセルは、基板に第１の不純物拡散領域、第２の不純物拡散領域お
よびチャネル領域が形成され、前記基板の、前記第２の不純物拡散領域と前記チャネル
領域の境界を含む領域上にフローティングゲートが形成
され、さらに、当該フローティングゲート上にコントロールゲートが前
記チャネル領域の前記第１の不純物拡散領域側から立ち
上がるように形成され、てなるスプリットゲート型の構
造をなし、前記メモリセルアレイの各ワードラインは対応する行の
前記メモリセルのコントロールゲート端子に、各ビット
ラインは対応する列の前記メモリセルの第２の不純物領
域にそれぞれ接続され、前記制御回路は、書込みに際し、ファウラー・ノルドハイム・トンネル現
象を使用して、コントロールゲートからフローティング
ゲートに電子を注入し、消去に際し、ファウラー・ノルドハイム・トンネル現象
を使用して、フローティングゲートからコントロールゲ
ートに電子を抜き出し、読出しに際し、前記第１の不純物拡散領域、前記第２の
不純物拡散領域および前記コントロールゲートとからな
るトランジスタがオン状態となるように動作したとき
に、前記第１の不純物拡散領域と、前記第２の不純物拡
散領域との間を流れる電流の値を検出する、ことを特徴
とするＮＯＲ型フラッシュＥＥＰＲＯＭ。
【請求項６】前記コントロールゲートの前記フローテ
ィングゲートに近接した部位に、当該エッジ部と当該フ
ローティングゲートとの間にファウラー・ノルドハイム
・トンネル現象を生じさせるためのエッジ部を当該フロ
ーティングゲート側に突出して形成してなることを特徴
とする請求項５に記載のＮＯＲ型フラッシュＥＥＰＲＯ
Ｍ。
【請求項７】前記メモリセルアレイの、ある行を構成
するメモリセル群に属する各メモリセルの前記第１の不
純物拡散領域から引き出される各端子と、その行の直前
または直後の行を構成するメモリセル群に属する各メモ
リセルの前記第１の不純物拡散領域から引き出される各
端子とが、共通の信号ラインに接続されてなることを特
徴とする請求項５または６に記載のＮＯＲ型フラッシュ
ＥＥＰＲＯＭ。
【請求項８】前記共通の信号ラインに与えられる電圧
値が、書込み時、消去時および読出し時において同一で
あることを特徴とする請求項５〜７の何れかに記載のＮ
ＯＲ型フラッシュＥＥＰＲＯＭ。
【請求項９】前記制御回路の書込み系の回路または消
去系の回路は、書込みまたは消去に際し、前記コントロールゲートと、前記フローティングゲート
との間の電圧Ｖ_{ｆｇ／ｃｇ}を、Ｖ_{ｃｇ／２ｎｄ}×｛Ｃ
_{ｆｇ／２ｎｄ}／（Ｃ_{ｆｇ／ｃｇ}＋Ｃ_{ｆｇ／２ｎｄ}）｝
ただし、Ｖ_{ｃｇ／２ｎｄ}；前記コントロールゲートと前
記第２の不純物拡散領域との間に印加する電圧、Ｃ
_{ｆｇ／ｃｇ}；前記コントロールゲートと前記フローティ
ングゲートとの間のカップリング容量、
Ｃ_{ｆｇ／２ｎｄ}；前記フローティングゲートと前記第２
の不純物拡散領域との間のカップリング容量に基づき制
御することを特徴とする請求項５〜８の何れかに記載の
ＮＯＲ型フラッシュＥＥＰＲＯＭ。
【請求項１０】前記制御回路の書込み系の回路は、書
込みに際し、前記フローティングゲートに蓄積される電
子量が、書込み後に複数の値を持つように、当該フロー
ティングゲートに電子を注入することを特徴とする請求
項５〜９の何れかに記載のＮＯＲ型フラッシュＥＥＰＲ
ＯＭ。