TWI309419B - Nonvolatile semiconductor memory device, and method for reading, writing and erasing the same - Google Patents

Nonvolatile semiconductor memory device, and method for reading, writing and erasing the same Download PDF

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Description

1309419 九、發明說明： 【發明所肩技術領域】 本發明係有關於一種非依電性半導體記憶裝置及其讀 出方法、寫入方法及消去方法。 5 【】 近來，有一藉選擇電晶體及記憶體細胞電晶體構成記 憶體細胞之非依電性半導體記憶裝置的提案（參考專利文 獻1及2)。 在如此非依電性半導體記憶裝置中，藉列解碼器或行 10解碼器適當選擇位元線、字線、源極線等，以選擇記憶體 細胞，並對於所選擇之記憶體細胞進行資訊的讀出、寫入、 消去等。 此外，本發明之背景技術有下列文獻。 [專利文獻1 ]曰本國發明專利申請案公開公報第2〇〇5_丨1697〇號 15 [專利文獻2]曰本國發明專利申請案公開公報第細_122772號 [專利文獻3]曰本國發明專利申請案公開公報細…遞號 淮’所提案之非依電性半導體記憶裝置中，不管是列 解碼益或行解碼器都是採用高财慶電路(高電壓電路)。在高 对壓電路使用有形成有閘極絕緣膜較厚之高耐麼電晶體， 2〇因此很難以高速讀出業已寫入記憶體細胞之資訊。 C 明内】 ，本毛月之目的係於提供一種可以高速動作之非依電性 半導體記憶裝及其讀出方法、寫入方法及消去方法。 、本七月之觀點，乃提供一種非依電性半導體記憶 5 1309419 10 15 襄置’該非依電性半導體記憶裝置ϋ有：記憶體細胞陣 列，係由多數具有選擇電晶體及與前述選擇電晶體連接之 記憶體細胞電晶體之記憶體細胞排列成矩陣狀而形成者； 位元線，係共通連接位於相鄰接之兩列上之多數前述選擇 電晶體之汲極者；第1字線，係共通連接位於同一行之多數 前述記憶體細胞電晶體之控制閘極者；第2字線，係共通連 接位於同一行上之多數前述選擇電晶體之選擇閘極者；源 極線，係共通連接位於相鄰接之兩行上之多數前述記憶體 細胞電晶體之源極者；第！列解碼器，係與多數前述位元線 j多數前述源極線相連接，且用以控制前述多數位元線及 ^述夕數源極線之電位者；第丨行解碼器，係與多數前述第 子線相連接’且用以控制前述多數第1字線之電位者；第2 連接，且__ 源極綠^ 列解蜗器，係與多數前述 二笛目' 接’且用以控制前述多數源極線之電位者，又， 1列解竭器係藉其对壓較前述第1行解碼器及前述第 2列解碼器更低 〗江弟 耐壓較前述第-二前述第2行解碼器係藉其 成仃解鳴器及前述第2列解碼器更低之電路構 憶裝=3 = 1點’祕供—種非依電性半導體言己 _細胞：係包含有： 電晶體連接之糾與前述選擇 狀而形成者；位元線晶體之記憶體細胞排列成矩陣 、、，係共通連接位於相鄰接之2列上之多 20 II------ - ★〜·— I前述選擇電晶體之没極者；以字線，係共通連接位於同 行之多數前述記憶體細胞電晶體之控制閘極者；第2字 緣，係共通連接位於同一行上之多數前述選擇電晶體之選 槔閘極者；源極線，係共通連接位於相鄰接之兩行上之多 述記憶體細胞電晶體之源極者；以列解碼器，係^ ，財述位元線及多數前述源極線相連接，且用以控制前述 :數位元線及前述多數源極線之電位者；第丨行解碼器，係 、多數前述第1字線相連接，且用以㈣前述多數第i字線 ^電位者；第2行解碼器，係與多數前述第2字線相連接， =控制前述多數第2字線之電位者;及，第2列解碼器， =前述源極線相連接’且用以控制前述多數源極線 2位，前述第1列解碼器係藉-其耐壓較前述第！ =馬器及前述第2_碼器更低之電路構成者， 2仃解碼器係藉一其耐壓較 j江第 解碼器更低之電路構成者^ 及前述第2列 讀出方;半導體記憶裝置之 步驟，即：藉前述第1列解碼器而對一 述記憶體細胞之前述選^條别述位元線係與-個前 前述第1列解碼器而將H晶體之前述沒極相連接者，·藉 極線係相對於前述—條位别述源極線接地，該一條前述源 記憶體細㈣私,_==糊讀前述一個 者；藉前述第!行解碼/ 體之前述源極相連接 屢，該-條前述扪字線::1 一條前述第】字線施加第2電 «細胞電晶體之前一個記億體細胞之前述記 攻控制間極相連接者；及，藉前述第2 1309419 丨9受1!. 2日#,1：·替^ 行解碼15而對—條前述第2字線施加第3電壓，該-條前述 第2子線係與前述—個記憶體細胞之前述選擇電晶體之前 述選擇閘極相連接者；藉以上步驟，根據前述一條位元線 之電位，璜出業已寫入前述一個記憶體細胞之資訊。 依本發明之又一觀點，提供一種非依電性半導體記憶 農置之讀出方法，該非依電性半導體記憶裝置包含有：記 憶體細胞陣列，係由多數具有選擇電晶體及與該選擇電晶 體連接之記憶體細胞電晶體之記憶體細胞排列成矩陣狀而 =成者；位元線’係共通連接位於相鄰接之㈣上之多數 1前述，擇=晶體之沒極者W字線，係共通連接位於同一 订之多數前述記憶體細胞電晶體之控制問極者；幻字線， 極去、連接位於同一灯上之多數前述選擇電晶體之選擇間 者^極線，係共通連接位於相鄰接之兩行上之多數前 15 20 :::細胞電晶體之源極者’·第冽解妈器，係與多數前 述位兀線及多數前述源極線相連接 ::::r數源極― 位者.第2^相連接，且用以控制前述多數第1字線之電 二二2仃解碼器，係與多數前述第2字線相 乂控.述多數第2字線之電 與多數前述源極線相連接，且用以㈣幻列解碼器，係 電位者，又，前述第丨列解竭器传=二述多數源極線之 碼器及前述第2列解碼器更低之電糾冓成^别述第1行解 解碼器係藉其耐魏前述第咕 ^，且前述第2行 更低之電路_，t_ 列解碼器 隐裝置之讀出方 8 1309419 年月曰修正替換頁 Q7 \9.2J3, 10 法包含有下列步驟，即：藉前述第1行解喝器而對前述多數 第1字線施加第1電壓，且藉前述第丨列解邮而對前述多數 位元線及前述多數源極線施加第2電壓；藉前述列解碼 器而選擇地對-條前述位元線施加第3電壓，且藉前述第i 列解碼器而將-條前述祕祕地，而該_條前述位元線 係與-個歧記憶體細胞之前述選擇電㈣之前述及極相 連接，又該第3電壓係等於或高於前述第2電壓，且該—條 ，述源極線係與前述-個記憶體細胞之前述記憶體細胞電 晶體之前述源極相連接者；藉前述第2行解碼器而對—條前 述第2字線施加第4電壓，且根據前述一條位元線之電位= 出業已寫入前述一個記憶體細胞之資訊，而該-條前述第2 字線係與前述-個職體細胞之前述_電㈣之 擇閘極相連接者。 ' 本發月之又觀點，提供一種非依電性半導體記憶 15裝置之讀出方法，該非依電性半導體記憶裝置包含有°·;
紐細胞陣列’係、由多數具有選擇電晶體及與前述選擇電 晶體連接之記憶體細胞電晶體之記憶體細胞排列成矩陣狀 而形成者；位元線，係共通連接位於相鄰接之兩列上之多 j前述選擇電晶體之汲極者；第1字線，係共通連接位於同 20订之多數别述記憶體細胞電晶體之控制間極者；第2字 I:::通連接位於同一行上之多數前述選擇電晶體之選 朴者，源極線，係共通連接位於相鄰接之兩行上之多 數f述記憶體細胞電晶體之源極者；以列解碼器，係與多 數别述位元線及多數前述源極線相連接，且用以控制前述 9 1309419 夕 9^1·· 2曰聲正替換頁 夕數位元線及前述多數源極'行解石馬器，係 與多數前述第1字線相連接控㈣述辣第】字線 之電位者；第2行解碼器，係與多數前述第2字線相連接， 且用以控制前述多數第2字線之電位者；及，第2列解碼器， 係與多數前述源極線相連接，且用以控制前述多數源極線
之電位者’又，别述第丨列解碼器係藉其耐壓較前述第上行 解碼器及前述第2列解碼器更低之電路構成者，且前述第2 ^解碼器雜其财壓較前述第丨行解碼器及前述第2列解碼 器更低之電路構成者，該非依電性半導體記憶裝置之讀出 10方法包含有下列步驟，即：藉前述第1行解碼器而對前述多 數第1字線施加第1電壓，且藉前述第i列解碼器而對前述多 數位元線及前述多數源極線施加第2電壓；藉前述^列解 I器而選擇地對-條4述位元線施加高於第2電壓之第3電 壓二且藉前述幻列解碼器而將一條前述源極線接地，該一 条則述位元線係與_條前述記憶體細胞之前述選擇電晶體
之刚述祕相連接者，該—條前述源極線係相對於前述一 條位元線而位於第！側且與前述—個記憶體細胞之前述記 憶體細胞電晶體之前述源極相連接者；及，藉前述第2行解 碼器而對一條前述第2字線施加第4電壓，且比較與前述- 條源極線相異之另—條前述源極線之電位及前述-條位元 冰之電位以項出業已寫入前述一個記憶體細胞之資訊， 該-條前述第2字_與前述_個記憶體細胞之前述選擇 電晶體之前述選擇閘極相連接者。 依本發明之又一觀點 提供一種非依電性半導體記憶 1309419 1309419 10 裝置之寫入方法，該非依電性半導體記憶裝置包含有：記 憶體細胞陣列，係由多數具有選擇電晶體及與該選擇電晶 體連接之記憶體細胞電晶體之記憶體細胞排列成矩陣狀而 形成者；位元線，係共通連接位於相鄰接之兩列上之多數 剛述選擇電晶體之&極者；帛丨字線，係共通連接位於同 —行之多數前述記憶體細胞電晶體之控制閘極者；第2字 線’係共通連接位於同一行上之多數前述選擇電晶體之選 擇閘極者m係共通連接位於相鄰接之兩行上之多 數前j記憶體細胞電晶體之源極者；帛1列解碼器，係與 多數别述位7L線及多數前述源極線相連接，且用以控制前 逑多數位元線及前述多數源極線之電位者；第丨行解碼写， 係與多數前述第丨字線相連接，且肋控制前述多數^ 15 :ΠΓ;第2行解碼器，係與多數前述第2字線相 妾’且用以控制前述多數第2字線之電位者；及 ==::=源!：接，，前述 較_行解 者，且前am、 Μ低之電路構成 Μ第2仃解碼㈣藉其耐壓 及前述第2列解碼器更 《第1仃解碼盗 20 體3己憶裝置之寫人方法包含有下列步驟 概h 列解碼器而將-條前述·精則述第1 與-個前述脚" 亥—條前述位元線係 接者;藉前述第2物器而“:體之恤及極相連 電壓，令一條， Η“述源極線施加第i 11 1309419 年月替換百 2 3 電晶 第1側且與前述-個記憶體體細胞之前述記憶體細胞 條 條 體之刚述源極相連接者；藉前述第丨列解碼器而對另一 位兀線細加第2電壓’該另一條位元線係相對於前述一 源極線而位於前述第1側且與前述一條源極線相鄰接者； 5藉前述第1行解碼器而對一條前述第2字線施加第3電壓， 該一條前述第1字線係與前述一個記憶體細胞之前述記憶 體細胞電晶體之前述控制閘極相連接者；&，藉前述第^
行解碼器而對—條前述第2字線施加第4電壓，該一條前 述第2字線係與前述—個記憶體細胞之前述選擇電晶體之 1〇前述選擇閉極相連接者，藉以上步驟，將資訊寫入前述一 個記憶體細胞。 依本毛明之又-觀點，提供一種非依電性半導體記情 裝置之寫入方法，該非依電性半導體記憶裝置包含有：記 憶體細胞陣列，係由多數具有選擇電晶體及與該選擇電晶 15體連接之記憶體細胞電晶體之記憶體細胞排列成矩陣狀曰而曰 形成者；位元線，係共通連接位於相鄰接之兩列上之 前述選擇電晶體之沒極者；以字線，係共通連接位於 订之多數前述記憶體細胞電晶體之控制閘極者；第2字 係共通連接位於同—行上之多數前述選擇電晶體之^擇門 2〇極者；源極線，係共通連接位於相鄰接之兩行上之二 述記憶體細胞電晶體之源極者；第丨贿碼^，細夕别 護電晶體為中介而與多數前述位元線相連接，並以= 電晶體為中介而與多數前述源極線相連接，且用以押制1 述多數位元線及前述多數源極線之電位者；第！行解 12 1309419 .. 一 係與多數前述第1字線相連接，且用以控制前述多數第斤 線之電位者’’第2行解竭器，係以第3保護電晶體為中介而 與多數前述第2字線相連接，且用以控制前述多數第2字線 之電位者；第2騎馬n，係與多數前賴極線相連接，且 5用以控制前述多數源極線之電位者；及，控制電路，係用 以控制多數前述第1保護電晶體、多數前述第2保護電晶體 及夕數别述第3保護電晶體者，又’前述第1列解碼器係藉 其耐壓較前述第1行解碼器及前述第2列解碼器更低之電路 構成者’且前述第2行解碼器係藉其雜較前述第1行解瑪 器及前述第2列解碼器更低之電路構成者，該非依電性半導 體義裝置之寫入方法包含有下列步驟，即：藉由前述控 制電路控制前述第2保護電晶體，以將前述多數源極線相對 ㈣f第1行解碼器呈電性分離；藉前述第丨列解碼器而將 15 述位元線接地’該—條前述位元線係與-個前述記 隐體、、’田胞之則述選擇電晶體之前述沒極相連接者；藉前述 第2列解碼器而對—條前述源極線施加第1電壓，該一條前 ^原極線係相對於前述—條位元線而位於第1側且與前述 :固::、體細胞之記憶體細胞電晶體之前述源極相連接 20 Μ第1列解瑪器而對另—條前述位元線施加第2電 二二厂条前述位元線係相對於前述-條源極線而位於 | '第1側且與前述—條 碼器而對__槐_ Μ財’❹述第1订解 線係與前、f J述第1字線施加第3電慶，該—條前述第！字 述控制開_1固=體1 胞之前述記憶體細胞電晶體之前 者，藉前述第2行解碼H而對-條前述第 13 1309419 -
Ln，刪 2字線施加第4電壓，锋一條前述第2字線係與前述一個記憶 體細胞之前述選擇電晶體之前述選擇閘極相連接者，藉以 上步驟，將資訊寫入前述一個記憶體細胞。 依本發明之又一觀點，提供一種非依電性半導體記憶 5 裝置之消去方法，該非依電性半導體記憶裝置包含有：記 憶體細胞陣列，係由多數具有選擇電晶體及與該選擇電晶 體連接之記憶體細胞電晶體之記憶體細胞排列成矩陣狀而 形成者；位元線，係共通連接位於相鄰接之兩列上之多數 ί 前述選擇電晶體之汲極者；第1字線，係共通連接位於同一 10 行之多數前述記憶體細胞電晶體之控制閘極者；第2字線， 係共通連接位於同一行上之多數前述選擇電晶體之選擇閘 極者；源極線，係共通連接位於相鄰接之兩行上之多數前 述記憶體細胞電晶體之源極者；第1列解碼器，係以第1保 護電晶體為中介而與多數前述位元線相連接，並以第2保護 15 電晶體為中介而與多數前述源極線相連接，且用以控制前 述多數位元線及前述多數源極線之電位者；第1行解碼器， Β 係與多數前述第1字線相連接，且用以控制前述多數第1字 線之電位者；第2行解碼器，係以第3保護電晶體為中介而 與多數前述第2字線相連接，且用以控制前述多數第2字線 20 之電位者；第2列解碼器，係與多數前述源極線相連接，且 用以控制前述多數源極線之電位者；及，控制電路，係用 以控制多數前述第1保護電晶體、多數前述第2保護電晶體 及多數前述第3保護電晶體者，又，前述第1列解碼器係藉 其耐壓較前述第1行解碼器及前述第2列解碼器更低之電路 14 1309419 曰修正替換頁 構成者’且前述第2行解思^] 器及前述第2列解碼器更低之較前述第1行解瑪 體記憶裝置之消去方法包路構成者’該非依電性半導 5 10 制電路控制前述第^護電晶體，藉由前述控 於前述第1行解碼哭齋从^ ^使别述夕數位元線相對 _電晶體 ！为離;藉由前述控制電路控制前述 碼器電性分述Μ源極線相騎前述第1行解 體，《將=第;述控制電路控制前述第3保護電晶 離；藉前於前述多數第2字線電性分 消去*…前::：：數第一壓， [發明之效果] 、依本，明，控制共通連接選擇電晶體之汲極之位元線 : 第1 ’丨解碼器係藉可做高速動作之低電;1電路構 成且控制共通連接選擇電晶體之選擇閘極之第2字 線’電位之第2行解碼器係藉可做高速動作之低電壓電路 構成者纟項出業已寫入記憶體細胞電晶體之資訊時，可 藉第1列解碼器控制共通連接記憶體細胞電晶體之源極之 源，線.依本發明，可提供一種非依電性半導體記憶裝置， 於讀出業已寫入記憶體細胞電晶體之資訊時，可以高速控 20制位元線、源極線及第2字線，因此可高速讀出業已寫入 έ己憶體細胞電晶體之資訊者。 又，在本發明中，選擇電晶體藉NM〇s電晶體構成， 因此與藉PMOS電晶體構成選擇電晶體之形態相比，更能 促成動作速度之高速化。 15 1309419 [圖式簡單說明] 第1圖係一電路圖 性半導體記憶裝置。 第2圖係一俯視圖 5性半導體記憶裝置之記憶體細胞陣列。 37¾¾姆換頁 1 ' —·..一 J 顯示本發明第1實施形態之非依 顯示本發明第1實施形態之非依
第3圖係第2圖中A-A'線處剖視圖。 第4圖係第2圖中B-B '線處剖視圖。
第5圖係第2圖中C-C'線處剖視圖。 第6圖係-示意圖’顯示本發明幻實施形態之非依電 性半導體記憶裝置之讀出方法、“方法及消去方法。 第7圖係-示意圖，顯示本實施形態之非依電性半導體 記憶裝置之讀出方法。 第8圖係-時程圖，顯示本實施形態之非依電性半導體 記憶裝置之讀出方法。 — 第9圖係一電路圖，顯示本實施形態之非依電性半導體 記憶裝置之寫入方法。 第10圖係-時程圖，顯示本實施形態之非依電性半導 體記憶裝置之寫入方法。 第11(a)、11(b)®係-製程剖視圖⑴，顯示本發明第】 20實施形態之非依電性半導體記憶裝置之製造方法。 第12(a)、12(b)圖係一製程剖視圖（2)，顯示本發明第ι 實施形態之非依電性半導體記憶裝置之製造方法。 第13(a)、13(b)圖係一製程剖視圖（3)，顯示本發明第i 實施形悲之非依電性半導體記憶裝置之製造方法。 16 1309419 年月日修iL替換頁 ELJiL^-3—- 第14(a)、14(b)圖係一製程剖視圖（4)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 第15(a)、15(b)圖係一製程剖視圖（5)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 5 第16(a)、16(b)圖係一製程剖視圖（6)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 1 第17(a)、17(b)圖係一製程剖視圖（7)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 • 第18(a)、18(b)圖係一製程剖視圖（8)，顯示本發明第1 10 實施形態之非依電性半導體記憶裝置之製造方法。 第19(a)、19(b)圖係一製程剖視圖（9)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 第20(a)、20(b)圖係一製程剖視圖（10)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 15 第21圖係一製程剖視圖（11)，顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 ® 第22圖係一製程剖視圖（12)，顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 P 第23圖係一製程剖視圖（13)，顯示本發明第1實施形態 ^ 20 之非依電性半導體記憶裝置之製造方法。 第24圖係一製程剖視圖（14)，顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 第25圖係一製程剖視圖（15)，顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 17 1309419 第26圖係一製程剖視圖（16)，顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 第27圖係一示意圖，顯示本發明第2實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 5 第28圖係一電路圖，顯示本發明第2實施形態之非依電 性半導體記憶裝置之讀出方法。 ‘第29圖係一時程圖，顯示本發明第2實施形態之非依電 性半導體記憶裝置之讀出方法。 • 第30圖係一示意圖，顯示本發明第3實施形態之非依電 10 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第31圖係一時程圖，顯示本發明第3實施形態之非依電 性半導體記憶裝置之讀出方法。 第32圖係一電路圖（1)，顯示本發明第3實施形態之非依 電性半導體記憶裝置之讀出方法。 15 第33圖係一電路圖（2)，顯示本發明第3實施形態之非依 電性半導體記憶裝置之讀出方法。 ® 第34圖係一電路圖（3)，顯示本發明第3實施形態之非依 電性半導體記憶裝置之讀出方法。 第35圖係一電路圖，顯示本發明第4實施形態之非依電 >20 性半導體記憶裝置。 第36圖係一示意圖，顯示本發明第4實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第37圖係一時程圖，顯示本發明第4實施形態之非依電 性半導體記憶裝置之讀出方法。 18 1309419 年』 第38圖係一電路圖（1)，顯示本發明第4實施形態之非依 電性半導體記憶裝置之讀出方法。 第39圖係一電路圖（2)，顯示本發明第4實施形態之非依 電性半導體記憶裝置之讀出方法。 5 第40圖係一電路圖（3)，顯示本發明第4實施形態之非依 電性半導體記憶裝置之讀出方法。 ‘第41圖係一電路圖，顯示本發明第5實施形態之非依電 性半導體記憶裝置。 • 第42圖係一示意圖，顯示本發明第5實施形態之非依電 10 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第43圖係一示意圖，顯示本發明第6實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第44圖係一時程圖，顯示本發明第6實施形態之非依電 性半導體記憶裝置之寫入方法。 15 第45圖係一線圖，顯示控制閘極電壓與極限值電壓間 之差及極限值電壓之變化量間之關係。 ® 第46圖係一時程圖，顯示本發明第6實施形態之非依電 性半導體記憶裝置之寫入方法之另一形態者。 第47圖係一剖視圖，顯示本發明第7實施形態之非依電 ^ 20 性半導體記憶裝置。 第48圖係一示意圖，顯示本發明第7實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 t實施方式3 [第1實施形態] 19 1309419 - 年月R佟汜替換頁 07.12^2 3 - 藉第1圖至第26圖說明本'發明第1實施形態之非依電 性半導體記憶裝置及其讀出方法、寫入方法、消去方法及 該非依電性半導體記憶裝置之製造方法。 (非依電性半導體記憶裝置） 5 首先’藉第1圖至第5圖說明本實施形態之非依電性 半導體s己憶裝置。第1圖係顯示本實施形態之非依電性半 導體記憶裝置之電路圖。 、
如第1圖所示，依本實施形態之非依電性半導體記憶 裝置，乃藉選擇電晶體ST及與選擇電晶體ST相連接之記 10憶體細胞電晶體MT而構成記憶體細胞Me。選擇電晶體 st之源極係與記憶體細胞電晶體MT之汲極相連接者。更 具體而言’選擇電晶體ST之源極及記憶體細胞電晶體 之沒極藉一層摻雜物擴散層而一體形成者。 多數記憶體細胞MC係排列成矩陣狀者。藉排列成矩 15陣狀之多數記憶體細胞MC構造成記憶體細胞陣列1〇。 20 某一行之記憶體細胞MC之記憶體細胞電晶體m之 =和鄰接於該行之另一行的記憶體細胞收之記憶體細 胞電晶體ΜΤ之源極係相互電性連接。即，存在相鄰接之 兩列上之多數選擇電晶體之源極相互電性連接。 又，某一行之記憶體細胞MC之選擇雷a _ 和鄭接料〜 史倖包曰曰體ST之汲極 …仃之另—行的記憶體細胞Mc之選擇電晶體訂 之汲極相互電性連接，’位於相鄰接 擇電晶體之汲極相互電性連接。 之夕數選 源極線SL及位 源極線SL及位元線BL係交錯設置 20 1309419 " ：：7Ζ1 .年 '月…c·替換頁 ^7. i 2. 2 3___ 元線BL係並列設置。 位於相鄰接之兩列上之多數選擇電晶體ST之汲極係 藉位元線BL而共通連接者。 存在於相鄰接之兩列上之多數記憶體細胞電晶體MT 5 之源極係藉源極線SL而共通連接者。 第1字線WL1及第2字線WL2設置成與源極線SL及 ‘ 位元線BL交叉配置的狀態。又，第1字線WL1及第2字 線WL2設置成並列狀態者。 • 位於同一行之多數記憶體細胞電晶體MT之控制閘極 10 係藉第1字線WL1而共通連接者。 位於同一行之多數選擇電晶體ST之選擇閘極係藉第2 字線WL2而共通連接者。 共通連接選擇電晶體S T之汲極之多數位元線B L係與 第1列解碼器12相連接。第1列解碼器12係用以控制將 15 選擇電晶體ST之汲極共通連接之多數位元線BL的電位 者。又，第1歹|J解碼器12係於讀出業已寫入記憶體細胞電 ® 晶體MT之資訊時，亦控制用以共通連接記憶體細胞電晶 體MT之源極之多數源極線SL的電位。第1列解碼器12 '連接有檢測流經位元線BL之電流之感應放大器13。第1 u 20 列解碼器12係藉以較低的電壓動作之低電壓電路(低耐壓 電路）構成者。低電壓電路係耐壓低但可以高速動作之電 路。低電壓電路之電晶體（未示於圖中）之閘極絕緣膜（未示 於圖中）的厚度形成較薄。為此，使用於第1列解碼器12 之低電壓電路之電晶體可以做更高速動作。在本實施形態 21 1309419 的^ 、-替換頁
中，在第1列解 3 ._ZJ 選擇電晶體ST^ 壓電路是因為沒有必要對 體細胎Φ s 極施加兩電壓，且於讀出#已寫入記憶 、、曰體MT之資訊時須使選擇電晶體ST高速動作 二實施形態中’第1列解碼器η使用有低電壓電路， Ζτ"1提供—種雜電性铸體記絲置，可《擇電晶 體叮做更高料作，且讀㈣度快速。 極魂用:共通連接記憶體細胞電晶體ΜΤ之源極之多數源 線^係連接於^列解㈣12及第2列解碼器14兩 10 15 20 ΜΤ時，可騎碼器14係於將資訊寫入記憶體細胞電晶體 夕、π控制用以共通連接記憶體細胞電晶體以丁之源極 之夕數源極線SL的電位者。 又如上，讀出已寫入記憶體細胞mc之 極線SL係藉第1列解碼器12控制。 =贿碼u係藉高電壓電路(高耐壓電路)構成 者支在本實卿態中’第2簡抑14制 入記憶體細胞電晶體MT日夺，須對源= 知加咼電壓者。又 晶體游之辑㈣獨體細胞電 原極線SL是藉第1列解碼器12控制 I:即使第2列解碼—速度較慢，亦無特 數第極之多 :係:控制用以共通連接記憶體細胞電晶體M: 制閉極之多數第1字線心之電㈣。第1行解碼器16 22 2 ::1309419 I~—m. ll. Ά替換頁 係藉高電壓電路（高耐壓電路)構成者。高電壓電路係一動作 速度較慢但耐壓較高之電路。高電壓電路之電晶體（未示於 圖中）之閘極絕緣膜（未示於圖中）係為了確保足夠的耐壓而 形成較厚者。為此，與低電壓電路之電晶體相比，高電壓 5 電路之電晶體其動作速度較慢。在本實施形態中，第1行 解碼器16使用高電壓電路是因為將資訊寫入記憶體細胞電 晶體MT時或消去業已寫入記憶體細胞電晶體MT之資訊 時，須對第1字線WL1施加高電壓者。又，如後述，讀出 業已寫入記憶體細胞電晶體MT之資訊時，先始終對第1 10 字線WL1施加電源電壓Vcc。為此，即使第1行解碼器16 所使用之高電壓電路之動作速度較慢，亦無特別問題存在。 用以共通連接選擇電晶體ST之選擇閘極之多數第2 字線WL2係與第2行解碼器18相連接。第2行解碼器18 係可控制用以共通連接選擇電晶體ST之選擇閘極之多數 15 第2字線WL2之電位者。第2行解碼器18係藉低電壓電 路(低耐壓電路)構造成者。在本實施形態中，在第2行解碼 器18使用低電壓電路是因為無須對選擇電晶體ST之選擇 閘極施加高電壓，另外，使選擇電晶體ST做高速動作是很 重要者。在本實施形態中，第2行解碼器18使用有低電壓 20 電路，因此可提供一種非依電性半導體記憶裝置，藉此可 使選擇電晶體ST做更高速之動作，其讀出速度亦快速。 其次，藉第2圖至第5圖說明本實施形態之非依電性 半導體記憶裝置之記憶體細胞陣列之構造。第2圖係一俯 視圖，顯示本實施形態之非依電性半導體記憶裝置之記憶 23 1309419 體細胞陣列。第3圖係第2圖中A-A'線處剖面圖。第4 圖係第2圖中B-B '線處剖面圖。第5圖是第2圖中C-CT 線處剖面圖。 半導體基板20上形成有用以界定元件區21之元件分 5 離區22。半導體基板20使用如P型矽基板。元件分離區 22是藉STI(Shallow Trench Isolation ;淺溝槽絕緣)法形成 者。
形成有元件分離區22之半導體基板20内形成有N型 埋入擴散層24〇N型埋入擴散層24上側部分形成為P型井 10 區 26 。 半導體基板2 0上係隔著隧道絕緣膜2 8 a而形成浮動閘 極30a。浮動閘極30a係於每一元件區21各電性分離。 浮動閘極30a上隔著絕緣膜32a而形成有控制閘極 34a。位於同一行之記憶體細胞電晶體MT之控制閘極34a 15 係共通連接者。換言之，浮動閘極30上隔著絕緣膜32而 形成有用以共通連接控制閘極34a之第1字線WL1。 半導體基板20上形成有選擇電晶體ST之選擇閘極 30b，且該選擇閘極30b與浮動閘極30a並列者。位於同一 行之選擇電晶體ST之選擇閘極30b係共通連接者。換言 20 之，半導體基板20上隔著閘極絕緣膜28b而形成有用以共 通連接選擇閘極30b之第2字線WL2。選擇電晶體ST之 閘極絕緣膜28b之膜厚係與記憶體細胞電晶體MT之隧道 絕緣膜28a之膜厚相等。 選擇閘極30b上隔著絕緣膜32b而形成有聚矽層34b。 24 1309419 il ** " — 浮動閘極30a兩側之半導體基板2〇内及選擇閘極3〇b 兩側之半導體基板20内形成有n型摻雜物擴散層36a、 36b、36c。
用以構成記憶體細胞電晶體MT之汲極之摻雜物擴散 層36b及用以構成選擇電晶體ST之源極之摻雜物擴散層 36b係藉同一摻雜物擴散層36b構成者。 具有浮動閘極30a及控制閘極34a之疊層體之側壁部 分形成有側壁絕緣膜37。 又，具有選擇閘極30b及聚石夕層34b之疊層體之側壁 部分形成有側壁絕緣膜37。 在記憶體細胞電晶體MT之源極區36a上、選擇電晶 體ST之汲極區36c上 '控制閘極3如之上部及聚矽層3仆 之上部各形成由諸如鈷矽化物形成之矽化物層38a〜38d。源 極36a上之矽化物層是具有源極之功能。汲極上之矽 I5 化物層38c是具有汲極之功能。 如上遂構造成一具有浮動閘極3〇a、控制閘極3如及源 極/汲極擴散層38a、38b之記憶體細胞電晶體]^丁。 又，構造成一具有選擇閘極30b及源極/汲極擴散層 36b、36c之選擇電晶體ST。選擇電晶體ST係NM〇s電晶 20體。在本實施形態中，選擇電晶體ST是使用一動作速度較 PMOS電晶體快速之NMOS電晶體，因此有助於動作速度 的加快。 在形成有記憶體細胞電晶體MT及選擇電晶體ST之半 導體基板20上形成有由氮化矽膜（未示於圖中）及氧化矽膜 25 1309419 ^ f\ ν'' 'Τ Q7 _12. 2— 3----- (未示於圖中）構成之層間絕緣膜40。 在層間絕緣膜40上形成有各延伸至源極38a、汲極38b 之接觸窗孔42。 5 接觸窗孔42内埋設有由諸如鎢構成之導體栓塞44。 在埋設有導體栓塞44之層間絕緣膜40上形成有佈線 (第1金屬佈線層)46。 在形成有佈線46之層間絕緣膜40上形成有層間絕緣 膜48。
在層間絕緣膜48中形成有延伸至佈線46之接觸窗孔 10 50。 在接觸窗孔50内埋設有由諸如鎢構成之導體栓塞52。 在埋設有導體栓塞52之層間絕緣膜48上形成有佈線 (第2金屬佈線層）54。 在形成有佈線54之層間絕緣膜48上形成有層間絕緣 15 膜 56。 在層間絕緣膜56中形成有可延伸至佈線54之接觸窗 孔58。 在接觸窗孔58内埋設有一由諸如鎢構成之導體栓塞 60 ° 20 在埋設有導體栓塞60之層間絕緣膜56上形成有佈線 (第3金屬佈線層）62。 如上構造成本實施形態之非依電性半導體記憶裝置之 記憶體細胞陣列1〇(參考第1圖）。 (非依電性半導體記憶裝置之動作） 26 1309419 [年月日航替換頁1
r?. ΐ2. z 3 _____I 其次’藉第6圖至第10圖說明本實施形態之非依電性 半導體記憶襞置之動作方法。第6圖係一示意圖，顯示本 實施形態之非依電性半導體記憶裝置之讀出方法、寫入方 法及消去方法。在第6圖中括弧内罈示非選擇線之電位。 又’在第6圖中f表示浮動。 (讀出方法） 首先藉第6至8圖說明本實施形態之非依電性半導體 記憶裝置之讀出方法。第7圖係一電路圖，顯示本實施形 態之非依電性半導體記憶裝置之讀出方法。第8圖係一時 10程圖’顯示本實施形態之非依電性半導體記憶裝置之讀出 方法。 在續出業已寫入記憶體細胞電晶體MT之資訊時，按 第8圖所示之時程，如第6圖及第7圖設定各部分之電位。 首先’確定須選擇之記憶體細胞(選擇細胞)MC(select) 15 之位址（參考第8圖）。 其次，令與選擇細胞MC(select)連接之位元線(選擇位 元線）BL^elec·^的電位為Vcc。此外，令選擇位元線 BL(SELECT}以外之其餘位元線bl之電位為浮動者。又，令 與選擇細胞MQselect^連接之源極線(選擇源極線)sl(select) 20之電位為〇V(接地）。又，選擇源極線SL(select)係相對於選 擇位元線BI^select^而位於第1側者。又，令與鄰接於選擇 細胞MC^select^之記憶體細胞（鄰接細胞）Mc(細ACENT)連接 之源極線（鄰接源極線）S L( ADiACENn之電位為Vcc。又，鄰接 源極線SI^admcen^係相對於選擇位元線BL(SELECT)而位於 27 1309419 ------ 年月曰彳^替換頁 ^7.12. 2 ft — 一 第1侧之相反側的第2側。又，選擇細胞MC(SELECT)之選擇 電晶體st之没極及鄰接細胞MC(ADj acent)之選擇電晶體ST 之汲極係藉選擇位元線bl(select)而共通連接者。又，其餘 源極線SL之電位即選擇源極線sl(select)及鄰接源極線 5 SbELECTI以外之其餘源極線SL之電位係浮動者。又，令全 部第1字線WL1之電位在等候讀出時始終為vcc。井區26 之電位每一個亦為0V。 其-人’將選擇位元線BL(SELect)連接於感應放大器13(參 •考第8圖）。 10 再者，令與選擇細胞MC(select)相連接之第2字線 WI^selecd的電位為Vcc(參考第8圖）。此外，令所選擇之 第2字線WL2PELECD以外之其餘多數第2字線WL2之電位 為0V。
已有賀訊寫入選擇細胞MC(select)之記憶體細胞電晶 I5體MT時，即選擇細胞MC(SELect)之記憶體細胞電晶體MT 的資訊為“Γ時，在記憶體細胞電晶體MT之浮動閘極3〇a B 儲存有電荷。此時，沒有電流流經記憶體細胞電晶體MT 之源極擴散層36a與選擇電晶體ST之汲極擴散層36c之 間’且電流不流經所選擇之一條位元線（選擇位元線） 20 BI^selec^上。為此，選擇位元線BL(SELECT)之電位仍維持在 Vcc者。選擇位元線BL(select)之電位可藉感應放大器η 檢測者。選擇位元線BL^selec·^之電位維持在vcc時，選擇 細胞MC^select}之§己憶體細胞電晶體MT之資訊係判斷為 “1”者(參考第8圖）。 28 1309419 —~^一·！ I年1 ΕΗί’ΐ-替換頁 97» 12 p m J2 3 .— 此外’業已寫入選擇細胞MC(SELECT)之記憶體細胞電晶 體MT之資訊消去時’即選擇細胞mc(select)之記憶體細胞 的資訊為“0”時’記憶體細胞電晶體MT之浮動閘極30a沒 有電荷儲存。此時，有電流流經記憶體細胞電晶體MT之 5源極擴散層36a與選擇電晶體ST之汲極擴散層36c之間， 且有電流流經所選擇之一條位元線BL。為此，選擇位元線 BL(select)之電位慢慢降低，逐漸變成0V。選擇位元線 bl(SELECT}之電位比Vcc還低時，則選擇細胞之 瞻 έ己憶體細胞電晶體河丁之資訊係判斷為“〇，，者（參考第8圖）。 10 如上即可讀出業已寫入記憶體細胞電晶體ΜΤ之資訊。 在本實施形態中，第1字線WL1之電位在等候讀出時 始終設定為Vcc，因此控制源極線SL之電位、位元線BL 之電位及第2字線WL2之電位，可將業已寫人記憶體細胞 電日曰體MT之資訊讀出者。在本實施形態中，用以控制位 I5兀線BL之電位之第丨列解碼器12係如上述，由低電壓電 路構造成者，因此可以高速控制位元線BL。又讀出業已 寫入記憶體細胞電晶體Μτ之資訊時，源極線SL之電位係 藉第1列解碼n 12控制，因此源極線sl亦可被高速控制 者。又，用以控制第2字線WL2之電位之第2行解碼器18 2〇係如上述，藉低電壓電路構造成者，因此第2字線WL2亦 可被局速控制。因此，依本實施形態，可以高速讀出業已 寫入選擇細胞mc(select)之記憶體細胞電晶冑mt之資訊。 又’在本實施形態、争令鄰接源極線SL__之電位為 Vcc是因為下列理由。 29 1309419 ---- 々mi叫換頁 即’令鄰接源極線SL(select)之電位為浮動時，即使不 選擇鄰接細胞MC(ADjACENT)，仍於鄰接細胞MC(ADjACENT) 中’仍有未意料中之電流流經記憶體細胞電晶體MT之源 極擴散層36a與選擇電晶體ST之汲極擴散層36c之間之疑 5慮。此時，在選擇細胞MC(select)中，不管有沒有電流流經 記憶體細胞電晶體MT之源極擴散層36a與選擇電晶體ST 之汲極擴散層36c之間’亦有電流流經選擇位元線Bl(select) 者。在選擇細胞MC(select)中，即使沒有電流流經記憶體細 ί 胞電晶體MT之源極擴散層36a與選擇電晶體ST之汲極擴 10散層36c之間，在鄰接細胞MC(admcent)中仍有電流流經記 憶體細胞電晶體MT之源極擴散層36a與選擇電晶體ST之 汲極擴散層36c之間時，則造成對選擇細胞mC(select)之記 憶體細胞電晶體MT之資訊有錯誤判斷者。 對此’本實施形態中，在讀出已寫入選擇細胞 15 MC(select)之記憶體細胞電晶體MT之資訊時，令鄰接源極 線SL(select)之電位vcc。為此，在本實施形態中，鄰接細 B 胞MC(ADjACENT)中沒有出乎意料中之電流流經記憶體細胞 電晶體MT之源極擴散層36a與選擇電晶體ST之汲極擴散 層36c之間者。為此，依本實施形態，可防止對選擇細胞 2〇 MC^select}之記憶體細胞電晶體MT之資訊有錯誤判斷者。 (寫入方法） 其次，藉第6、9及10圖說明本實施形態之非依電性 半導體記憶裝置之寫入方法。第9圖係一電路圖，顯示本 實施形態之非依電性半導體記憶裝置的寫入方法。第10圖 30 1309419 -~ 9受1|.2曰#正替換頁 ·—— 係一時程圖’顯示本實施形態之非依電性半導體記憶裝置 之寫入方法。 在將資机寫入§己憶體細胞電晶體]yjT時，按第1 〇圖所 不之時程，如苐6及9圖所不設定各部之電位。 5 首先，令與選擇細胞MC(select)之選擇電晶體§τ之没 極相連接之選擇位元線BI^selecd的電位為〇ν。又，令與 鄰接於選擇細胞MC^select}之鄰接細胞MC(ad】acent)的選擇 電晶體st之汲極相連接之位元線（鄰接位元線)bl_acent) i 之電位為Vcc。又，鄰接位元線BL(AWacent)係相對於選擇 10 源極線SI^SELECT}而位於第1側，且鄰接於與選擇細胞 MC^select}之記憶體細胞電晶體MT的源極相連接之源極線 (選擇源極線PI^selecT}。又，選擇源極線SL(select)係相對 於選擇位元線BL(SELect)而位於第1側，且鄰接於選擇位元 線 BL(SELect)。 又’選擇位元線BL(select)及鄰接位元線 15 BL(AD_fACENT)以外之其餘源極線SL的電位為〇V(接地）。 其次，令與選擇細胞MC(select)相連接之第2字線 ’ WL2(select)的電位為Vcc。此外，令所選擇之第2字線 WL2(select)以外之其餘第2字線WL2之電位，即非選擇之 第2字線WL2的電位為0V(接地）。 2〇 其次，令與選擇細胞MC(select)相連接之第1字線 "WL1 (SELECT)的電位為諸如9V。令業所選擇之第1字線 WL1 (SELECT)之電位為高於後述之所選擇之源極線SL(select) 之電位者。此外，所選擇之第1字線WL1(select)以外之其 餘第1字線WL1之電位，即非選擇之第1字線WL1之電 31 1309419 !—_ 替 Η 位為ον或浮動。 接者令與須選擇之記憶體細胞MC相連接之源極線 sl(SELECT}的電位為諸如5V。此外，令所選擇之源極線 以外之其餘源極線SL之電位，即非選擇之源極線 5 SL之電位為浮動者。 — 又’井區26之電位始終為ον(接地）。 々各。卩電位如上設定時，有電子流經記憶體細胞電晶 體ΜΤ之源極擴散層恤與選擇電晶體ST之及極擴散層 3 6 c之間，且有電子引入記憶體細胞電晶體M τ之浮動閘極 10 30a内。藉此’有電荷儲存於記憶體細胞電晶體μτ之浮動 間極30a ’以將資訊寫入記憶體細胞電晶體mt者。 又，在本實施形態中令鄰接位元線BL(ADMCENT)之電位 為Vcc是因為如下之理由。 即々鄰接位元線BL^adjacen·^之電位為〇V(接地）時， 15在將資訊寫入選擇細胞MC(select)之記憶體細胞電晶體Μτ 時，不僅選擇細胞MC(select)之選擇電晶體ST形成開啟狀 B 態’連鄰接細胞MC(ADjACENT)之選擇電晶體ST亦形成開啟 狀態。如此’不僅有資訊寫入選擇細胞MC(SELECT)之記憶體 細胞電晶體MT，亦有可能誤將資訊寫入鄰接細胞 2〇 MC(adjacent)之記憶體細胞電晶體MT中。 對此，本實施形態中令鄰接位元線BL(Ad】acent)之電位 為Vcc時，在將資訊寫入選擇細胞MC(select)之記憶體細胞 電晶體MT時，鄰接細胞MC(ADjACEnt)之選擇電晶體ST形 成關閉狀態者。為此，依本實施形態，可防止誤將資訊寫 32 1309419 I年月β修正替換頁丨 tu i .12.2 3 ——」 入鄰接細胞MC(ad】acent)之記憶體細胞電晶體MT者。 (消去方法） 其次，藉第6圖說明本實施形態之非依電性半導體記 憶裝置之消去方法。 5 在消去業已寫入記憶體細胞陣列10之資訊時，如下設 定各部分之電位。即，每一條位元線BL之電位皆為浮動 者。每一條源極線SL之電位皆為浮動者。每一條第1字線 WL之電位皆為諸如一9V。每一條第2字線WL2之電位皆 為浮動者。井區26之電位皆為諸如+ 9V。 10 如上述設定各部分之電位時，有電荷脫離記憶體細胞 電晶體MT之浮動電極30a。措此 '形成記憶體細胞電晶體 MT之浮動閘極3 0 a未儲存電何之狀悲’消去記憶體細胞電 晶體MT之資訊者。 如此依本實施形態，用以控制共通連接選擇電晶體ST 15 之汲極36c之位元線BL之電位之第1列解碼器12係藉可 做高速動作之低電壓電路構成，且，用以控制共通連接選 擇電晶體ST之選擇閘極30b之第2字線WL2的電位之第 2行解碼器18係藉可做高速動作之低電壓電路構成者，在 讀出已寫入記憶體細胞電晶體MT之資訊時，共通連接記 20 憶體細胞電晶體MT之源極36a之源極線SL可藉第1列解 碼器12控制。依本實施形態，讀出已寫入記憶體細胞電晶 體MT之資訊時，可以高速控制位元線BL、第2字線WL2 及源極線，因此可提供一種可高速讀出已寫入記憶體細胞 電晶體MT之資訊之非依電性半導體記憶裝置。 33 1309419 ----- ^年，月曰修“換頁
於· 1心I 又，在本實施形態中，選擇電晶體ST藉NMOS電晶 體構成者’與藉PMOS電晶體構成選擇電晶體之形態相 比’較能有助於動作速度之高速化者。 (非依電性半導體記憶裝置之製造方法） 5 其次’藉第11至26圖說明本實施形態之非依電性半
I 導體記憶裝置之製造方法。第11至26圖係製程剖視圖， ’顯示本實施形態之非依電性半導體記憶裝置之製造方法。 第 U(a)圖、第 12(a)圖、第 13(a)圖、第 14(a)圖、第 15(a) # 圖、第16(a)圖、第17(a)圖、第18(a)圖、第19(a)圖及第 10 20(a)圖、第21圖、第23圖及第25圖係顯示記憶體細胞陣 列區(核心區)2。第11(a)圖、第12(a)圖、第13(a)圖、第14(a) 圖、第15(a)圖、第16(a)圖、第17(a)圖、第18(a)圖、第 19(a)圖、第20(a)圖、第21圖、第23圖及第25圖中紙面 左側的圖是對應於第2圖C-C '線處剖面。第11(a)圖、第 15 12(a)圖、第 13(a)圖、第 14(a)圖、第 15(a)圖、第 16(a)圖、 第17(a)圖、第18(a)圖、第19(a)圖、第20(a)圖、第21圖、 ® 第23圖及第25圖中紙面右侧是對應於第2圖A-A '線處 剖面。第11(b)圖、第12(b)圖、第13(b)圖、第14(b)圖、 第 15(b)圖、第 16(b)圖、第 17(b)圖、第 18(b)圖、第 19(b) 20圖、第20(b)圖、第22圖、第24圖及第26圖顯示周邊電 路區4。第11(b)圖、第12(b)圖、第13(b)圖、第14(b)圖、 第 15(b)圖、第 16(b)圖、第 17(b)圖、第 18(b)圖、第 19(b) 圖、第20(b)圖、第22圖、第24圖及第26圖中紙面左側 則顯示可形成高耐壓電晶體之區域6。可形成高时壓電晶體 34 1309419 之區域6中紙面左側是顯示可形成高耐壓ν通道電晶體之 區域6Ν，可形成高耐壓電晶體之區域6中紙面右側是顯示 可形成高耐壓Ρ通道電晶體之區域6Ρ。第11(b)圖、第12(b) 圖、第13(b)圖、第14(b)圖、第15(b)圖、第16(b)圖、第 5 17(b)圖、第 18(b)圖、第 19(b)圖、第 20(b)圖、第 22 圖、 第24圖及第26圖中紙面右側顯示可形成低電壓電晶體之 區域8。可形成低電壓電晶體之區域8 t紙面左側顯示可形 成低電壓N通道電晶體之區域8N，且，可形成低電壓電晶 體之區域8中紙面右侧顯示可形成低電壓P通道電晶體之 10 區域8P。 備諸如P型矽基板。 氧化=4’藉諸如熱氧化法而在全面上形成膜厚15⑽之熱 5氮化:66藉諸如CVD法而在全面上形成膜厚之 中）。接著，藉諸如旋塗法而在全面上形成光阻膜(未示於圖 固φ接考利用微影技術而在光阻膜上形成門 圖中）。該開口部伟用以、上开4開口部(未示於 其:欠，以^ 模66進行圖案化者。 先阻膜為遮蔽，對氮化矽瞪^ ㈣接:成，魏構成之硬罩：66進行圖案化。 基板2〇進行麵由乾刻，以硬罩66為遮蔽，而對半導體 卜賊，在半導體基_上形成凹槽68(參 35 1309419 替換頁丨 考第11圖）。形成在半導體基板20之凹槽68的深度係距 離半導體基板20表面例如達400nm之深。 其次，藉熱氧化法，將半導體基板20中裸露之部分氧 化_藉此，在半導體基板20 t所裸露之部分形成氧化矽膜 (未示於圖中）。 接著，如第12圖所示，在全面上經由高密度電漿cVD 法形成臈厚7〇〇nm之氧化矽膜22。 々苐 13 圖所示’藉 CMP(Chemical Mechanical 10 22 lshlng ’化學機械研磨）法研磨氧化矽膜22，直至氮化矽 、66表面裸露者。按此形成由氧化頻構成之元件分離區 、進行用以將元件分離區22固化之熱處理。熱處 U、件，於諸如氮環境氣體中9GGt下加熱3〇分鐘。 15 接著藉濕式飯刻移除氮化石夕膜66。 20之1者如第14圖所示，經由熱氧化法，在半導體基板 面成長犧牲氧化膜68。 接著，士 笛 入 N „|J4. Μ圖所不’朝記憶體細胞陣列區2深深植 之上部成N24。埋人擴散層24 20 雷曰匕肋此時在用以形成高耐壓N通道 冤日日體之區域6N亦 擴散層24。 &摻雜物’形成N型埋入 形成2 ^用以形成高耐壓N通道電晶體之區域6N上 成為由半導】擴散層70。該框狀埋入擴散層7〇係形 導體基板2G表面延伸0人擴散層24周緣部 36 1309419 者。被埋入擴散層24及埋入擴散層70包圍之區域成為P 型井區72P。 其次，在用以形成高耐壓P通道電晶體之區域6P植入 N型摻雜物，以形成N型井區72N。 接著，對用以形成高耐壓N通道電晶體之區域6N及 用以形成高耐壓P通道電晶體之區域6P進行通道摻雜（未 示於圖中）。 接著，經由蝕刻，移除半導體基板20表面所存在之犧 牲氧化膜68。 10 接著，藉熱氧化法，在全面上形成膜厚l〇nm之隧道絕 緣膜28。 其次，經由諸如CVD法，在全面上形成膜厚90nm之 聚矽膜30。該聚矽膜30係形成進行摻雜而植入有掺雜物之 聚矽膜。 15 接著，經由蝕刻，移除周邊電路區4所存在之聚矽膜 30 ° 接著，在全面上形成依次疊層有氧化矽膜、氮化矽膜 及氧化矽膜而成之絕緣膜(ΟΝΟ膜)32。該絕緣膜32係用以 使浮動閘極30a與控制閘極34a絕緣者。 20 其次，如第16圖所示，在用以形成低電壓N通道電晶 體之區域8N植入P型摻雜物，以形成P型井區74P。 接著，在用以形成低電壓P通道電晶體之區域8P植入 N型摻雜物，以形成N型井區74N。 接著，對用以形成低電壓N通道電晶體之區域8N及 37 1309419 iaiii ——----------j 進行通道掺雜(未 用以形成低電壓p通道電晶體之區域8P 示於圖中）。 其次， 臈）32。 藉韻刻，移除周邊電路區4所存在之絕緣膜(〇n〇 接著，藉熱氧化法，在全面上形成諸如膜厚 絕緣膜76
接著，經由濕式敍刻，除去用以形成低電 區域8所存在之閘極絕緣膜76。 日曰_ 其次’經由熱氧化法，在全面上形成諸如 1〇間極絕緣膜78。藉此，在用以形成低電遵電晶體之區域8 ^成諸如膜厚3nm之間極絕緣膜。此外，在用以形成高 «晶體之區域6 t，雜絕_ 76之财為諸 程唐。 180nm 接著，藉諸如CVD法，在全面上形成諸如膜厚 15之聚矽膜34。
接著，在全面上形成反射防止膜80。 接者’如第17圖所示’微影技術，對反射防止膜 8〇、聚石夕膜34、絕緣膜32及聚石夕膜30進行乾式触刻。藉 此，在記憶體細_舰2 _成具有由料構成之浮動 閘極30a及由聚碎構成之控制閘極％ 記憶體細胞陣列區2內开〜且^ 1層體又在 内形成具有由聚矽構成之選擇閘極 3〇b及聚矽膜34b之疊層體。 其次’在須將佈線(第1金屬佈線M6與選擇閘極3% 連接之區域中將聚领除去(未示於圖中）。 38 1309419 接著，如第18圖所示，經由熱氧化法，在浮動閘極30a 之側壁部分、控制閘極34a之側壁部分、選擇閘極30b之 側壁部分及聚矽膜34b之側壁部分形成氧化矽膜（未示於圖 中）。 5 接著，經由旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜形成用以使記憶體細 胞陣列區2露出之開口部（未示於圖中）。 其次，以光阻膜為遮蔽，將N型摻雜物植入半導體基 板20内。藉此，在浮動閘極30a兩側之半導體基板20内 10 及選擇閘極30b兩側之半導體基板20内形成摻雜物擴散層 36a〜36c。之後將光阻膜剝離。 如此，形成具有浮動閘極30a、控制閘極34a及源極/ 汲極擴散層36a、36b之記憶體細胞電晶體MT。又，形成 具有控制閘極30b及源極/汲極擴散層36b、36c之選擇電晶 15 體 ST。 其次，藉熱氧化法，在浮動閘極30a之側壁部分、控 制閘極34b之側壁部分、選擇閘極30b之側壁部分及聚矽 膜34b之側壁部分形成氧化矽膜82。 接著，經由諸如CVD法，形成膜厚50nm之氮化石夕膜 20 84。 接著，經由乾式蝕刻而對氮化矽膜84進行各向異性蝕 刻，形成由氮化矽膜構成之側壁絕緣膜84。此時，將反射 防止膜80蝕刻移除。 其次’利用微影技術’對用以形成尚财壓電晶體之區 39 1309419 — —η 年月日修正替读頁 r)?. \1. ?. λ_ 域6及用以形成低電壓電晶體之區域8之聚矽膜34進行圖 案化。藉此，形成由聚矽膜34構成之高耐壓電晶體之閘極 34c。又，形成由聚矽膜34構成之低電壓電晶體之閘極34d。 接著，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 5 接著，利用微影技術，在光阻膜形成可使用以形成高 耐壓N通道電晶體之區域6N露出之開口部（未示於圖中）。 其次，以光阻膜為遮蔽，將N型摻雜物植入半導體基 板20内。藉此，在高财壓N通道電晶體之閘極34c兩側之 B 半導體基板20内形成N型低濃度擴散層86。隨後將光阻 10 膜剝離。 接著，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜形成可使用以形成高 耐壓P通道電晶體之區域6P露出之開口部（未示於圖中）。 接著，以光阻膜為遮蔽，將P型摻雜物植入半導體基 15 板20内。藉此，在高耐壓P通道電晶體之閘極34c兩側之 半導體基板20内形成P型低濃度擴散層88。隨後將光阻 •膜剝離。 其次，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜上形成可使用以形成 20 低電壓N通道電晶體之區域8N露出之開口部（未示於圖 中）。 接著，以光阻膜為遮蔽，將N型摻雜物植入半導體基 板20内。藉此，在低電壓N通道電晶體之閘極34d兩側之 半導體基板20内形成N型低濃度擴散層90。隨後將光阻 40 1309419 m. ιύ 膜剝離。 其次，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜上形成可使用以形成 低電壓Ρ通道電晶體之區域8Ρ露出之開口部（未示於圖 5中）。
接著，以光阻膜為遮蔽，將Ρ型摻雜物植入半導體基 板20内。藉此，在低電壓Ρ通道電晶體之閘極34d兩側之 半導體基板20内形成P型低濃度擴散層92。隨後將光阻 膜剝離。 10 接著，經由諸如CVD法，形成膜厚100nm之氧化石夕 膜93。 其次，藉乾式蝕刻，對氧化矽膜93進行各向異性蝕刻。藉 此，在具有浮動閘極30a及控制閘極34a之疊層體之侧壁 部分形成由氧化矽膜構成之側壁絕緣膜93(參考第19圖）。 15 又，在具有選擇閘極30b及聚矽膜34b之疊層體之側壁部 分形成由氧化矽膜構成之側壁絕緣膜93。又，在閘極34c 之側壁部分形成由氧化矽膜構成之側壁絕緣膜93。又，在 閘極34d之側壁部分形成由氧化矽膜構成之側壁絕緣膜 93 ° 20 其次，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜上形成可使用以形成 高耐壓N通道電晶體之區域6N露出之開口部（未示於圖 中）。 接著，以光阻膜為遮蔽，將N型摻雜物植入半導體基 41 1309419
J 板20内。藉此，在高对壓N通道電晶體之閘極34c兩側之 半導體基板20内形成N型高濃度擴散層94。藉N型低濃 度擴散層86及N型高濃度擴散層94形成LDD構造之N 型源極/汲極擴散層96。按此，形成具有閘極34c及源極/ 5 汲極擴散層96之高耐壓N通道電晶體110N。高耐壓N通 道電晶體110N係用於高電壓電路（高耐壓電路）。隨後將光 阻膜剝離。 其次，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 • 接著，利用微影技術，在光阻膜上形成可使用以形成 10 高耐壓P通道電晶體之區域6P露出之開口部（未示於圖 中）。 接著，以光阻膜為遮蔽，將P型摻雜物植入半導體基 板20内。藉此，在高耐壓P通道電晶體之閘極34c兩側之 半導體基板20内形成P型高濃度擴散層98。藉P型低濃 15 度擴散層88及P型高濃度擴散層98形成LDD構造之P型 源極/汲極擴散層100。按此，形成具有閘極34c及源極/汲 ® 極擴散層100之高耐壓P通道電晶體100P。高耐壓P通道 電晶體110P係用於高電壓電路（高耐壓電路）。隨後將光阻 "膜剝離。 * 20 其次，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜上形成可使用以形成 低電壓N通道電晶體之區域8N露出之開口部（未示於圖 中）。 接著，以光阻膜為遮蔽，將N型摻雜物植入半導體基 42 1309419 洗！ 2f鳴贾 叛20内。藉此，在低電壓N通道電晶體之閘極34d兩側之 半導體基板20内形成N型高濃度擴散層1〇2。藉N型低濃
度擴散層90及N型高濃度擴散層1〇2形成LDD構造之N 型源極/汲極擴散層1〇4。按此，形成具有閘極34d及源極/
5及極擴散層104之低電壓N通道電晶體112N。低電壓N 通道電晶體112N係用於低電壓電路。隨後將光阻膜剝離。 其次，藉旋塗法，在全面上形成光阻膜（未示於圖中）。 接著，利用微影技術，在光阻膜上形成可使用以形成 低電壓P通道電晶體之區域8P露出之開口部（未示於圖 10 中）。 接著，以光阻膜為遮蔽，將P型摻雜物植入半導體基 板20内。藉此’在低電壓p通道電晶體之閘極34d兩侧之 半導體基板20内形成p型高濃度擴散層1〇6。藉p型低濃 度擴散層92及P型高濃度擴散層106形成LDD構造之P 15型源極/汲極擴散層1〇8。按此，形成具有閘極34d及源極/ 汲極擴散層108之低電壓p通道電晶體H2P。低電壓p通 道電晶體112P係用於低電壓電路。隨後將光阻膜剝離。 其次’藉諸如濺鑛法，在全面上形成膜厚lOnmi始膜。 接著，進行熱處理，使得半導體基板20表面的矽原子 20與鈷膜中的鈷原子相反應。又，使控制閘極34c表面之矽 原子與銘膜中之鉛原子相反應。又，使聚石夕膜34d表面之 矽原子及鈷膜中之鈷原子相反應。又，使閘極34c、34d表 面之矽原子及鈷膜中之鈷原子相反應。按此，在源極/汲極 擴散層36a、36c上形成钻矽化物膜38a、38b(參考第20圖）。 43 1309419 ——---------— 贿 一· 一— 又在控制閘極34a上形成姑石夕化物膜38c。又，在聚石夕膜 她上形成财化物膜38d。又，源極/沒極擴散層％、⑽、 刚、⑽上形成财化物膜38e。又，在間極地、则上 形成鈷矽化物膜38f。 5 接著，將未反應之鈷膜蝕刻移除。 形成在選擇電晶體ST之沒極擴散層36c上之钻石夕化物 膜38b係作為汲極之用。 形成在記憶體細胞電晶體Μτ之源極擴散層36a上之 讚钻矽化物膜38a係作為源極之用。 1〇 形成在南财壓電晶體UGN、11GP之源極/祕擴散層 96、100上之鈷矽化物膜38e係作為源極/汲極之用。 形成在低電壓f㈣112N' 112P之源極/祕擴散層 1〇4、108上之鈷矽化物膜38e係作為源極/汲極之用。 其次，如第21及22圖所示，藉諸如CVD法，在全面 15上形成膜厚100nm之氮化矽膜114。氮化矽膜114係作為 _ 阻止蝕刻之用。 接著，藉CVD法，在全面上形成膜厚丨6//m之氧化 矽膜116。按此，形成一由氮化矽膜114及氧化矽膜116 構成之層間絕緣膜40。 20 接著，藉CMP法而將層間絕緣膜40之表面平坦化。 其次，利用微影技術，形成可延伸至源極/汲極38a、 38b之接觸窗孔42及可延伸至源極/汲極擴散層38e之接觸 窗孔42及可延伸至鈷矽化物膜38f之接觸窗孔42(參考第 23圖及第24圖）。 44 1309419 9受賴頁 接著，藉濺鍍法，在全面上形成由Ti膜及TiN臈構成 之障壁層（未示於圖中）。 接著，藉諸如CVD法，在全面上形成膜厚3〇〇nm之 鎢膜44。 5 其次’ 11 CMP法研磨顧44轉賴，直至層間絕 緣膜4〇之表面裸露者。按此，在接觸窗孔42内形成由諸 如鶴構成之導體栓塞44。
接著，藉諸如濺鍍法，在填設有導體栓塞44之層間絕 緣膜4〇上形成依序疊層有Ti膜、TiN膜、AI膜、Ti膜及 ίο TlN臈所構成之疊層膜46。 、 ,接著’利用微影技術而對疊層膜46進行圖案化。藉此， 形成由#層膜所構成之佈線(第i金屬佈線層)46。曰 其-欠’如第25及26圖所示，藉諸如高密度電聚cv〇 / 乂成獏厚7〇〇nm之氧化矽膜118。 15接著’藉T刪CVD法形成氧切膜12G。藉氧化石夕膜 及乳化矽膜120形成層間絕緣膜48。 接著，利用微影技術，在層間絕緣膜48形成一可延 饰線46之接觸窗孔50。 20之^著’藉賤鑛法而在全面上形成由Ή膜及™膜構成 之JV壁層（未示於圖中）。 接著’經由諸如CVD法，在全面上形成 〇腕 之鎢祺52。 其次’藉CMP法研磨鶴膜52及障壁膜，直至層間絕 、48表面裸露為止。按此，即可在接觸窗孔5q内填滿 45 1309419 197 由諸如鎢構成之導體栓塞52 接著藉諸如濺鍍法，在填設有導體栓塞52之層間絕 緣膜48上形成依序疊層有Ti膜、彻膜、A1膜、Ti膜及 TiN膜所構成之疊層膜54。 5 接著，則微影技術而對疊層膜54進行®案化。藉此， 形成由疊層膜所構成之佈線（第2金屬佈線層）5 4。
其次’藉諸如高密度電激CVD法形成氧化石夕膜122。 接著，藉TEOSCVD法形成氧化石夕膜124。藉氧化石夕膜 122及氧化矽膜124形成層間絕緣膜％。 1〇 接著’利用微影技術，在層間絕緣膜56形成-可延伸 至佈線54之接觸窗孔58。 接著’藉賤鍍法而在全面上形成由Ti膜及膜構成 之障壁層（未示於圖中）。 接著，經由諸如CVD法，在全面上形成膜厚3〇〇細 15 之鶴膜60。 其次，藉CMP法研磨鎢膜6〇及障壁膜，直至層間絕 緣膜56表面裸露為止。按此，即可在接_孔％内填滿 由諸如鎢構成之導體栓塞60(參考第26圖）。 接著，藉諸如濺鍍法，在填設有導體栓塞6〇之層間絕 2〇緣膜56上形成疊層膜62。 接著，利用微影技術而對疊層膜6 2進行圖案化。藉此， 形成由疊層膜所構成之佈線（第3金屬佈線層）62。 其次，藉諸如高密度電漿CVD法形成氧化矽膜126。 接著’藉TEOSCVD法形成氧化稍128。藉氧化石夕膜 46 1309419 £5¾ 126及氧化矽膜128形成層間絕緣膜i3〇。 接著，利用微影技術，在層間絕緣膜13{)形成一可延 伸至佈線62之接觸窗孔132。 接著，藉濺鍍法而在全面上形成由Ti臈及丁iN膜構成 5之^早壁層（未示於圖中）。 接著，經由諸如CVD法’在全面上形成膜厚3〇〇nm 之鎢膜134。
其次，藉CMP法研磨鎢膜134及障壁膜，直至層間絕 緣膜130表面裸露為止。按此，即可在接觸窗孔132内填 1〇滿由諸如鎢構成之導體栓塞(未示於圖中）134。 接著，藉諸如麟法，在填财導體栓塞134之層間 絕緣膜130上形成有疊層膜136。 接著’利用微影技術而對疊層膜136進行圖案化。藉 此’形成由疊層膜所構成之佈線(第4金屬佈線層㈣。曰
其j，藉諸如高密度電漿CVD法形成氧化石夕膜138。 接著’藉TEOSCVD法形成氧化石夕膜⑽。藉氧化石夕膜 138及氧化矽膜14〇形成層間絕緣膜142。 接者，利用微影技術’在層間絕緣膜142形成一可延 伸至佈線136之接觸窗孔143。
Ti膜及TiN膜構成 接著，藉減艘法而在全面上形成由 之障壁層（未示於圖中）。 接著’經由諸如CVD法， 之鎢犋146。 在全面上形成膜厚 300nm 其次，藉CMP法研磨 鎢膜146及障壁膜，直至層間絕 47 1309419 kli 緣膜142表面裸露為止。按此，即可在接觸窗孔143内填 滿由諸如鶴構成之導體检塞144。 接著，藉諸如濺鍍法，在填設有導體栓塞144之層間 絕緣膜142上形成疊層膜145。 5 接著，利用微影技術而對疊層膜145進行圖案化。藉 此，形成由疊層膜所構成之佈線(第5金屬佈線層）145。 其次，藉諸如高密度電漿CVD法形成氧化矽膜146。 接著，藉電漿CVD法形成膜厚1 μ m之氮化矽膜148。 • 如此，製造成本實施形態之非依電性半導體記憶裝置。 10 [第2實施形態] 藉第27圖至第29號說明本發明第2實施形態之非依 電性半導體記憶裝置之寫入方法。第27圖係一示意圖，顯 示本實施形態之非依電性半導體記憶裝置之讀出方法、寫 入方法及消去方法。第27圖中括弧内顯示非選擇線之電 15 位。又，第27圖中F表示浮動。第28圖係一電路圖，顯 示本實施形態之非依電性半導體記憶裝置之讀出方法。第 ® 29圖係一時程圖，顯示本實施形態之非依電性半導體記憶 裝置之讀出方法者。對第1至26圖所示之第1實施形態之 " 非依電性半導體記憶裝置等同一之構成要素附與同一符 • 20 號，並省略說明或將說明簡化者。 本實施形態之非依電性半導體記憶裝置之構成係與第 1圖中第1實施形態之非依電性半導體記憶裝置之構成同 樣。 本實施形態之非依電性半導體記憶裝置之讀出方法係 48 1309419 -1 丨)7^2¾修正替換頁 以將鄰接位元線BI^acuacend之電位設定為Vcc者為主要特 徵。 將已寫入記憶體細胞電晶體MT之資訊讀出時，按第 29圖所示之時程，將各部之電位設定如第27圖及第28圖 5 所示者。 首先，建立須選擇之記憶體細胞(選擇細胞)mc(select) 之位址。 其次，令與選擇細胞MC(select)之選擇電晶體ST的汲 •極相連接之選擇位元線BL(SELECT)之電位為Vcc。又，令鄰 10接位元線BLamACENn之電位為vcc。又，令選擇位元線 BI^select}及鄰接位元線BL(ADMCENT)以外之其餘位元線BL 之電位為浮動者。此外，後述之選擇源極線sl(select)係相 對於選擇位元線BL(select)而位於第1側者。鄰接源極線 SI^ADMCENn則相對於選擇位元線bL(select)而位於與第1側 15相反侧之第2側者。鄰接位元線BL(ADjACENT)係相對於鄰接 源極線SL(ADjACENT)而位於第2側者。又，選擇細胞mc(select) ® 之選擇電晶體st之汲極和鄰接細胞MC(ADjACENT)之選擇電 晶體st之汲極係藉選擇位元線bl(select)而共通連接。又， 鄰接細胞MC(ad:acent)之記憶體細胞電晶體ΜΊΓ之源極和與 20鄰接細胞MC(admcent)相鄰接之另一鄰接細胞MC(ADMCEN1y 的記憶體細胞電晶體MT之源極係藉鄰接源極線 SLmeuacent^而共通連接者。鄰接位元線bl(admcent)係與另 一鄰接細胞MC(ADjACEN1y之選擇電晶體δτ之汲極相連接。 又’令與鄰接細胞MC(adiacent)相連接之鄰接源極線 49 1309419 &7年<2月』_頁 SL(admcent)之電位為Vcc。又，令與選擇細胞MC(SELECT) 相連接之源極線（選擇源極線）SL(select)之電位為ον(接 地）。又，其餘源極線SL之電位，即，選擇源極線SL(select) 及鄰接源極線SI^select}以外之其餘源極線SL之電位為浮 5動者。又，全部的第1字線WL1之電位係於等候讀出時始 終為 Vcc。 井區26之電位皆為〇v。 其次’將選擇位元線BL(select)連接於感應放大器13(參 考第29圖）。 再次，令與選擇細胞MC(select)連接之第2字線 10 之電位為Vcc(參考第29圖）。此外，所選擇之 弟2子線WL2(select)以外之其餘多數第2字線WL2之電位 為0V。 有Λ 已寫入選擇細胞MC(SELECT)之記憶體細胞電晶 體MT時’即’選擇細胞MC(select)之記憶體細胞電晶體 15 MT的資訊為“1”時，在記憶體細胞電晶體MT之浮動閘極 3〇a儲存有電荷。此時，沒有電流流經記憶體細胞電晶體 MT之源極擴散層36a與選擇電晶體ST之汲極擴散層36c 之間，且於所選擇之一條位元線（選擇位元線)BL(select)上 ;又有電流流動。為此，選擇位元線BL(select)之電位便維持 20在Vcc者。選擇位元線BL(select)之電位係藉感應放大器13 才欢測。選擇位元線BL(select)之電位維持在Vcc時，選擇細 胞MC(select)之記憶體細胞電晶體MT的資訊被判斷為“ 者(參考第29圖）。 此外’業已寫入選擇細胞MC(select)之記憶體細胞電晶 50
1309419 體MT之資訊被消去時，即，選擇細胞之記憶體 細胞的貧訊為“0”時，在記憶體細胞電晶體MT之浮動閘極 30a沒有電荷儲存。此時，有電流流經記憶體細胞電晶體 MT之源極擴散層36a與選擇電晶體ST之汲極擴散層36c 5之間，且有電流流經所選擇之一條位元線BL(select)上。為 此，選擇位元線BI^selecd之電位慢慢降低，終於變成〇 v。
選擇位元線BhsELECT}之電位比Vcc更低時，選擇細胞 MC^selecd之記憶體細胞電晶體MT的資訊則被判斷為‘‘〇，， 者(參考第29圖）。 10 按此，即可讀出已寫入記憶體細胞電晶體MT之資訊 者。 此外，在本實施形態中，將鄰接位元線BL(admcent)之 電位設定為Vcc是因為如下之理由所致者。 即’鄰接位元線BL(select)之電位為浮動時’即使令鄰 15 接源極線SL(select)之電位設定為vcc時，在鄰接細胞 MQadmcend及另一鄰接細胞MC(adjacent/中，恐於記憶體 細胞電晶體MT之源極擴散層36a與選擇電晶體ST之沒極 擴散層36c間有未於意料中之電流存在之疑慮存在。此時， 在選擇細胞MC(select)中，不管有沒有電流流經記憶體細胞 20 電晶體MT之源極擴散層36a與選擇電晶體ST之汲極擴散 層36c之間，亦有電流流經選擇位元線BL(select)上。在選 擇細胞MC(select)中，不管有沒有電流流經記憶體細胞電晶 體MT之源極擴散層36a與選擇電晶體ST之汲極擴散層 36c之間’在鄰接細胞MC(ad〗acent)及另一鄰接細胞 51 1309419 9责j! 2雙峨頁 MC(ad·)acent/中，有電流流經記憶體細胞電晶體MT之源極 擴散層36a與選擇電晶體ST之汲極擴散層36c之間時，遂 誤判選擇細胞MC(select)之記憶體細胞電晶體MT之資訊。 對此，在本實施形態中，讀出業已寫入選擇細胞 5 MC(select)之記憶體細胞電晶體MT之資訊時’不僅令鄰接 源極線SL(select)之電位為Vcc，且令鄰接位元線BL(select) 之電位亦為Vcc。為此，依本實施形態，即能確實地防止 在鄰接細胞MC(adjacent)及另1 一鄰接細胞MC(ad】acent/中， 有未意料中之電流流經記憶體細胞電晶體MT之源極擴散 10層36a與選擇電晶體ST之汲極擴散層36c間之情況。為 此，依本實施形態，可更進一步地確實防止誤判選擇細胞 MC(select)之記憶體細胞電晶體MT的資訊者。 又，本實施形態之非依電性半導體記憶裝置之寫入方 法及消去方法係與第1實施形態之非依電性半導體記憶裝 15 置之寫入方法及消去方法同樣者。 [第3實施形態] 藉第30圖及34圖說明本發明第3實施形態之非依電 性半導體記憶裝置之讀出方法。第30圖係一示意圖，顯示 本實施形態之非依電性半導體記憶裝置之讀出方法、寫入 20方法及消去方法。第30圖中括弧内顯示非選擇線之電位。 第30圖中F表示浮動。第31圖係一時程圖，顯示本實施 形態之非依電性半導體記憶裝置之讀出方法。第32至34 圖係電路圖’顯示本實施形怨之非依電性半導體記憶裳置 之讀出方法。對第1至29圖所示之第1或2實施形態之非 52 1309419 ^lj. 替換頁 ........ j 依電性半導體記憶裝置等同一之構成要素附與同一符號， 並省略說明或將說明簡化者。 本實施形態之非依電性半導體記憶裝置之讀出方法， 其主要特徵係於··將全部的位元線BL之電位與全部的源極 5線之電位設定為Vc〆後，再將選擇位元線BL(select)之電位 設定為Vcc，且將選擇源極線SL之電位為0V，以讀出已 寫入記憶體細胞電晶體MT之資訊者。 本實施形態之非依電性半導體記憶裝置之構成係與第 1圖所述之上述實施形態之非依電性半導體記憶裝置之構 10 成同樣者。 。賣出已寫入5己憶體細胞電晶體MT之資訊時，依第31 圖所示之時程，將各部之電位設定如第3〇圖及第32至34 圖所示者。 首先，建立須選擇之記憶體細胞（選擇細胞)mc(select) 15 之位址。 其次，將全部位元線BL之電位設定為Vcc,，並將全 部源極線設定為源極線SL之電位Vcc，(參考第32圖）。¥心 為一與電源電壓vcc相等之電壓，或低於電源電壓Vcc之 電壓。按此，全部的位元線BL及全部的源極線Sl全部充 20電到vcc，。又，全部的第！字線WL1之電位係於等候讀出 時始終為Vcc。每一井區26之電位皆為〇v。 再者，令與選擇細胞mc(select)之選擇電晶體之没 極相連接之選擇位元線之電位為Vcc。又，與選 擇細胞之記憶體細胞電晶體MT的源極相連接之 53 1309419 p— 選擇源極線SLiSELECT}之電位為〇v(參考第33圖）。 接著，將選擇位元線BL(select)連接於感應放大器13(參 考第31圖）。 接著，令與選擇細胞MC(select)相連接之第2字線 5 WI^selecd之電位為vcc(參考第34圖）。又，所選擇之第2 字線WI^selecd以外之其餘全部的第2字線WL2的電位為 0V。
有貢訊寫入選擇細胞mc(select)之記憶體細胞電晶體 ί MT時，即，選擇細胞MC(SELECT)之記憶體細胞電晶體MT 10的資訊為“:丨”時，記憶體細胞電晶體MT之浮動閘極30a儲 存有電荷。此時，未有電流流經記憶體細胞電晶體MT之 源極擴散層36a與選擇電晶體ST之汲極擴散層36c之間， 且電流不流經所選擇之一條位元線（選擇位元線） BI^elecd。為此，選擇位元線bl(select)之電位成為vcc。 15即使在除了選擇細胞MC(select)以外之其餘記憶體細胞MC I 中產生漏電流’選擇位元線BL(select)之電位亦不會比Vcc’ 還低者。選擇位元線BL(SELect)之電位係藉感應放大器13 檢測。選擇位元線BL(select)之電位係Vcc’以上時，選擇細 胞MC(select)之記憶體細胞電晶體MT的資訊被判斷為“1” 20 者(參考第31圖）。 此外’已寫入選擇細胞MC(select)之記憶體細胞電晶體 MT之資訊被消去時，即，選擇細胞mc(seleco之記憶體細 胞的資訊為“ 0，’時，在記憶體細胞電晶體Μ T之浮動電極3 0 a 未儲存電荷。此時，有電流流經記憶體細胞電晶體MT之 54
1309419 源極擴散層36a與選擇電晶體ST之汲極擴散層36c之間， 且於所選擇之一條位元線（選擇位元線)BL(select)上有電流 流動。為此，選擇位元線BL(select)之電位慢慢降低，終而 成為0V。選擇位元線BL(select;i之電位比Vc〆更低時’選 5 擇細胞MC(select)之記憶體細胞電晶體MT的資訊被判斷為 “0”者(參考第31圖）。 '按此讀出已寫入記憶體細胞電晶體MT之資訊。 又，在本實施形態中，令非選擇位元線BL之電位為 ® Vc〆，且非選擇源極線SL之電位為Vccf是因為如下理由所 10 致者。 即，非選擇位元線BL之電位或非選擇源極線SL之電 位為浮動時，在選擇細胞MC(select)以外之其餘記憶體細胞 MC中恐有未意料中之電流流經記憶體細胞電晶體MT之 源極擴散層36a與選擇電晶體ST之汲極擴散層36c間之疑 15 慮存在。此時，在選擇細胞MC(select)中’不管有沒有電流 流經記憶體細胞電晶體MT之源極擴散層36a與選擇電晶 ® 體ST之汲極擴散層36c之間，都有電流流經選擇位元線 BL(select)。在選擇細胞MC(select)中，即使沒有電流流經 ‘記憶體細胞電晶體MT之源極擴散層36a與選擇電晶體ST • 20 之汲極擴散層36c之間，於選擇細胞MC(select)以外之其餘 記憶體細胞MC中，在記憶體細胞電晶體MT之源極擴散 層36a與選擇電晶體ST之汲極擴散層36c之間亦有電流產 生時’因此誤判選擇細胞MC^select；)之記憶體細胞電晶體 MT的資訊。 55 1309419 對此，在本實施形態中，讀出業已寫入選擇細胞 MC(select)之記憶體細胞電晶體MT之資訊時’令非選擇位 元線BL及非選擇源極線SL之電位為Vccf。為此，依本實 施形態，在除了選擇細胞MC(select)以外之其餘記憶體細胞
5 MC中，即使有未意料中之電流流經記憶體細胞電晶體MT 之源極擴散層36a與選擇電晶體ST之汲極擴散層36c之間 時’在選擇細胞MC(select)之記憶體細胞電晶體MT的資訊 為“1”時，選擇位元線BL(select)之電位則為Vcc'以上者。 為此，依本實施形態，可更確實地防止誤判選擇細胞 10 MC(select)之記憶體細胞電晶體MT之資訊者。 又，本實施形態之非依電性半導體記憶裝置之寫入方 法及消去方法係與第1實施形態之非依電性半導體記憶裝 置之寫入方法及消去方法同樣者。 [第4實施形態] 15 藉第35圖及第40圖說明本發明第4實施形態之非依 電性半導體記憶裝置之讀出方法。第35圖係本實施形態之 非依電性半導體記憶裝置之電路圖。第36圖係一示意圖， 顯示本實施形態之非依電性半導體記憶裝置之讀出方法、 寫入方法及消去方法。第36圖中括弧内顯示非選擇線之電 20 位。又，第36圖中F表示浮動。第37圖係一時程圖，顯 示本實施形態之非依電性半導體記憶裝置之寫入方法。第 38至40圖係一電路圖，顯示本實施形態之非依電性半導體 記憶裝置之讀出方法。對第1至34圖所示之第1至3實施 形態之非依電性半導體記憶裝置等同一之構成要素附與同 56 1309419 ㊀正替換頁 —付號’並省略說明或將說明簡化者。 (非依電性半導體記憶裝置） 電性半導體^ 首先藉第35圖說明本實施形態之非依 裝置。
10 15 本實施形態之非依電性半導體記憶裝置之主要 於比較器13a連接於第1列解碼器12者。 、幾儀 如第35圖所示，第1列解碼器12連接有比較器〇 比較器13 a係用以比較選擇位元線之電位與非 擇之源極線SL之電位Vcc/者。 選擇位元線BI^selech之電位高於非選擇源極線 電位Vc〆時’比較器13a之輸出形成諸如“ H，，位準（高位气 此外，選擇位元線BL(SELECT}之電位低於非選擇源麵） SL之電位Vcc，時，比較器13a之輸出則成為諸如“L緣 (低位準）。 比較器13a之輸出係藉與比較器13連接之外部 (未示於圖中）讀出。 & a %
按此’構成本實施形態之非依電性半導體記憶裝复 (讀出方法） 。 其次’藉第36至40圖說明本實施形態之非依電後 20 導體記憶裝置之讀出方法。 舉 在讀出已寫入選擇細胞之記憶體細胞電曰 體]VIT之資訊時，按第37圖所示之時程，將各部之電位％ 定如第36圖及第38至40圖所示者。 首先，建立須選擇之記憶體細胞（選擇細胞)MC(SEueT) 57 1309419 之位址。 其次’將全部之位元線BL之電位設定為vcc'，並將 全部源極線SL之電位設定為vcc，(參考第38圖）。令vcc, 為與電源電壓Vcc相等之電壓，或低於電源電壓vcc之電 5壓。如此，使全部的位元線BL及全部的源極線Sl充電到 Vcc’者。又，全部的第}字線wu之電位係於等候讀出時 始終為Vcc。每一井區26之電位皆為〇v。
接著令與選擇細胞MQselect}之選擇電晶體ST的及極 相連接之選擇位元線BI^SELECT}之電位為VCC。又，令與選 10擇細胞之記憶體細胞電晶體MT的源極相連接之 選擇源極線SL(select)之電位為〇v(參考第39圖）。 接著’將選擇位元線BL(select)及非選擇源極線SL連 接於比較器13a(參考第37圖）。具體而言，將非選擇源極 線SL連接於比較器i3a之一邊輸入端子（基準輸入端子）， 15且將選擇位元線BL(select)連接於比較器I3a之另一邊輸入 端子。 接者，令與選擇細胞MC(select)相連接之第2子線 WL2(select)之電位為Vcc(參考第4〇圖）。此外，所選擇之 第2字線WL2(SELECT)以外之其餘第2字線WL2的電位為 20 0V。
有資訊已寫入選擇細胞MC(select)之記憶體細胞電晶 體MT時’即，選擇細胞MC(select)之記憶體細胞電晶體 MT之資訊為“丨，，時，在記憶體細胞電晶體MT之浮動閘極 30a儲存有電荷。此時，電流未流經記憶體細胞電晶體MT 58 1309419 9u.!r贿丨
之源極擴散層36a與選擇電晶體ST之沒極擴散層36c之 間，且在所選擇之一條位元線（選擇位元線)bl(select)無電 流流動。為此，選擇位元線ΒΙ^ΕίΕση之電位成為Vcc。即 使在除了選擇細胞MC^elect^以外之其餘記憶體細胞MC 5中產生有漏電流’選擇位元線BI^selec·^之電位亦不致低於 Vcc者。選擇位元線BL(select；)之電位係兩於非選擇源極線 SL之電位Vccf2電位時，比較器13a之輸出係成為諸如“η” 位準。比較器13a之輸出係諸如“H”位準時，選擇細胞 MC^select}之§己憶體細胞電晶體MT的資訊被判斷為“1”者 10 (參考第37圖）。
此外，已寫入選擇細胞MQselect^之記憶體細胞電晶體 MT之資訊消去時，即，選擇細胞MC(select)之記憶體細胞 的資訊為“0”時，記憶體細胞電晶體MT之浮動閘極30&未 儲存電荷。此時，有電流流經記憶體細胞電晶體MT之源 15 極擴散層36a與選擇電晶體ST之汲極擴散層36c之間，且 於選擇位元線BL(select)上有電流流動。為此，選擇位元線 BL(select)之電位慢慢降低，終為〇v。選擇位元線bl(select) 之電位低於非選擇源極線SL之電位Vcc’的電位時，比較器 13a之輸出成為諸如“L”位準者。比較器13a之輪出係諸如 20為“L”位準時’選擇細胞MC(SELect)之記憶體細胞電晶體MT 的資訊則判斷為“0，，(參考第37圖）。 按此’可讀出已寫入選擇細胞]VIC(SELECT)之記憶體細胞 電晶體MT之資訊。 又，本實施形態之非依電性半導體記憶裝置之寫入方 59 1309419
法及消去方法係與第1實施形態之非依電性半導體記憶裝 置之寫入方法及消去方法同樣者。 [第5實施形態] 藉第41及第42圖說明本發明第5實施形態之非依電 5性半導體記憶裝置及其讀出方法、寫入方法及消去方法。 第41圖係一電路圖，顯示本實施形態之非依電性半導體記 憶裝置。對第1至40圖所示之第1至4實施形態之非依電 性半導體記憶裝置等同一之構成要素附與同一符號，並省 略說明或將說明簡化者。 10 (非依電性半導體記憶裝置） 首先藉第41圖說明本實施形態之非依電性半導體記陵 裝置。 ' 本實施形態之非依電性半導體記憶裝置，其主要特徵 係於.位元線BL係以第1保護電晶體15〇為中介而與第1 15列解碼器12相連接，且源極線乩係以第2保護電晶體151
為中介而與第i列解碼器12相連接，第2字線wl2以第3 保護電晶體152為中介而與第2行解碼器18相連接者。 如第41圖所示，每-條位元線虹係以第^護電晶 體150為中介而與第1列解碼器12相連接者。換言之，第 20 1保護電晶體150之源極/沒極的一方係與位元線B°L連接， 第i保護電晶體15〇之源極/沒極之另_方則與第ι列解碼 器12連接者。 每-第i保護電晶體150之閘極係以^控制線cu 為中介而與控制電路154相連接。每—^保護電晶體⑼ 60 1309419 丨年月p’々-r.社％頁 97112. 2 3 係藉控制電路154控制者。 第1保護電晶體150之閘極絕緣膜（未示於圖中）之膜厚 係設定與選擇電晶體S L之閘極絕緣膜2 8 b之膜厚相等者。 將第1保護電晶體150之閘極絕緣膜的膜厚與選擇電晶體 5 SL之閘極絕緣膜28b之膜厚同樣設定較厚者是為了足以確 保第1保護電晶體150之耐壓者。 '又，每一條源極線SL係以第2保護電晶體151為中介 而與第1列解碼器12相連接者。換言之，第2保護電晶體 ® 151之源極/汲極的一方係與源極線SL連接，第2保護電晶 10 體151之源極/汲極之另一方則與第1列解碼器12連接者。 每一第2保護電晶體151之閘極係以第2控制線CL2 為中介而與控制電路154相連接。每一第2保護電晶體151 係藉控制電路154控制者。 第2保護電晶體151之閘極絕緣膜（未示於圖中）之膜厚 15 係設定與選擇電晶體SL之閘極絕緣膜28b之膜厚相等者。 將第2保護電晶體151之閘極絕緣膜的膜厚與選擇電晶體 ® SL之閘極絕緣膜28b之膜厚同樣設定較厚者是為了足以確 保第2保護電晶體151之耐壓者。 '又，每一條第2字線WL2係以第3護電晶體152為中 • 20 介而與第2行解碼器18相連接者。換言之，第3保護電晶 體152之源極/汲極的一方係與第2字線WL2連接，第3 保護電晶體152之源極/汲極之另一方則與第2行解碼器18 連接者。 每一第3保護電晶體152之閘極係以第3控制線CL3 61 1309419
:9争」2 p t
為中介而與控制電路154相連接。每一第3保護電晶體152 係藉控制電路154控制者。 第3保護電晶體152之閘極絕緣膜（未示於圖中）之膜厚 係設定與選擇電晶體SL之閘極絕緣膜28b之膜厚相等者。 5 將第3保護電晶體152之閘極絕緣膜的膜厚與選擇電晶體 S L之閘極絕緣膜2 8 b之膜厚同樣設定較厚者是為了足以確 保第3保護電晶體152之耐壓者。 按此，構成本實施形態之非依電性半導體記憶裝置。 (非依電性半導體記憶裝置之動作） 10 藉第41圖至第42圖說明本實施形態之非依電性半導 體記憶裝置之動作。第42圖係一示意圖，顯示本實施形態 之非依電性半導體記憶裝置之讀出方法、寫入方法及消去 方法。第42圖中括弧内顯示非選擇線之電位。又，第42 圖中F表示浮動。 15 (讀出方法） 首先，藉第42圖說明本實施形態之非依電性半導體記 憶裝置之讀出方法。 在本實施形態中，讀出已寫入記憶體細胞電晶體MT 之資訊時，令第1控制線CL1之電位為5V，第2控制線 20 CL2之電位為5V，第3控制線CL3之電位為5V。即，在 本實施形態中，讀出已寫入記憶體細胞電晶體MT之資訊 時，令第1保護電晶體150、第2保護電晶體151及第3 保護電晶體152為開啟狀態。又，位元線BL之電位、源極 線SL之電位、第1字線WL1之電位、第2字線WL2之電 62 1309419 位及井區26之電位係與第1至第4實施形態之任一形態的 非依電性半導體記憶裝置之讀出方法中各部電位同樣者。 第1保護電晶體150、第2保護電晶體151及第2保護 電晶體152處於開啟狀態，因此位元線bl與第1列解碼器 5 12電性連接，源極線SL與第1列解碼器12電性連接，第 2字線WL2與第2行解碼益18電性連接。為此，本實施形 態之非依電性半導體記憶裝置係按第1至第4實施形態中
任一形態之非依電性半導體記憶裝置之讀出方法同樣之方 法，可讀出已寫入記憶體細胞電晶體MT之資訊。 10 (寫入方法) 其次藉第41及42圖說明本實施形態之非依電性半導 體記憶裝置之寫入方法。 在本實施形態中，將資訊寫入記憶體細胞電晶體MT 時，令第1控制線CL1之電位為5V，第2控制線CL2之 15電位為，第3控制線CL3之電位為5V。即，在本實施 形態中’將資訊寫入記憶體細胞電晶體MT之資訊時，令 第1保護電晶體150及第3保護電晶體152為開啟狀態， 並使第2保護電晶體151為關閉狀態。又，位元線bl之電 位、源極線SL之電位、第1字線WL1之電位、第2字線 20 WL2之電位及井區26之電位係與第1至第4實施形態之任 一形態的非依電性半導體記憶裝置之讀出方法中各部電位 同樣者。 將資訊寫入記憶體細胞電晶體MT時，藉第2列解碼 器而對選擇源極線SL(select)施加高電壓。第1列解碼器12 63 1309419 5 10 15 20 9,. ί|々缝正替換頁 係藉低電壓電路(低对壓—電因此在一選擇源極線 叫肌吻連接於第丨列解碼器12之狀態下，藉第2列解碼 器而對選擇源極線施加了高電壓時，吼衍生 有第1列解碼器Π遭受破壞之疑慮。在本實施形態中，將 貝訊寫入記憶體細胞電晶體附時，令第2保護電晶體⑸ 為關閉狀態，因此可使由低電壓電路構成之第^列解碼哭 :相對:源極線SL呈電性分離者。為此，依本實施形態二 =瞒入記憶體細胞電晶體MT時，可防止由低電壓電 路構成之第1簡碼H 12遭受破壞者。 (消去方法） 其次’藉第32圖說明本實施形態 憶展置之消去方法。 …㈣+導I 將已寫入記Μ細胞_ 1()之_肖 制線CU之電位為0¥’第2 位二工 3控制線CL3之電位為G 之電位為〇V’第 '在本實施形態中，將資訊 寫入§己憶體細胞電晶體Μτ 2保護電晶體⑸及第3保護電』=電晶體，第 位元線肌之電位、_線^^152為關閉狀態。又， 電位、第2字線WU之電位f第1字線術之 第”施形態之任—形態二井：26之電位係與第1至 去方法中各部電位同樣者。切體記憶裝置之消 將已寫人記憶體細胞陣列iq之資訊消去時，對第）字 線WL1及井區26施加高雷 電垫。弟1列解碼器12及第2行 解碼⑽係措低電壓電略構成者，因此在第丨列解瑪器^ 64 1309419 或第2行解碼器18電性連接於記憶體細胞陣列10之狀態 下將記憶體細胞陣列10之資訊消去時，恐衍生有第1列解 碼器12或第2行解碼器18遭受破壞之疑慮。在本實施形 態中，將寫入記憶體細胞電晶體MT資訊消去時，令第1 5 保護電晶體150、第2保護電晶體15卜第3保護電晶體152 為關閉狀態，因此可使位元線BL相對於第1列解碼器12 _ 呈電性分離，且源極線SL相對於第1列解碼器12呈電性 分離，第2字線WL2相對於第2行解碼器18呈電性分離 ® 者。即，在本實施形態中，將已寫入記憶體細胞陣列10之 10 資訊消去時，由低電壓電路構成之第1列解碼器12及第2 行解碼器18係相對於記憶體細胞陣列10呈電性分離者。 為此，依本實施形態，將寫入記憶體細胞電晶體MT之資 訊消去時，可防止耐壓低之第1列解碼器12及第2行解碼 器18遭受破壞者。 15 [第6實施形態] 藉第43圖至第45號說明本發明第6實施形態之非依 ® 電性半導體記憶裝置之寫入方法。第43圖係一示意圖，顯 示本實施形態之非依電性半導體記憶裝置之讀出方法、寫 ' 入方法及消去方法。第43圖中括弧内顯示非選擇線之電 " 20 位。又，第43圖中F表示浮動。第44圖係一時程圖，顯 示本實施形態之非依電性半導體記憶裝置之寫入方法。第 45圖係一線圖，顯示控制閘極電壓與極限值電壓間之差及 極限值電壓之變化量的關係。對第1至42圖所示之第1至 5實施形態之非依電性半導體記憶裝置等同一之構成要素 65 1309419 附與同一符號’並省略說明▲將說明簡化者。 本實施形態之非依電性半導體記憶裝置之構成係與上 述第1至5實施形態中任一形態之非依電性半導體記憶裝 置之構成同樣。 5 本實施形態之非依電性半導體記憶裝置之寫入方法， 其主要特徵係於：一邊慢慢提高與選擇細胞MC(select)相連 接之第1字線WL1(select)之電位，對選擇源極線sl(select) 以脈衝方式施加電壓’以將資訊寫入選擇細胞MC(select) 之記憶體細胞電晶體MT者。 10 將資訊寫入記憶體細胞電晶體MT時，如第43圖所 示，令選擇位元線BL(select)之電位為〇v。又，令鄰接位 元線 BL(ADjUSTANT) 之電位為Vcc。又，令其餘位元線BL， 即，選擇位元線肌⑽啦乃及鄰接位元線bl_ustant)以外 之其餘位元線BL之電位為0V(接地）。 15 又，令與選擇細胞MC(select)相連接之第2字線 WL^select；)之電位為Vcc。此外，令所選擇之第2字線 WI^sELEcn以外之其餘第2字線WL2之電位為0V(接地）。 又，如第44圖所示，對與選擇細胞mc(select)相連接 之第1字線WLhsELECm施加慢慢昇高之電壓Vstep。此外， 20令所選擇之第1字線WL^select}以外之其餘第1字線WL1 的電位為0V(接地）或浮動者。 又，如第44圖所示，對與選擇細胞MC(議ct)相連接 之選擇源極線SI^SELECH以脈衝方式施加電壓。對選擇源極 線SI^selecd所施加之脈衝狀電壓諸如5V。此外，令選擇源 66 1309419 _ 年月日修正替換頁 R7. \9.. 9. 極線SL^ELEcrn以外之其餘源極線SL之電位為〇v(接地）或 浮動者。 又’井區26之電位始終為〇v(接地）。 在本實施形態中，慢慢昇高用以對所選擇之第1字線 5 wli(select>施加之電壓，且對所選擇之源極線 SI^selec^以脈衝狀方式施加電壓是因為如下理由所致者。 即，對記憶體細胞電晶體MT之控制閘極34b施加高電壓 時，則§己憶體細胞電晶體MT之源極/沒極間之電性阻抗變 ί 小。如此一來，記憶體細胞電晶體MT之源極/汲極間之電 10性阻抗係與選擇電晶體ST之源極/汲極間之電性阻抗相比 變得較小。按此’對選擇電晶體之源極/汲極間施加一較大 的橫向電場’並於選擇電晶體之源極/汲極間未施加一足夠 大之橫向電場者。不能在記憶體細胞電晶體MT之源極/汲 極間施加一夠大之橫向電場時，則於記憶體細胞電晶體MT 15之源極/汲極間中電子不能加速，使得寫入速度變慢。在本 _ 實施形態中，在寫入初始階段上，對所選擇之第丨字線 WLIpelecd施加—較低的電壓，記憶體細胞電晶體mt之 源極/汲極間之電性阻抗不致過高者。又，對選擇源極線 SI^selec^以脈衝狀方式施加電壓’有電荷注入記憶體細胞 2〇電晶體MT之浮動電極3〇a。之後，慢慢昇高所選擇之第i 字線WU(SELECT)之電壓，一邊對選擇源極線SL(select)施加 脈衝狀電壓’則有電荷逐漸注入記憶體細胞電晶體MT之 斤動閘極30a。用以對所選擇之第J字線wl1(select)施加 之電壓v卿慢慢上昇，此時儲存在浮動閘極3〇a之電荷亦 67 1309419 逐漸增加，因此記憶體細胞電晶體MT之源極/汲極間之電 性阻抗不致變得過大者。為此，依本實施形態，可使資訊 寫入記憶體細胞電晶體MT時之寫入速度高速化。 第45圖係一線圖，顯示控制閘極電壓與極限值電壓之 5 差及極限值電壓之變化量間之關係。由第45圖可知，提高
所選擇之第1字線WLI(select)之電壓，可將每次所選擇之 第1字線WL1 (SELECT；)之電壓上昇時所變化之記憶體細胞電 晶體MT之極限值電壓之變化量設定較大，俾使控制閘極 ® 電壓及記憶體細胞電晶體Μ T之極限值電壓間之差為2〜3 V 10 者。如果加大所選擇之第1字線WL1 (SELECT)之電壓每次上 升而變化之記憶體細胞電晶體MT的極限值電壓之變化量 時，即可以高速地將資訊寫入記憶體細胞電晶體MT者。 因此，為使控制閘極電壓與記憶體細胞電晶體MT之極限 值電壓間之差為2〜3V，宜將所選擇之第1字線WL1(select) 15 之電壓慢慢上昇者。 又，在此，如第44圖所示，以將用以對所選擇之第1 $ 字線WL 1 (SELECT)施加之電壓呈階梯式上昇之形態為例進行 s兄明’但用以對所選擇之苐1字線WLI(select)之電壓並不 '限定於如第44圖所示之電壓者。例如，如第46圖中以虛 • 20 線顯示，亦可將用以對所選擇之第1字線WL1(select)施加 之電壓連續上昇者。第46圖係一時程表，顯示本實施形態 之非依電性半導體記憶裝置之寫入方法之另一形態。又， 如第46圖以實線顯示，亦可先將電壓上昇後再暫時降低電 壓，進而施加更高電壓者。 68 1309419 [第7實施形態] 藉第47圖及第48圖說明本發明第7實施形態之非依 電性半導體記憶裝置的寫入方法。第47圖係顯示本實施形 態之非依電性半導體記憶裝置之剖視圖。第48圖係顯示本 5 實施形態之非依電性半導體記憶裝置之讀出方法、寫入方 法及消去方法。在第48圖中括弧顯示非顯示線之電位。又，
在第48圖中F表示浮動者。對第1圖至第46圖所示之第 1至第6實施形態之非依電性半導體記憶裝置等同一構成 要素附與同一符號，並省略或將說明簡化。 10 (非依電性半導體記憶裝置） 首先藉第47圖說明本實施形態之非依電性半導體記憶 裝置及其讀出方法。 15 20 本實施形態之非依電性半導體記憶裝置之主要特徵係 於.在形成有N型源極擴散層36a之區域植入有p型推雜 物，藉此形成有P型摻雜物擴散層35者。 「如第47圖所示，在含有形成有卩型源極擴散層36a 散層：在内之區域上形成”型換雜物擴 本實施形態中，在含有形成#Ν 區域在内之區域形成有。型推雜物擴散層、==之 由所致者。 疋按如下的理 即，在含有形成有N 區域上形成P型摻雜物擴 型源極擴散層36 散層35,因此可抑制來 a之區域在内的 自N型源 69 1309419 ^97^2.2 3 "" 極擴散層36a之空乏層的擴散。來自—N型源極擴散； 5 10 擴散-予以抑制時，在N型源極擴散層二近 電场強度增強’且在N型源極擴散層36a近旁载子 加在本實施形料，可使載子急遽加速，因此可^ 將貧訊寫入記憶體細胞電晶體MT之寫入速度。 门 此外，在形成有選擇電晶體ST之源 之區域未植入p型推雜物，因此選擇= 不會文到P歸雜物的影響。為此，不須使選擇 之極限值電壓變高下，選擇電晶體ST可做高速動 (讀出方法） 本實施形態之非依電性半導體記憶裝置之讀出方法係 以對第1字線WL1施加-較邏輯電路的電源電壓Vcc更高 之電壓Vr者為主要特徵所在。 在本實施形態中，在記憶體細胞電晶體MT中含有N 15型源極擴散層36a之區域形成有p型摻雜物擴散層35，且 s己憶體細胞電晶體MT之極限值電壓較高。為此，對第工 字線WL1施加-較低電壓之Vce時，恐無足夠電流流經記 憶體細胞電晶體MT之源極/汲極間者。 為此，在本實施形態中，讀出已寫入記憶體細胞電晶 20體MT之資訊時，對第1字線WL1施加一較邏輯電路之電 源電壓Vcc更高之電壓Vr。因為對第}字線WL1施加— 較高的電壓Vr，因此可使一足夠的電流流經記憶體細胞電 晶體MT之源極/汲極間，且可穩定讀出已寫入記憶體細胞 電晶體MT之資訊者。 70 1309419 :ί.:丨 ;|9 Ο 〇' [變形實施形態] 本發明並不限於上述實施形態，可做各種變形。 例如，在上述實施形態中是在將資訊寫入記憶體細胞 電晶體MT時令選擇源極線SI^select)之電位設定為5V之 5 形態為例進行說明，但並不是限定將資訊寫入記憶體細胞 電晶體MT時之選擇源極線SL(select；)之電位為5V者。即’ 只要將資訊寫入記憶體細胞電晶體MT時之選擇源極線 SL(select)之電位為南於邏輯電路之電源電壓Vcc之電壓即 Φ 可。只要將一至少高於邏輯電路之電源電壓Vcc之電壓施 10 加於選擇源極線SL(select)，即可增加流經選擇電晶體ST 之通道的電流，加快寫入速度者。 又，在上述實施形態中是將資訊寫入記憶體細胞電晶 體MT時將所選擇之第1字線WL1(select)之電位設定為9V 之形態為例進行說明，但並不是將資訊寫入記憶體細胞電 15 晶體MT時所選擇之第1字線WL1 (SELECT) 的電位為9V者。 只要將資訊寫入記憶體細胞電晶體MT時所選擇之第1字 鲁 線WL1(select；)的電位為一南於選擇源極線SL(select)之電位 即可。 '[產業可利用性] • 20 本發明之非依電性半導體記憶裝置及其讀出方法、 寫入方法及消去方法係對於提供可以高速動作之非依電性 半導體記憶裝置及其讀出方法、寫入方法及消去方法有效 者。 【圖式簡單說明3 71 1309419 第1圖係-電路圖，顯示本發明第、實施形態之非 性半導體記憶裝置。 •第2圖係-俯視圖，顯示本發明第1實施形態之非依電 / 生半一體☆㈣置之記憶體細胞陣列。 5 第3圖係第2圖中A-A'線處剖視圖。 第4圖係第2圖中B_B '線處剖視圖。 第5圖係第2圖中c_c'線處剖視圖。 第6圖係—示意圖，顯示本發明第1實施形態之非依電 性半導體記Μ置之讀出方法、寫人方法及消去方法。 1〇 第7圖係一示意圖，顯示本實施形態之非依電性半導體 記憶裝置之讀出方法。
第8圖係一時程圖’顯示本實施形態之非依電性半導體 記憶裝置之讀出方法。 S 第9圖係-電路圖’顯示本實施形態之非依電性半導體 15 記憶裝置之寫入方法。 第10圖係-時程圖，顯示本實施形態之非依電性半導 體記憶裝置之寫入方法。 第11⑷、11(b)圖係-製程剖視圖⑴，顯示本發明第】 實施形態之非依電性半導體記憶裝置之製造方法。 20 第12⑷、12(b)圖係一製程剖視圖（2)，顯示本發明第！ 實施形態之非依電性半導體記憶裝置之製造方法。 第13(a)、13(b)圖係一製程剖視圖（3)，顯示本發明第} 實施形態之非依電性半導體記憶裝置之製造方法。 第14⑻、14⑻圖係-製程剖視圖（4)，顯示本發明第】 72 1309419 9M If正替換頁 實施形態之非依電性半導體記憶裝置之製造方法。 第15(a)、15(b)圖係一製程剖視圖（5)，顯示本發明第i 實施形態之非依電性半導體記憶裝置之製造方法。 第16(a)、16(b)圖係一製程剖視圖（6)，顯示本發明第i 5實施形態之非依電性半導體記憶裝置之製造方法。 第17(a)、17(b)圖係-製程剖視圖⑺，顯示本發明第1 -實施形態之非依電性半導體記憶裝置之製造方法。 第18⑷、18(b)圖係一製程剖視圖⑻，顯示本發明第1 • 實施形態之非依電性半導體記憶裝置之製造方法。 10 第19⑻、19(b)_~製程剖視圖（9)，顯示本發明第1 實施形態之非依電性半導體記憶裝置之製造方法。 第20⑷、20(b)圖係-製程剖視圖（1())，顯示本發明第i 實施形態之非依電性半導體記憶裝置之製造方法。 第21圖係一製程剖視圖⑼，顯示本發明第1實施形態 15之非依電性半導體記憶裝置之製造方法。 ^22®係一製程剖視圖（12) ’顯示本發明第1實施形態 參 之非依電性半導體記憶裝置之製造方法。 第23圖係一製程剖視圖（13)，顯示本發明第1實施形態 •"之非依電性半導體記憶裝置之製造方法。 ' 20 第24圖係一製程剖視圖（14) ’顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 第25圖係一製程剖視圖（15)，顯示本發明第1實施形態 之非依電性半導體記憶裝置之製造方法。 第26圖係一製程剖視圖（16)，顯示本發明第1實施形態 73 1309419 之非依電性半導體記憶裝置之製造方法。 第27圖係一示意圖，顯示本發明第2實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第28圖係一電路圖，顯示本發明第2實施形態之非依電 5 性半導體記憶裝置之讀出方法。 第29圖係一時程圖，顯示本發明第2實施形態之非依電 性半導體記憶裝置之讀出方法。 第30圖係一示意圖，顯示本發明第3實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 10 第31圖係一時程圖，顯示本發明第3實施形態之非依電 性半導體記憶裝置之讀出方法。 第32圖係一電路圖（1)，顯示本發明第3實施形態之非依 電性半導體記憶裝置之讀出方法。 第33圖係一電路圖（2)，顯示本發明第3實施形態之非依 15 電性半導體記憶裝置之讀出方法。 第3 4圖係一電路圖（3 )，顯示本發明第3實施形態之非依 電性半導體記憶裝置之讀出方法。 第35圖係一電路圖，顯示本發明第4實施形態之非依電 性半導體記憶裝置。 20 第36圖係一示意圖，顯示本發明第4實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第37圖係一時程圖，顯示本發明第4實施形態之非依電 性半導體記憶裝置之Ί買出方法。 第38圖係一電路圖（1)，顯示本發明第4實施形態之非依 74 1309419
/r雜頁 電性半導體記憶裝置之讀出方法。 第39圖係一電路圖（2)，顯示本發明第4實施形態之非依 電性半導體記憶裝置之讀出方法。 第40圖係一電路圖（3)，顯示本發明第4實施形態之非依 5 電性半導體記憶裝置之讀出方法。 第41圖係一電路圖，顯示本發明第5實施形態之非依電 性半導體記憶裝置。 第42圖係一示意圖，顯示本發明第5實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 10 第43圖係一示意圖，顯示本發明第6實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 第44圖係一時程圖，顯示本發明第6實施形態之非依電 性半導體記憶裝置之寫入方法。 第45圖係一線圖，顯示控制閘極電壓與極限值電壓間 15 之差及極限值電壓之變化量間之關係。 第46圖係一時程圖，顯示本發明第6實施形態之非依電 性半導體記憶裝置之寫入方法之另一形態者。 第47圖係一剖視圖，顯示本發明第7實施形態之非依電 性半導體記憶裝置。 20 第48圖係一示意圖，顯示本發明第7實施形態之非依電 性半導體記憶裝置之讀出方法、寫入方法及消去方法。 【主要元件符號說明】 2...記憶體細胞陣列區 6…形成有南对壓電晶體之區 4...周邊電路區 域 75 1309419
j9f 2 3 28b 30a. 30b 32a 34a. 34b 6N...形成有南财壓N通道電晶體之區 域 6P…形絲高《遞1¾¾¾¾¾ 8…用以形成低電壓電晶體之區域 8N...用以形成低電壓電晶體之區域 8P...用以形成低電壓P通道電晶體之 10.. .記憶體細胞陣列 12.. .第1列解碼器 13.. .感應放大|§ 13a...比較器 14.. .第2列解碼器 16…第1行解碼器 18…第2行解碼器 20.. .半導體基板 21".元件區 22…元件分離區 24…埋入擴散層 26.. .井區 28…隧道絕緣膜 28a...隧道絕緣膜 ΐ替觀| 閘極絕緣膜 .浮動閘極 .選擇閘極 32b·. _絕緣膜 .控制閘極 •聚矽膜 34c、34d.. ·閘極 35…摻雜物擴散層 36a…細勿擴散層、源掏麟邊 36b...掺雜物擴散層 36c…隹物撥if、沒樹獻緣 37…側壁絕緣膜 3 8a…石夕化合物層、源極 38b...石夕化合物層、汲極 38c〜38f_..石夕化合物層 40.. .層間絕緣膜 42.. .接觸窗孔 44.. .導體栓塞 恥…佈線(第1金屬佈線層） 48.. .層間絕緣膜 50.. .接觸窗孔 76 1309419 52…導體栓塞 54…佈線(第2金屬佈線層） 56.. .層間絕緣膜 58.. .接觸窗孔 60…導體栓塞 62…佈線(第3金屬佈線如 64…熱氧化膜 66.. .氮化石夕膜 68.··凹槽 69…犧牲氧化膜 70…埋入擴散層 72P...P型井區 72N...N型井區 74P...P型井區 74N...N型井區 76…閘極絕緣膜 78…閘極絕緣膜 80.. .反射防止膜 82."氧化矽膜 妙膜、側壁絕緣膜 86.. .低濃度擴散層 尽輯疋替換頁 88…低濃度擴散層 90…低濃度擴散層 92…低濃度擴散層 93.. .氧化發膜、側壁絕緣膜 94.. .高濃度擴散層 96…源满及極繼層 98…高濃度擴散層 100. H汲極才綠層 102…高濃度擴散層 104…源才碰極擴散層 106…高濃度擴散層 108…源满及極雛層 110N...高耐壓N通道電晶體 110P...高耐壓P通道電晶體 112N...低電壓N通道電晶體 112P...低電壓P通道電晶體 114."氮化石夕膜 116"·氧化石夕膜 118…氧化矽膜 120…氧化石夕膜 122.. .氧化矽膜 77 1309419
124…氧化石夕膜 126…氧化石夕膜 128…氧化矽膜 130.. .層間絶緣膜 132…接觸窗孔 134…導體栓塞 136…佈線(第4金屬佈線層) 138…氧化矽膜 140.. .氧化石夕膜 142…層間絕緣膜 143…接觸窗孔 144…導體栓塞 145.. .佈線 146…氧化石夕膜 148…氮化矽膜 150.. .第1保護電晶體 151.. .第2保護電晶體 152.. .第3保護電晶體 154.. .控制電路 ST...選擇電晶體 MT...記憶體細胞電晶體 MC...記憶體細胞 BL.··位元線 \\11...第1字線 WL2...第2字線 SL…源極線 CL1...第1控制線 CL2...第2控制線 CL3...第3控制線 78

Claims (1)

13094·1^1第95137268號申請案串請專利範圍替換本97.12.23 十、申請專利範圍： 1. 一種非依電性半導體記憶裝置，包含有： §己憶體細胞陣列，係由多數具有選擇電晶體及與前述 選擇電晶體相連接之記憶體細胞電晶體之記憶體細胞排 列成矩陣狀而形成者； 位元線’係共通連接位於相鄰接之兩列上之多數前述 選擇電晶體之汲極者；
10 15
20 第1字線，係共通連接位於同_行之多數前述記憶體 細胞電晶體之控制閘極者； 第2字線，係共通連接位於同一行上之多數前述選擇 電晶體之選擇閘極者； 源、極線’係共通連接位於相鄰接之兩行上之多數前述 記憶體細胞電晶體之源極者； 第1列解碼係與多數前述位S線及多數前述源極 線連接i用以控制前述多數位元線及前述多數源極 線之電位者； 货、興多數前述第1字線相連接 /对⑺4弟 以控制前述多數第1字線之電位者； 第2行解碼器，係與多 迷第2字線相連接，且用 从制則迷多數第2字線之電位者；及 用 第2列解碼器，係與 ， 控制前述多數源極線之電位;麵極線相連接’且用以 又’前述第1骑㈣ 器及前述第2列解碼子壓較前述第1行解碼 低之電路構成者， 79 97^ 1J. 23 讀頁 且前述第2行解碼器係藉其耐壓較前述第1行解碼器 及前述第2列解碼器更低之電路構成者。 2. 如申請專利範圍第1項之非依電性半導體記憶裝置，更 具有比較器，係比較前述位元線之電位與鄰接於前述位 元線之前述源極線之電位者。 3. 如申請專利範圍第1項之非依電性半導體記憶裝置，其 中前述多數位元線係以第1保護電晶體為中介而分別與 前述第1列解碼器相連接者， 前述多數源極線係以第2保護電晶體為中介而分別 與前述第1列解碼器相連接者， 前述多數第2字線係以第3保護電晶體為中介而分別 與前述第2行解碼器相連接者， 又，該非依電性半導體記憶裝置更具有用以控制多數 前述第1保護電晶體、多數前述第2保護電晶體及多數 前述第3保護電晶體之控制電路。 4. 如申請專利範圍第1至3項中任一項之非依電性半導體 記憶裝置，其中前述記憶體細胞電晶體具有： 浮動閘極，係隔著隧道絕緣膜而形成於半導體基板上 者； 前述控制閘極，係隔著絕緣膜而形成於前述浮動閘極 上者； N型第1摻雜物擴散層，係形成於前述浮動閘極一側 之前述半導體基板内，且構成前述源極者；及 N型第2摻雜物擴散層，係形成於前述浮動閘極另一 1309419
側之前述半導體基板内者， 並朝包含形成有前述第1摻雜物擴散層之區域在内 之區域植入P型摻雜物。 10 15 5. -種非依電性半導體記憶裝置之^方法，該非依電性 半導體記憶裝置包含有：記憶體細胞陣列，係由多數具 有選擇電晶體及與前述選擇電晶體相連接之記憶體細胞 電晶體之記憶體細胞排職轉狀而形成者；位元線， 係共通連接位於相鄰接之㈣上之多數前親擇電晶體 之汲極者；第1字線’係共通連接位於同一行之多數前 述記憶體細胞電晶體之控制閘極者；第2字線，係共通 連接位於同一行上之多數前述選擇電晶體之選擇_ 者；源極線，似通賴位於购接之兩行上之多數前 迷記憶體細胞電晶體之源極者；第丨列解碼器，係盘多 數前述位元線及多數前述源轉㈣接，且用以控制前 述多數位S線及前述多數源極線之電㈣ :第=數前述第1字線相連接，且 2字線相速者’第2行解碼器’係與多數前述第 予柄連接，且用以控制前述多數第2字線 20 及’第2贿碼H，係财㈣述源極線者’ 以控制前述多數源極線之電位者，又，前且用 器係藉其耐壓較前述第丨行解碼器及前述第^解碼 更低之電路構成者，前 彳解碼器 ， 財第仃解竭11係藉I耐厭p 則述第1行解碼器及前述第2騎 〜耐壓車又 者，該非依電財導體M D更低之電路構成 導體4裝置之讀出方法包含有下列 81
1309419 步驟，即：
藉前述第1 射卜條前述位元線施加第！ 電塵，該-條前述位元、⑽與—個前軌賴細胞之前 述選擇電晶體之前述汲極相連接者；藉别述第1雜碼“將—條前述_線接地，該一 條前：源極線係相對於前述一條位元線而位於第】側， 且與别述-個記憶體細胞之前述記憶體細胞電晶體之前 述源極相連接者； 10 15 20 雪别述第】行解碼器而對一條前述第i字線施加第2 …W條字線係與前述—個記憶體細胞 之前述記《細胞電晶體之前述控㈣極相連接者；及 藉前述第2行解碼器而對—條前述第2字線施加第3 2.，K緖述第2字線係與前述-個記憶體細胞之 月|J述選擇電晶體之前述選擇閘極相連接者； 藉^上步驟’根據前述—條位元線之電位，讀出業已 寫入則述一個記憶體細胞之資訊者。 、 項之非依紐半導體記憶裝置之讀 更對另一2含有—步驟，即，藉前述第1列解石馬器而 ’本别迷源極線施加前述第1電壓，該另-條前 述源極線係相對於前述—條位元線而位於與前述第⑽ 相反之第2側且鄰接於前述_條位元線者。 7.如申請專利範圍第6項之非依電性半導體記財置之讀 =，=!有—步驟’即，藉前述第1列解㈣而 細24位元線施加前述第1電壓，該另-條前 82 1309419 #為I發正替換頁 述位元線係相對於前述另一條源極線而位於前述第2 ^丨 且鄰接於前述另一條源極線者。 10 15 20 8‘ 一種非依電性半導體記憶裝置之讀出方法，該非依電性 半導體記憶裝置包含有：記憶體細胞陣列，係由多數具 有選擇電晶體及與前述選擇電晶體相連接之記憶體細泸 電晶體之記憶體細胞排列成矩陣狀而形成者；位元緣 係共通連接位於相鄰接之兩列上之多數前述選擇電曰曰體 之汲極者；第1字線，係共通連接位於同一行之多數_ 述記憶體細胞電晶體之控制閘極者；第2字線，係共、南 連接位於同一行上之多數前述選擇電晶體之選擇開= 者’源極、線，係共通連接位於相鄰接之兩行上之多數々 述^憶體細胞電晶體之源極者；第丨列解碼器，係與^ 數:述位70線及多數前述源極線相連接，且用以控制於 述多數位元線及前述多數源極線之電位者；第引 器，係與多數前述第丨字線相連接，且用 = 電位者；第2行解碼器，係與多數 及第連接’且用以控财述多數第2字線之電位者； 第2列解碼器，係與多數前述源極線相連接，且用 以控制前述多數源極線之電用 器係藉其耐壓較前述第,行解碼器及前=1列解碼 :低之電路構成者，且前述第2行==解碼器 則述第1行解碼器及前述第2列解碼器、耐堡較 者’該非依電性半導體記憶裳置之讀出路構成 步驟，即： ^買出方法包含有下列 83 替換頁 1309419 藉前述第1行解碼器而對前述多數第1字線施加第1 電壓，且藉前述第1列解碼器而對前述多數位元線及前 述多數源極線施加第2電壓； 藉前述第1列解碼器而選擇地對一條前述位元線施 5 加第3電壓，且藉前述第1列解碼器而將一條前述源極 線接地，而該一條前述位元線係與一個前述記憶體細胞 之前述選擇電晶體之前述汲極相連接，又該第3電壓係 等於或高於前述第2電壓，且該一條前述源極線係與前 述一個記憶體細胞之前述記憶體細胞電晶體之前述源極 10 相連接者；及 藉前述第2行解碼器而對一條前述第2字線施加第4 電壓，且根據前述一條位元線之電位讀出業已寫入前述 一個記憶體細胞之資訊，而該一條前述第2字線係與前 述一個記憶體細胞之前述選擇電晶體之前述選擇閘極相 15 連接者。 9. 一種非依電性半導體記憶裝置之讀出方法，該非依電性 半導體記憶裝置包含有：記憶體細胞陣列，係由多數具 有選擇電晶體及與前述選擇電晶體相連接之記憶體細胞 電晶體之記憶體細胞排列成矩陣狀而形成者；位元線， 20 係共通連接位於相鄰接之兩列上之多數前述選擇電晶體 之汲極者；第1字線，係共通連接位於同一行之多數前 述記憶體細胞電晶體之控制閘極者；第2字線，係共通 連接位於同一行上之多數前述選擇電晶體之選擇閘極 者；源極線，係共通連接位於相鄰接之兩行上之多數前 84 1309419
10 15
20 微頁 述記憶體細胞電晶體之源極者；第1列解碼器，係與多 數前述位元線及多數前述源極線相連接，且用以控制前 述多數位元線及前述多數源極線之電位者；第1行解碼 器，係與多數前述第1字線相連接，且用以控制前述多 數第1字線之電位者；第2行解碼器，係與多數前述第 2字線相連接，且用以控制前述多數第2字線之電位者； 及，第2列解碼器，係與多數前述源極線相連接，且用 以控制前述多數源極線之電位者，又，前述第1列解碼 器係藉其耐壓較前述第1行解碼器及前述第2列解碼器 更低之電路構成者，且前述第2行解碼器係藉其耐壓較 前述第1行解碼器及前述第2列解碼器更低之電路構成 者，該非依電性半導體記憶裝置之讀出方法包含有下列 步驟，即： 藉前述第1行解碼器而對前述多數第1字線施加第1 電壓，且藉前述第1列解碼器而對前述多數位元線及前 述多數源極線施加第2電壓； 藉前述第1列解碼器而選擇性地對一條前述位元線 施加第3電壓，藉前述第1列解碼器將一條前述源極線 接地，而該一條前述位元線係與一個前述記憶體細胞之 前述選擇電晶體之前述汲極相連接者，又該第3電壓係 電壓較前述第2電壓更高之電壓，且該一條前述源極線 係相對於前述一條位元線而位於第1側且與前述一個記 憶體細胞之前述記憶體細胞電晶體之前述源極相連接 者；及 85 1309419
10 15
20 !年月日杉^替換頁 L97L.1P.2 3_ 藉前述第2行解碼器而對一條前述第2字線施加第 4電壓，並將與前述一條源極線相異之另一條前述源極 線之電位和前述一條位元線之電位比較，以讀出業已寫 入前述一個記憶體細胞之資訊，且該一條前述第2字線 係與前述一個記憶體細胞之前述選擇電晶體之前述選擇 閘極相連接者。 10. —種非依電性半導體記憶裝置之寫入方法，該非依電性 半導體記憶裝置包含有：記憶體細胞陣列，係由多數具 有選擇電晶體及與前述選擇電晶體相連接之記憶體細胞 電晶體之記憶體細胞排列成矩陣狀而形成者；位元線， 係共通連接位於相鄰接之兩列上之多數前述選擇電晶體 之汲極者；第1字線，係共通連接位於同一行上之多數 前述記憶體細胞電晶體之控制閘極者；第2字線，係共 通連接位於同一行上之多數前述選擇電晶體之選擇閘極 者；源極線，係共通連接位於相鄰接之兩行上之多數前 述記憶體細胞電晶體之源極者；第1列解碼器，係與多 數前述位元線及多數前述源極線相連接，且用以控制前 述多數位元線及前述多數源極線之電位者；第1行解碼 器，係與多數前述第1字線相連接，且用以控制前述多 數第1字線之電位者；第2行解碼器，係與多數前述第 2字線相連接，且用以控制前述多數第2字線之電位者； 及，第2列解碼器，係與多數前述源極線相連接，且用 以控制前述多數源極線之電位者，又，前述第1列解碼 器係藉其耐壓較前述第1行解碼器及前述第2列解碼器 86 1309419 '—— , 替換頁 更低之電路構成者，且 前述第1行解勒及前述^轉抑補其耐壓較 者，該非依半導體記憶更低之電路構成 步驟，即： 罝之寫入方法包含有下列 稭前述第1列解碼器而將 條前述位元線係與-個前述述位元線接地，該一 體之前述汲極相連接者；〜體細胞之前述選擇電晶 藉前述第2列解碼器 10 15 20 電壓，該-條前述源極線係相對=源極線施加第1 於第Η収與前述—個記憶 H條位元線而位 電晶體之前述源極相連接者；'、，田胞之可述記憶體細胞 藉前述第1列解碼器而 壓，該另—條位元線係相對於前;^立各元線施加第2電 迷弟^且與前述—條源極線相鄰接者； 藉前述第1行解碼器而银— 雷厭 f條前述第1字線施加第3 前述第1字線係與前述-個記憶體細胞之 月1己憶體細胞電晶體之前述控制問極相連接者；及 藉，行解碼器而對—條前述第2字線施加第4 =^-條前述第2字線係與前述—個記憶體細胞之 别“擇電晶體之前述選擇問極相連接者， ^上步驟’將資訊寫人前述—個記憶體細胞。 i .如申請專利範圍第1 〇頂 、 、非依電性半導體記憶裝置之 冩入方法，更包含有以下步驟，即： 將前述—錄元線祕且料㈣-錄元線施加 87 1309419 (-- L# J曰修t替換頁 2 S 1 前述第2電壓後，對前述一條第2字線施加前述第4電 壓； 對前述一條第2字線施加前述第4電壓後，選擇地對 前述一條第1字線施加前述第3電壓；及 5 對前述一條第1字線施加前述第3電壓後，對前述一 條源極線施加前述第1電壓， 藉以上步驟，將資訊寫入前述一個記憶體細胞。 12. 如申請專利範圍第10項之非依電性半導體記憶裝置之 t 寫入方法，更具有一步驟，即：對前述一條字線施加前 10 述第3電壓且使前述第3電壓逐漸上升，並對前述一條 源極線以脈衝方式施加前述第1電壓。 13. 如申請專利範圍第12項之非依電性半導體記憶裝置之 寫入方法，其中前述第1行解碼器係逐漸提高前述第3 電壓，以使前述第3電壓相對於前述記憶體細胞電晶體 15 之極限值電壓高2V至3V者。 14_ 一種非依電性半導體記憶裝置之寫入方法，該非依電性 B 半導體記憶裝置包含有：記憶體細胞陣列，係由多數具 有選擇電晶體及與前述選擇電晶體相連接之記憶體細胞 電晶體之記憶體細胞排列成矩陣狀而形成者；位元線， 20 係用以共通連接位於相鄰接之兩列之多數前述選擇電晶 體之汲極者；第1字線，係用以共通連接位於同一行之 多數前述記憶體細胞電晶體之控制閘極者；第2字線， 係用以共通連接位於同一行之多數前述選擇電晶體之選 擇閘極者；源極線，係用以共通連接位於相鄰接之兩行 88 1309419 ί Jf- % 97.12. 2 3 .i 之多數前述記憶體細胞電晶體之源極者；第1列解碼 器，係以第1保護電晶體為中介而與多數前述位元線連 接，並以第2保護電晶體為中介而與多數前述源極線連 接，且用以控制前述多數位元線及前述多數源極線之電 5 位者；第1行解碼器，係與多數前述第1字線連接，且 用以控制前述多數第1字線之電位者；第2行解碼器， 係以第3保護電晶體為中介而與多數前述第2字線相連 接，且用以控制前述多數第2字線之電位者；第2列解 碼器，係與多數前述源極線相連接，且用以控制前述多 10 數源極線之電位者；及，控制電路，係用以控制多數前 述第1保護電晶體、多數前述第2保護電晶體及多數前 述第3保護電晶體者，又，前述第1列解碼器係藉其耐 壓較前述第1行解碼器及前述第2列解碼器更低之電路 構成者，且前述第2行解碼器係藉其耐壓較前述第1行 15 解碼器及前述第2列解碼器更低之電路構成者，該非依 電性半導體記憶裝置之寫入方法包含有下列步驟，即： 藉前述控制電路控制前述第2保護電晶體，以將前述 多數源極線相對於前述第1行解碼器呈電性分離； 藉前述第1列解碼器而將一條前述位元線接地，該一 20 條前述位元線係與一個前述記憶體細胞之前述選擇電晶 體之前述汲極相連接者； 藉前述第2列解碼器而對一條前述源極線施加第1 電壓，該一條前述源極線係相對於前述一條位元線而位 於第1側且與前述一個記憶體細胞之記憶體細胞電晶體 89 1309419 之前述源極相連接者； 藉前述第1列解碼器而對另一條位元線施加第2電 A_ 4另一條位元線係相對於前述一條源極線而位於前 述第1側且與前述一條源極線相鄰接者； 藉别述第1行解碼器而對一條前述第1字線施加第3
15
20 ’該-條前述第丨字線係與前述—個記憶體細胞之 則述。己隱體細胞電晶體之前述控制閘極相連接者；及 “藉則述第2行解碼器而對一條前述第2字線施加第4 電壓該々条如述第2字線係與前述一個記憶體細胞之 則述選擇電晶體之前述選擇閘極相連接者， 藉以上步驟，將資訊寫入前述一個記憶體細胞。 15· 1非依f性半導體記憶I置之消去方法，該非依電性 半導體記憶裝置包含有：記憶體細胞陣列，係由多數具 有，擇電晶體及與前述選擇電晶體相連接之記憶體細胞 電晶體之記憶體細胞排列成矩陣狀而形成者；位元線， 係共通連接位於相鄰接之兩列上之多數前述選擇電晶體 之及極者，第1字線，係共通連接位於同一行上之多數 前述記憶體細胞電晶體之控制閘極者；第2字線，係共 通連接位於同-行上之多數前述選擇電晶體之選擇間極 者；源極線，係共通連接位於相鄰接之兩行上之多數前 述記憶體細胞電晶體之源極者；第丨列解碼器，係以第 1保濩電晶體為中介而與多數前述位元線連接，並以第2 保濩電晶體為中介而與多數前述源極線連接，且用以护 制前述多數位元線及前述多數源極線之電位者；第丨= 90 1309419
10 15
20 ·' ,丸.綠 φ阶::二勹 解碼器，係與多數前述第1字線連接，且用以控制前述 多數第1字線之電位者；第2行解碼器，係以第3保護 電晶體為中介而與多數前述第2字線相連接，且用以控 制前述多數第2字線之電位者；第2列解碼器，係與多 數前述源極線相連接，且用以控制前述多數源極線之電 位者；及，控制電路，係用以控制多數前述第1保護電 晶體、多數前述第2保護電晶體及多數前述第3保護電 晶體者，又，前述第1列解碼器係藉其耐壓較前述第1 行解碼器及前述第2列解碼器低之電路構成者，且前述 第2行解碼器係藉其耐壓較前述第1行解碼器及前述第 2列解碼器低之電路構成者，該非依電性半導體記憶裝 置之消去方法包含有下列步驟，即： 藉由前述控制電路控制前述第1保護電晶體，以使前 述多數位元線相對於前述第1行解碼器呈電性分離； 藉由前述控制電路控制前述第2保護電晶體，以使前 述多數源極線相對於前述第1行解碼器呈電性分離； 藉由前述控制電路控制前述第3保護電晶體，以使前 述第2行解碼器相對於前述多數第2字線呈電性分離； 及 藉由前述第1行解碼器而對前述多數第1字線施加電 壓，藉以上步驟，消去業已寫入前述記憶體細胞之資訊。 91 1309419 指定代表圖 賴頁 七、(一） 本案指定代表圖為：第（1 )圖。(二) 本代表圖之元件符號簡單說明： 10.. .記憶體細胞陣列 12.. .第1列解碼器 13.. .感應放大 14.. .第2列解碼器 16.. .第1行解碼器 18.. .第2行解碼器 BL...位元線 MC...記憶體細胞 MT...記憶體細胞電晶體 SL...源極線 ST...選擇電晶體 WL1...第1字線 WL2...第2字線 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：
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