KR100499675B1 - 비트 라인 제어 디코더 회로, 이 디코더 회로가 구비된 가상 접지형비휘발성 반도체 기억장치 및 가상 접지형비휘발성 반도체 기억장치의 데이터 판독방법 - Google Patents

비트 라인 제어 디코더 회로, 이 디코더 회로가 구비된 가상 접지형비휘발성 반도체 기억장치 및 가상 접지형비휘발성 반도체 기억장치의 데이터 판독방법 Download PDF

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KR100499675B1 KR10-2002-0059005A KR20020059005A KR100499675B1 KR 100499675 B1 KR100499675 B1 KR 100499675B1 KR 20020059005 A KR20020059005 A KR 20020059005A KR 100499675 B1 KR100499675 B1 KR 100499675B1
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Abstract

인접 셀에 흐르는 전류를 억제시킬 수 있으므로 고속 판독이 가능한 가상 접지형 비휘발성 반도체 기억장치가 제공된다. 판독작동을 실시하는 동안, 접지전위(GND)는 판독의 대상이 되는 하나의 메모리 셀 트랜지스터(MC04)의 소수 영역에 접속된 비트 라인(SBL5)에 인가된다. 그리고 리드 드래인 바이어스 전위(Vread)는 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인(SBL5)에 인가된다. 제1 인접 메모리 셀 트랜지스터(MC3)의 드래인 영역에 접속된 비트라인(SBL3)은 플로우팅 상태가 된다. 상기 리드 드래인 바이어스 전위(Vread)와 동일한 전위 Vdb는 제 2메모리 셀 트랜지스터의 드래인 영역에 접속된 비트라인(SBL2)에 인가된다.

Description

비트 라인 제어 디코더 회로, 이 디코더 회로가 구비된 가상 접지형비휘발성 반도체 기억장치 및 가상 접지형비휘발성 반도체 기억장치의 데이터 판독방법{BIT LINE CONTROL DECODER CIRCUIT, VIRTUAL GROUND TYPE NONVOLATILE SEMICONDUCTOR STORAGE DEVICE PROVIDED WITH THE DECODER CIRCUIT, AND DATA READ METHOD OF VIRTUAL GROUND TYPE NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 비트 라인 제어 디코더 회로, 상기 디코더 회로를 구비한 가상 접지형 비휘발성 반도체 기억장치, 및 상기 가상 접지형 비휘발성 반도체 기억장치의 데이터 판독 방법에 관한 것이다.
최근에, 플래쉬 메모리의 용량은 핸드폰의 기능적인 개발 및 메모리 카드 및 화일의 시장에 대한 이용의 확장에 따라 증가되고, 작고 효율적인 셀 지역 장치, 예를 들면 다가 시스템(multi-valued system) 및 가상 접지 배열 시스템등이 비용을 저감하는데 대응하기 위하여 계속적으로 개발되어 왔다. 특히, 회로를 디바이싱함으로써 작은 셀 지역을 획득할 수 있는 가상 접지 배열 시스템이 동일한 프로세스를 통해 작은 칩 에어리어의 장치를 개발하여 왔다. 그러나, 가상 접지 구조때문에, 판독의 대상이 메모리 셀(이를 "리드 셀"이라고 한다)로부터 상기 셀 주위에 위치한 셀(이를 "인접 셀"이라고 함)로, 또는 인접 셀로부터 리드 셀로 흐르는 누설전류("셀 주위의 누설전류"라고 총칭하는 것이 바람직하다)를 무시할 수 없고, 이에 따라 다양한 장치들이 고속 판독을 획득하는데 필요하게 되었다.
상술한 문제를 개선하기 위하여, 일본특허 공개 제 3-176895 및 제 6-68683은 가상 접지 배열 판독 방법을 제안하였다.
도 10은 일본 특허 공개 공보 제 3-176895호에 개시된 EPROM 의 가상 접지형메모리 배열의 구조를 도시한다. 메모리 셀(10)은 공지된 전기적으로 프로그램가능한 절연된 게이트 n-채널 전계 효과 트랜지스터로 구성된다. 각 메모리 셀(10)은 로우 라인(row line)(15)에 접속된 제어 게이트, 소스 컬럼라인(source column line)(12)에 접속된 소스 영역, 및 드래인 컬럼라인 (13)에 접속된 대응하는 드래인 영역을 구비한다. 이러한 도면에 있어서, 소스 컬럼 라인(12) 및 드래인 컬럼 라인(drain column line)(13)은 확산영역에 형성된 비트 라인에 매설된다.
메모리 셀(10b)이 메모리 배열로부터 선택되어 콘텐츠를 판독할 때, 상기 선택은 로우 라인(15a)을 양의 높은 전위로 올리고, 동시에 트랜지스터(18)를 통해 소스컬럼라인(12b)을 접지함으로써 실행된다. 소스 컬럼라인 (12b)의 우측에 위치한 다른 드래인 컬럼 라인(13b 등)은 여전히 플로우팅되어 있다. 회로 포인트(19)에 공급되는 리드 드레인 바이어스 전위(DRB)는 트랜지스터(17)을 거쳐 드래인 컬럼 라인(13a)에 공급된다. 회로 포인트(22)에 공급되는 드래인 바이어스 전압(RDP)는 트랜지스터(20)를 통해 인접 셀 (10a)에 접속된 소스 컬럼 라인(12a)에 제공된다. 상기 소스 컬럼라인 (12a)의 좌측에 위치한 다른 소스 컬럼라인(12)등은 여전히 플로우팅 되어 있다.
회로 포인트(22)에 공급되는 리드 드래인 바이어스 전위(RDP)의 값은 회로 포인트(19)에 공급되는 전위(DRP), 예를 들면 1,2[V]와 동일하다. 동일한 전압을 공급함으로써, 인접 셀(10a)로 누설되지 않고, 리드 전류가 리드 셀(10b)로 전부 흐른다. 이렇게 상기 인접 셀로 흐르는 누설전류를 방지함으로써, 고속도 접근이 획득된다.
도 11은 일본 특허 공개 공보 제6-68683호에 개시된 가상 형 메모리 배열의 구조를 도시한다. 이러한 메모리 배열에 있어서, 확산 와이어링 라인(diffusion wiring line)(1내지 9)은 가상 접지 라인 및 배치된 확산 비트 라인으로서 교대로 작동한다. 게이트 와이어링 라인(10, 11, 12, 13, 및 20등)은 확산 와이어링(1내지 9)에 대하여 수직방향으로 형성된다. 금속 비트 라인(30)은 2개의 확산 비트 라인마다 제공되고, NMOS 트랜지스터 (103, 104)를 선택하는 비트 라인은 라인간의 접속용으로 제공된다. 게다가, 하나의 금속 가상 접지 라인은 2개의 인접 확산 가상 접지 라인마다 제공되고, 트랜지스터(51, 52, 53, 61. 62, 및 63)를 선택하는 확산 가상 접지 라인은 라인간의 접속에 제공된다. 그리고, 프리차지(precharge) 선택 회로(70,71)가 제공된다.
메모리 셀(101)이 이러한 메모리 배열로부터 선택되어 콘텐츠를 판독할 경우, 확산 가상 접지 라인 선택 라인(12) 및 확산 비트 라인 선택 라인(10)은 워드 라인(word line)과 함께 동시에 Vcc로 올리고, 확산 가상 접지 라인 선택 라인(13) 및 확산 비트 라인 선택 라인(11)은 접지 레벨을 갖게 된다. 이 때, 금속 가상 접지 라인(201)만이 접지 레벨로 내려가고, 다른 모든 메탈 가상 접지 라인들은 프리차지 레벨 (Vpc)을 갖게 된다. 결과적으로, 확산 가상 접지 라인(6, 7)은 접지 레벨을 갖게 되고, 다른 확산 가상 접지 라인(5, 8, 및 9)은 Vpc레벨을 갖게 된다. 그리고, 금속 비트 라인에 관해서, 금속 비트 라인(302)는 Y-게이트에 의하여 선택된다. 그러면, 확산 비트 라인 선택 라인(10)의 선택 신호(BSR)는 Vcc 레벨로 설정되고, 확산 비트 라인 선택 라인(11)의 선택 신호(BSL)는 접지 레벨로 설정되므로, 확산 비트 라인(3)이 선택되는 상황이 된다. 결과적으로, 상기 인접 셀(102)의 상기 확산 가상 접지 라인(8)은 Vpc로 프리차지된다. 상술한 방법에 있어서, 상기 리드 셀의 확산 비트 라인(3)으로부터 인접 셀(102)로 흐르는 누설전류는 억제된다.
집적도를 더욱 증가시키기 위하여, 상기 가상 접지 형 메모리 배열은 한 개의 블록의 동일한 확산 비트 라인이 가능한 한 많은 메모리 셀에 접속되도록 구성된다. 그리고, 판독속도를 증가시키도록 블록 선택 트랜지스터의 용량을 증가시키기 위하여, 가능한 한 큰 사이즈의 트랜지스터 공급용 비트라인마다 다른 방향으로 교대로 선택 트랜지스터에 확산 비트 라인을 접속하는 방법이 채택된다. 상기한 배열구조에 있어서, 상기 확산 비트 라인 저항은 배열에서의 위치에 따라 크게 변하고, 판독하는 동안 드래인 전압 역시 배열에 있어서의 위치에 따라 전압강하를 일으킨다.
도 6은 블록 선택 트랜지스터로부터 가장 멀리 위치한 리드 셀의 드래인의 예를 도시한다. 원으로 표시된 메모리 셀(MCn4)가 리드 셀인 경우, 전압(Vread)은 상기 드래인에 접속된 비트 라인(MBL4)에 인가된다. 그리고, 누설전류를 방지하기 위하여 전압 Vread와 동일한 전압 (Vdb)이 인접 셀(MCn3)의 드래인에 접속하는 비트 라인(MBL3)에 인가된다. 이러한 경우, 상기 리드 셀(MCn4)이 블록 선택 트랜지스터(TB4)로부터 가장 멀리 위치하고, 그러므로, 비트 라인 전압(Vread)은 비트 라인 저항(Rd)로 인해 전압강하가 발생한다. 그러나, 인접 셀(MCn3)은 블록 선택 트랜지스터(TB3)로부터 가장 가까이 위치하기 때문에 상기 비트 라인 전압(Vdb)는 전압강하 없이 상기 인접 셀(MCn3)의 드래인으로 공급된다. 그 결과, Vdb〉Vread라는 관계식을 실제적으로 획득된다. 그러므로 인접 셀(MCn3)로부터의 전류유입은 상기 인접 셀(MCn3)이 ON-상태일 때 발생하고, 상기 리드 노드에서 전류 억제를 일으킨다. 가장 나쁜 경우에는, 리드 셀(MCn4)이 ON-상태일 일지라도, 상기 셀이 OFF-상태인 것으로 잘못 판단된다.
상술한 바와 같이, 종래의 시스템에 있어서, 리드 셀의 드래인 전압 및 인접 셀의 드래인 전압간에 전압차이가 발생하고, 그 결과, 누설전류가 인접 셀의 상태에 따라 리드 노드로 유입되거나 전류가 리드노드로부터 인접 셀로 흐른다. 이것은 잘못된 판단을 일으킬 수 있다. 게다가, 잘못 판독되기 전에 인접 셀로 흐르는 누설전류에 의하여 고속 판독이 방해된다는 문제점이 있다.
이에 따라, 본 발명의 목적은 인접 셀로 흐르는 누설전류를 효과적으로 억제시킴으로써 가상 접지형 비휘발성 반도체 기억장치에 대한 고속 데이터 판독을 달성할 수 있는 판독 방법을 획득하는 가상 접지형 비휘발성 반도체 기억장치를 제공하고 그 가상접지형 비휘발성 반도체 기억장치에 있어서 데이터 판독 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 상술한 가상 접지형 비휘발성 반도체 기억장치를 위한 적절한 비트 라인 제어 디코더 회로를 제공하는데 있다.
상기의 목적을 달상하기 위하여, 본 발명의 한 특징에 따라, 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역과 공통으로 형성되고, 공통으로 형성된 상기 소스 및 드래인 영역은 비트 라인에 접속되는 가상 접지형 비휘발성 반도체 기억장치에 있어서:
판독시에 판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인에 접지전위를 공급하는 수단;
상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위를 공급하는 수단;
상기 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인을 플로우팅 상태로 하는 수단;및
상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 상기 리드 드래인 바이어스 전위와 동일한 전위를 공급하는 수단을 포함한다.
본 발명의 가상 접지형 비휘발성 반도체 기억장치에 있어서, 판독되는 동안리드 드레인 바이어스 전위과 동일한 전위가 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 인가된다. 제 1인접 메모리 셀 트랜지스터에 드레인 영역에 접속된 상기 비트 라인은 플로우팅 상태가 되므로, 제 1인접 메모리 셀 트랜지스터의 드래인 영역은 상기 리드 드레인 바이어스 전위과 동일한 전위로 프리차지된다. 그러므로, 상기 리드 셀의 드래인 노드로부터 상기 인접 셀로의 누설전류는 효과적으로 억제된다.
게다가, 최근에 고집적도의 획득을 위하여, 비트 라인(확산 영역으로 구성된)으로 접속된 복수의 메모리 셀의 블록을 구성하여 행방향으로 교대로 각 비트 라인의 단부에 블록 선택 트랜지스터를 삽입하여 제공하는 것과 상기 블록 선택 트랜지스터를 통하여 전위를 인가하는 것은 자주 실험된다. 이러한 경우에 있어서, 상기 리드 셀 및 제 2인접 메모리 트랜지스터(이것은 적절하게 "제2 인접 셀"이라함)는 열방향으로 동일한 측으로부터 상기 전위가 공급된다. 그러므로, 상기 리드 셀의 상 비트 라인 저항 및 제 2인접 셀의 비트 라인 저항은 배열에 있어서 상기 리드 셀의 위치에 관계없이 실질적으로 동일하다. 그러므로, 본 발명에 따르면, 리드 셀의 드래인 영역의 전위 및 제 2인접 셀의 드래인 영역의 전위는 판독 작동을 하는 동안 동일하게 된다. 그리고, 제 1인접 메모리 셀 트랜지스터(이것은 적절하게는 "제 1인접 셀"이라 함)은 역시 플로우팅 상태이고 따라서 리드 셀의 드래인 영역의 전위 및 제 2인접 셀의 전위와 동일한 전위로 프리차지된다. 그러므로, 리드 셀로의 드래인 노드로부터 제 1인접 셀로 흐르는 누설전류는 배열에 있어서 리드 셀의 위치에 관계없이 억제된다. 그러므로 종래의 경우에 비하여, 고속 판독을 하는 것이 가능해진다.
일실시예에 있어서, 제 1인접 메모리 셀 트랜지스터의 드래인 영역과 접속된 비트 라인은 프리차지된 후 플로우팅이 된다.
이러한 일실시예의 가상 접지형 비휘발성 반도체 기억장치에 있어서, 제 1인접 셀의 드래인 영역에 접속된 비트 라인은 프리차지된 후 플로우팅된다. 그러므로, 제 1인접 셀의 드래인 영역은 리드 셀의 드래인 영역 및 제 2인접 셀의 드래인 영역의 전위와 동일한 전위로 보다 신속하게 프리차지된다. 그러므로, 리드 셀의 드래인 노드는 보다 빠른 속도로 프리차지 될 수 있고, 보다 신속한 판독이 달성될 수 있다.
일실시예는 판독의 대상이 되는 상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인의 전위변화에 대응하는 입력을 수신하여 감지 증폭을 실시하는 감지 증폭기; 및
상기 메모리 셀 트랜지스터의 드래인 영역의 전위변화를 억제시키는 동안, 상기 메모리 셀 트랜지스터의 소스 및 드래인사이에 흐르는 전류의 변화를 전압의 변화로 변환하고, 상기 전압변화를 상기 감지 증폭기에 입력하는 전류-전압 변환기를 포함한다.
이러한 일실시예에서, 판독작동을 하는 동안, 상기 전류-전압 변환기는 소스 및 리드 셀의 드래인 영역에서 흐르는 전류의 변화를 전압변화로 변환한다. 이러한 감지 증폭기는 입력으로서의 상기 전압변화를 수신하여 감지 증폭을 실행한다. 이러한 경우에, 리드 셀이 ON-상태(낮은 문턱 값 상태)에 있을 때,전류-전압 변환기는 리드 셀의 드래인 영역에서 전위의 변화를 억제시킨다. 그러므로, 리드 셀의 드래인 노드 및 제 1인접 셀의 드래인 영역의 사이에서는 거의 전위 차가 발생하지 않는다. 따라서, 제 1인접 셀로부터 리드 셀로 흐르는 누설전류가 억제되고 고속 판독이 달성될 수 있다.
일실시예에 있어서, 열방향으로 배치된 복수의 매모리 셀은 블록을 구성하고;
블록 선택 트랜지스터는 행방향으로 교대로 각 블록에 배치된 각 비트 라인의 단부에 삽입하여 제공되고;
상기 블록의 열방향 일측에 배치된 상기 블록 선택 트랜지스터 및 상기 블록의 열방향 타측에 배치된 상기 블록 선택 트랜지스터는 한 행씩 띄어서 서로 다른 2개의 제어신호에 의하여 ON 및 OFF 된다.
이러한 일실시예의 가상 접지형 비휘발성 반도체 기억장치에 있어서, 판독작동을 실시하는 동안, 리드셀의 소스 영역 및 드래인 영역을 접속하는 블록 선택 트랜지스터들은 각각 ON된다. 제 2인접 셀의 드래인 영역과 접속된 블록 선택 트랜지스터가 OFF되는 동안, 제 1인접 셀과 접속된 블록 선택 트랜지스터는 OFF된다. 이러한 작동에 의하여 리드 셀이 판독된다.
이러한 경우에 있어서, 제 1인접 셀의 드래인 영역에 접속된 블록 선택 트랜지스터는 프리차지 작동을 하는 동안 OFF-상태가 될 수 있다. 그러므로, 제 1인접 셀의 드래인 영역에 접속된 비트 라인의 부하 용량은 블록에서 배열된 단부(서브-비트 라인)만으로도 된다. 그러므로, 제 1인접 셀의 드래인 노드는 메인 비트 라인(비트 라인에 포함되고 블록 선택트랜지스터의 전위 공급측에 대응하는 부분)의 부하 용량이 추가되는 경우에 비하여 매우 신속하게 프리차지될 수 있다.
그리고, 또 다른 특징에 따르면, 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역과 각각 공통으로 형성되고, 공통으로 형성된 상기 소스 영역 및 상기 드래인 영역은 비트 라인에 접속되는 전용 비트 라인 가상 접지형 비휘발성 반도체 기억장치에 있어서:
판독시에 판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인에 접지전위를 공급하는 수단;
상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위를 공급하는 수단;
상기 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인을 플로우팅 상태로 하는 수단; 및
상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 상기 리드 드래인 바이어스 전위와 동일한 전위를 공급하는 수단을 포함한다.
본 발명의 가상 접지형 비휘발성 반도체 기억장치에 있어서, 리드 드래인 바이어스 전위와 동일한 전위는 판독작동을 실시하는 동안 제 2인접 메모리 셀 트랜지스터에 접속된 비트 라인에 인가된다. 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인은 플로우팅상태에 있으므로, 제 1인접 메모리 셀 트랜지스터는 리드 드래인 바이어스 전위와 동일한 전위로 프리차지 된다. 따라서, 리드 셀의 드래인 노드로부터 인접 셀로 흐르는 누설전류는 효과적으로 억제된다.
더욱이, 최근에 고집적도의 획득을 위하여, 비트 라인(확산 영역으로 구성된)에 접속된 복수의 메모리 셀의 블록을 구성하여 행방행으로 교대로 각 비트 라인의 단부에 블록 선택 트랜지스터를 삽입하여 제공하고, 블록 선택 트랜지스터를 거쳐 전위를 제공하는 시험이 자주 있었다. 이러한 경우에, 상기 리드 셀 및 상기 제 2인접 메모리 셀 트랜지스터(이를 적절하게 " 제 2인접 셀"이라 함)는 열방향으로 동일측으로부터 전위가 공급된다. 따라서, 리드 셀의 비트 라인 저항 및 제 2인접 셀의 비트 라인 저항은 배열에서의 리드 셀이 위치에 관계 없이 실질적으로 동일하다. 그러므로, 본 발명에 따르면, 리드 셀의 드래인 영역의 전위 및 제 2인접 셀의 드래인 영역의 전위는 판독작동을 하는 동안 실질적으로 동일하게 된다. 그리고, 플로우팅 상태에 있는 제 1인접 메모리 셀 트랜지스터(적절하게 " 제 1인접 셀"이라 칭함)은 리드 셀의 드래인 영역 및 제 2인접 셀의 드래인 영역과 동일한 전위로 프리차지된다. 그러므로, 리드 셀의 드래인 노드로부터 제 1인접 셀로 흐르는 누설전류는 배열에 있어서 리드 셀의 위치에 관계없이 억제된다. 그러므로, 종래기술에 비하여 고속 판독이 달성될 수 있다.
일실시예에 있어서, 프리차지된 후에, 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인은 플로우팅 상태가 된다.
상기 일실시예의 가상 접지형 비휘발성 반도체 기억장치에 있어서,제 1인접 셀의 소스 영역에 접속된 비트 라인은 프리차지 된 후 플로우팅 상태가 된다. 그러므로, 제 1인접 셀의 소스 영역은 리드 셀의 드래인 영역 및 제 2인접 셀의 드래인 영역의 전위와 동일한 전위로 보다 신속하게 프리차지된다. 그러므로, 리드 셀의 드래인 노드는 보다 신속하게 프리차지 될 수 있고, 보다 신속한 판독이 달성될 수 있다.
일실시예는 판독의 대상이 되는 상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인의 전위변화에 대응하는 입력을 수신하여 감지 증폭을 실시하는 감지 증폭기; 및
상기 메모리 셀 트랜지스터의 드래인 영역의 전위변화를 억제시키는 동안, 상기 메모리 셀 트랜지스터의 소스 및 드래인사이에 흐르는 전류의 변화를 전압의 변화로 변환하고, 상기 전압변화를 상기 감지 증폭기에 입력하는 전류-전압 변환기를 더 포함한다.
상기 일실시예의 가상 접지형 비휘발성 반도체 기억장치에 있어서, 판독작동시에, 전류-전압 변환기는 리드셀의 소스 및 드래인 영역 사이에 흐르는 전류의 변화를 전압의 변화를 변환한다. 이 감지 증폭기는 입력으로서 이 전압변화를 수신하여 감지 증폭을 실시한다. 이러한 경우에 있어서, 리드 셀이 ON-상태(낮은 문턱 값(low threshold value)상태)에 있는 경우, 전류-전압 변환기는 리드 셀의 소스 영역의 전압변화를 억제시킨다. 그러므로, 리드 셀의 드래인 노드 및 제 1인접 셀의 드래인 노드 사이에는 전위차가 거의 발생하지 않는다. 따라서, 제 1인접 셀로부터 리드 셀로 흐르는 누설전류가 억제되고, 고속 판독이 달성될 수 있다.
일실시예에서, 열방향으로 배치된 복수의 메모리 셀은 블록을 구성하고;
블록 선택 트랜지스터는 행방향으로 교대로 각 블록에 배치된 각 비트 라인의 단부에 삽입하여 제공되고;
상기 블록의 열방향 일측에 배치된 상기 블록 선택 트랜지스터 및 상기 블록의 열방향 타측에 배치된 상기 블록 선택 트랜지스터는 행방향으로 한 행씩 띄어서 서로 다른 2개의 제어신호에 의하여 ON 및 OFF 된다.
이러한 일실시예의 가상 접지형 비휘발성 반도체 기억장치에 있어서, 판독작동시에, 리드 셀의 소스 영역 및 드래인 영역에 접속된 블록 선택 트랜지스터는 각각 ON된다. 제 2인접 셀의 드래인 영역에 접속된 블록 선택 트랜지스터가 ON되는 동안, 제 1인접 셀의 드래인 영역에 접속된 블록 선택 트랜지스터가 OFF된다. 이러한 작동에 의하여 리드 셀은 판독된다.
이러한 경우에 있어서, 제 1인접 셀의 소스 영역에 접속된 블록 선택 트랜지스터는 프리차지 작동중에 OFF 상태가 될 수 있다. 그러므로, 제 1인접 셀의 소스 영역에 접속된 비트 라인의 부하용량은 블록에 배치된 부분(서브-비트 라인)만으로 된다. 그러므로, 제 1인접 셀의 드래인 노드는 메인 비트 라인(비트 라인에 포함되고 블록선택 트랜지스터의 전위 공급측에 대응하는 부분)의 부하용량이 추가되는 경우에 비하여 매우 신속하게 프리차지될 수 있다.
그리고, 본 발명의 하나의 특징에 따르면, 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인, 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역과 공통으로 각각 형성되고, 공통으로 형성된 상기 소스영역 및 드래인 영역은 비트 라인에 각각 접속되는 전용 비트 라인 가상 접지형 비휘발성 반도체 기억장치에 사용되는 비트 라인 제어 디코더 회로에 있어서:
상기 메모리 셀 트랜지스터 각각의 소스 영역에 접속된 비트 라인에 소스 전압을 공급하기 위한 트랜지스터를 선택하는 소스 바이어스 디코더;
상기 메모리 셀 트랜지스터 각각의 드래인 영역에 접속된 비트 라인을 감지 증폭기에 접속하기 위해 선택신호(D0-D3)를 출력함으로써 드래인 선택 트랜지스터(TD0-TD3)을 선택하는 드래인 디코더; 및
상기 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 소정 전압을 공급하도록 드래인 바이어스 선택 트랜지스터(TC0-TC3)를 선택하는 드래인 바이어스 디코더(DBD)를 포함하며;
상기 드래인 바이어스 디코더(DBD)는 상기 드래인 디코더에 의해 출력되는 선택신호(D0-D3)마다 상기 선택신호를 소스로 사용하는 두가지 군의 드래인 바이어스 선택 신호 전송 트랜지스터(DD0-DD3, DR0-DR3)를 구비하며,
하나의 메모리 셀 트랜지스터에 대응하는 상기 드래인 바이어스 선택 트랜지스터(TC1)는 상기 하나의 메모리 셀 트랜지스터의 행방향 양측상에 하나 건너서 다음에 위치한 메모리 셀 트랜지스터에 대응하는 드래인 바이어스 선택 신호 전송 트랜지스터(DD2, DR0)의 드래인에 접속된 게이트 노드를 구비한다.
본 발명의 비트 라인 제어 디코더 회로에 따르면, 하나의 메모리 셀 트랜지스터에 대응하는 드래인 바이어스 선택 트랜지스터(TC1)의 게이트 노드는 상기 하나의 메모리 셀 트랜지스터의 행방향 양측상에 하나를 건너서 다음에 위치한 메모리 셀 트랜지스터에 대응하는 드래인 바이어스 선택 신호 전송 트랜지스터(DD2, DR0)의 드래인에 접속된다. 따라서, 상기 판독 회로의 드래인에 접속된 비트 라인의 전위와 동일한 드래인 바이어스 전위는 판독회로의 행방향 양측상에 하나를 건너서 다음에 위치한 상기 메모리 셀 트랜지스터의 드래인에 접속된 비트 라인에 제공될 수 있다. 그러므로, 상술한 본 발명의 전용 비트 라인 가상 접지형 비휘발성 반도체 기억장치는 실시가능한 효과를 나타낼 수 있다. 즉, 리드 셀의 드래인 노드로부터 제 1인접 셀로 흐르는 누설전류는 배열에 있어서 리드 셀의 위치에 관계 없이 억제된다. 그러므로, 고속 판독이 종래기술에 비하여 달성될 수 있다. 그리고, 본 발명의 비트 라인 제어 디코더 회로는 트랜지스터의 수의 실질적인 증가 없이 비교적 간단히 구성된다.
그리고, 본 발명의 한 특징에 따르면, 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인, 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역과 공통으로 각각 형성되고, 공통으로 형성된 상기 소스 및 드래인 영역은 비트 라인에 각각 접속되는 가상 접지형 비휘발성 반도체 기억장치용 데이터 판독방법에 있어서:
판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인 및 드래인 영역에 접속된 비트 라인에 각각 접지 전위 및 리드 드래인 바이어스 전위를 인가함과 아울러 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인을 플로우팅 상태로 하고, 판독되는 동안 상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위와 동일한 전위를 인가하는 단계를 포함한다.
본 발명의 가상 접지형 비휘발성 반도체 기억장치의 데이터 판독 방법에 따르면, 리드 드래인 바이어스 전위와 동일한 전위는 판독작동시에 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 인가된다. 제 1인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인은 플로우팅상태에 있다. 이에 따라, 제 1인접 메모리 셀 트랜지스터의 드래인 영역은 상기 리드 드레인 바이어스 전위와 동일한 전위로 프리차지된다. 그러므로 로드셀의 드래인 노드로부터 제 1주위 메모리 셀로 흐르는 누설전류는 효과적으로 억제한다.
그리고, 최근에 고집적도의 획득을 위하여, 비트 라인(확산 구역으로 구성된)에 접속된 다수의 메모리 셀의 블록을 구성하여 행방향으로 교대로 각 비트 라인의 단부에 블록 선택 트랜지스터를 삽입하여 제공하는 것 및 블록 선택 트랜지스터를 통하여 전위를 인가하는 것은 자주 시험된다. 이러한 경우에 있어서, 상기 리드 셀 및 제 2인접 메모리 셀 트랜지스터(이를 적절하게 "제 2인접 셀"이라고 함)는 열방향으로 동일측으로부터 전위가 공급된다. 그러므로, 리드 셀의 비트 라인 저항 및 제 2인접 셀의 비트 라인 저항은 배열에 있어서 리드 셀의 위치에 관계없이 실제로 동일하다. 따라서, 본 발명에 따라, 리드 셀의 드래인 영역의 전위 및 제 2인접 셀의 드래인 영역의 전위는 판독시에 실질적으로 동일하게 된다. 그리고, 역시 플로우팅 상태인 제 1인접 메모리 셀 트랜지스터(이를 적절하게 "제 1인접 셀"이라 함)의 드래인 영역은 리드 셀의 드래인 영역 및 제 2인접 셀의 드래인 영역의 전위와 동일한 전위로 프리차지 된다. 그러므로, 리드 셀의 드래인 노드로부터 제 1인접 셀로 흐르는 누설전류는 배열에 있어서 리드 셀의 위치에 관계없이 억제된다. 따라서, 종래의 경우에 비하여 고속 판독이 달성될 수 있다.
그리고, 본 발명의 한 특징에 따라, 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역과 공통으로 각각 형성되고, 공통으로 형성된 상기 소스 영역 및 드래인 영역은 비트 라인에 각각 접속되는 전용 비트 라인 가상 접지형 비휘발성 반도체 기억장치용 데이터 판독방법에 있어서:
판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인 및 드래인 영역에 접속된 비트 라인에 각각 접지 전위 및 리드 드래인 바이어스 전위를 인가함과 아울러 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인을 플로우팅 상태로 하고, 판독되는 동안 상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위와 동일한 전위를 인가하는 단계를 포함한다.
본 발명의 가상 접지형 비휘발성 반도체 기억장치의 데이터 판독 방법에 따라, 리드 드래인 바이어스 전위와 동일한 전위가 판독작업이 실시되는 동안 제 2인접 메모리 셀 트랜지스터에 접속된 비트 라인에 인가된다. 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인은 플로우팅 상태이다. 이에 따라, 제 1인접 메모리 셀 트랜지스터의 소스 영역은 리드 드래인 바이어스 전위와 동일한 전위로 프리차지된다. 그러므로, 리드 셀의 드래인 노드로부터 상기 인접 셀로 흐르는 누설전류는 효과적으로 억제된다.
그리고, 최근에 고집적도를 획득하기 위하여, 비트 라인(확산영역으로 구성된)에 접속된 복수의 메모리 셀의 블록을 구성하여 행방향으로 교대로 각 비트 라인의 단부에 블록 선택 트랜지스터를 삽입하여 제공하는 것 및 상기 블록 선택 트랜지스터를 통하여 전위를 인가하는 것이 자주 시험된다. 이러한 경우에, 리드 셀 및 제 2인접 메모리 셀 트랜지스터(이를 적절하게 "제 2인접 셀" 이라 함)에 열방향으로 동일한 측으로부터 전위가 공급된다. 그러므로, 상기 리드 셀의 비트 라인 저항 및 제 2인접 셀의 비트 라인 저항은 배열에 있어서 리드 셀의 위치에 상관없이 실질적으로 동일하다. 따라서, 본 발명에 따르면, 상기 리드 셀의 드래인 영역의 전위 및 제 2인접 셀의 드래인 영역의 전위는 실질적으로 판독작업시에 동일하게 된다. 게다가, 플로우팅 상태인 제 1인접 메모리 셀 트랜지스터(이는 적절하게 "제 1인접 셀" 이라 함)의 소스 영역은 리드 셀의 드래인 영역 및 제 2인접 셀의 드래인 영역의 전위와 동일한 전위로 프리차지된다. 그러므로, 제 1인접 셀에 리드 셀의 드래인 노드로부터 제 1인접 셀로 흐르는 누설전류는 배열에 있어서 리드 셀의 위치에 상관없이 억제된다. 따라서, 종래의 경우에 비하여 고속 판독이 달성될 수 있다.
본 발명은 이하에서 설명하는 상세한 설명 및 단지 예시하기 위한 도면에 의하여 보다 명확하게 이해될 것이나, 이것은 본 발명에 한정되지 않는다.
본 발명은 도면에 도시된 실시예에 기초하여 다음과 같이 설명한다.
도 1은 일실시예의 가상 접지형 비휘발성 반도체 기억장치의 메모리 배열의 회로 구조를 도시한다. 상기 메모리 배열은 가상 접지형이고, 도면은 메모리 배열의 복수의 블록중 하나의 블록을 나타낸다. ACT(Asymmetrical Contactless Transister) 셀은 메모리 셀로서 사용된다.
상기 ACT셀은 다음과 같이 작동한다. FN(Fowler-Nordheim) 터널 효과가 기록 및 소거에 사용되는 것에 주목한다. 판독 및 검증 작동을 우선 설명한다. 판독 및 검증 작동은 동일한 방식으로 실시된다. 판독되는 동안, 도 9A에 도시된 바와 같이, 판독 전압(검증 전압)은 각 메모리 셀을 구성하는 트랜지스터의 워드라인(WL)에 인가되고, 1V의 전압이 소스-측 서브-비트 라인(SB)에 인가된다. 그러면, 감지 증폭기는 전류가 접지된 드래인측 서브-비트 라인(SB)으로 흐르기 때문에 1 V의 프리차지 전압이 저하되는지를 결정하기 위한 감지 증폭을 실시한다. 이러한 작동에 의해, 상기 메모리 셀 트랜지스터의 ON/OFF 상태가 결정된다.
기록을 실시하는 동안, 도 9B에 도시된 바와 같이, 음의 전압이 각 메모리 셀로 구성된 트랜지스터의 게이트에 인가되고, 양의 전압은 드래인측에 위치한 서브-비트 라인(SB)에 인가되며, 소스측에 위치한 상기 서브-비트 라인(SB)은 플로우팅 상태가 된다. 그러면, FN 터널 현상이 드래인 측에 위치한 서브-비트 라인(SB)의 n+-측 및 플로우팅 게이트(FG) 사이에서 발생하고, 그 결과 전자는 플로우팅 게이트(FG)로부터 드래인 측에 위치한 상기 서브-비트 라인(SB)으로 추출된다. 그래서, 기록은 트랜지스터의 문턱전압을 낮춤으로써 실시된다.
한 편, 소거를 실시하는 동안, 도 9C에 도시된 바와 같이, 높은 전압이 각 메모리 셀을 구성하는 트랜지스터의 게이트에 인가되고, 음의 전압은 드래인측 및 소스측상에 위치한 서브-비트 라인(SB) 및 기판(p_-영역)에 인가된다. 그러면, 상기 FN 터널 현상은 상기 기판의 채널 영역 및 플로우팅 게이트(FG)사이에 발생하고, 그 결과 전자는 상기 플로우팅 게이트(FG)로 주사된다. 그래서, 소거는 트랜지스터의 문턱전압을 높임으로써 실시된다.
도 1은 확산 비트 라인 (서브-비트 라인)(SBL0-SBLn)을 나타내고, 두 개의 인접하는 메모리 셀은 확산 비트 라인(SBL)을 공유한다. 이러한 블록은 블록 선택 신호에 의한 블록 선택 라인(SG0, SG1)을 선택함으로써 선택되고, 결과적으로 블록 선택 트랜지스터(TB0-TBn)를 거쳐 복수의 블록에 의해 공유되는 메인 비트 라인(MBL0-MBLn)을 상기 확산 비트 라인(SBL0-SBLn)에 접속한다. 상기 메모리 셀의 제어 게이트에 접속된 워드라인(WL0-WLn)이 있다.
판독이 이 메모리 배열에서 메모리 셀(MC04)(도면에서 원으로 표시된)을 선택함으로써 실시될 때의 작동을 설명한다. 모든 비트 라인은 접지 전위(GND)를 미리 갖게 된다. 우선, 워드라인(WL0)이 선택되고, 리드 전압(Vcg)은 리드 셀(MC04)의 제어 게이트에 인가된다. 이와 동시에, 블록 선택 라인(SG0, SG1)은 이러한 블록의 선택을 위한 블록 선택 트랜지스터(TB0-TBn)가 ON되도록 H-레벨을 갖게 되고, 대응하는 메인 비트 라인(MBL)에 확산 비트 라인(SBL)을 접속한다. 그 다음, 리드 드래인 전압(Vread)은 메인 비트 라인(MBL)중 MBL4에 인가되고, Vread와 동일한 전위의 드래인 바이어스(Vdb)는 MBL2에 인가된다. 그리고, 다른 메인 비트 라인(MBL)은 0V의 플로우팅 상태가 된다.
이 때, 드래인 바이어스(Vdb)는 리드 드래인 전압(Vread)과 동일한 전위를 구비하고, 그러므로, 리드 셀(MC04)의 드래인에 인가된 드래인 전압 및 드래인 바이어스에 인가된 제 2인접 셀(MC02)의 드래인 전압은 동일한 블록 선택 트랜지스터측으로부터 드래인 영역에 인가됨으로써 동일한 전위를 갖게 된다. 그리고, 제 1인접 셀(MC03)의 드래인 전압도 양측에 위치한 확산 비트 라인으로부터 차지됨으로써 동일한 전위로 프리차지된다. 그러므로, 확산 비트 라인(SBL4)으로부터 제 1인접 셀(MC03)로 흐르는 누설전류가 방지될 수 있고, 이것은 상기 리드 드래인 전압의 프리차지 시간의 증가를 억제시킬 수 있다. 그 결과, 고속 판독이 달성될 수 있다.
도 7은 상기 리드 셀의 드래인이 블록 선택 트랜지스터로부터 가장 멀리 위치한 예이다. 메모리 셀(MCn4)이 판독될 때, 리드 드래인 전압(Vread)은 확산 비트 라인(SBL4)의 기생 저항(parasitic resistance)(Rd) 때문에 전압강하를 받은 값을 갖게 된다. 이 때, 드래인 바이어스(Vdb)는 누설전류를 막기 위하여 확산 비트 라인 (SBL2)에 인가되고, 확산 비트 라인(SBL2)의 기생 저항(Rd)로 인해 전압강하가 발생한다. 이에 따라, 확산 비트 라인(SBL)은 동일한 기생저항을 갖게 되므로, 리드 셀(MCn4)의 드래인 전압 및 제 1인접 셀(MCn3)의 드래인 전압은 거의 동일한 전위를 갖게 된다. 그러므로, 리드 셀(MCn4)의 드래인으로부터 제 1인접 셀(MCn4)로 유출되는 전류 및 제 1인접 셀(MCn3)로부터 리드 셀(MCn4)로 유입되는 전류는 억제될 수 있다. 그 결과 고속 판독이 달성될 수 있다.
도 2는 상술한 것과 다른 전압 인가 상태가 도 1의 메모리 배열에서 채택된 예를 나타낸다. 상술한 예와 유사하게 메모리 셀(MC04)이 선택되고 판독될 때의 작동을 설명한다. 우선, 워드 라인(WL0)이 선택되고, 리드 전압(Vcg)이 리드 셀 (MC04)의 제어 게이트에 인가된다. 이와 동시에, 블록 선택 라인(SG0, SG1)은 H-레벨이 되어 블록선택용 블록 선택 트랜지스터(TB0-TBn)를 ON시킨다. 상기 확산 비트 라인(SBL)은 대응하는 메인 비트 라인(MBL)에 접속된다. 그 다음, 리드 드래인 전압(Vread)은 메인 비트 라인(MBL)중 MBL4에 인가되고, Vread와 동일한 전위의 드래인 바이어스(Vdb)는 MBL2에 인가된다. 더욱이, 전압(Vdb)은 MBL3에 인가되고, 제 1인접 셀 (MC03)은 프리차지된 후 플로우팅 상태가 된다. 게다가, 다른 메인 비트 라인(MBL)은 플로우팅 상태가 된다.
이 때, 확산 비트 라인(SBL3)의 저항 때문에 Vdb보다 낮은 전압으로 프리차지된 제 1인접 셀(MC03)의 드래인 노드는 프리차지된 후 플로우팅 상태가 된다. 이에 따라, 드래인 노드는 제 2인접 셀(MC02)을 통해 드래인 바이어스(Vdb)로 더 차지된다. 그러므로, 리드 셀(MC04)의 드래인 인가되는 드래인 전압 및 제 1인접 셀(MC03)의 드래인 전압은 동일한 전위를 갖게 되고, 이것은 확산 비트 라인(SBL4)으로부터 제 1인접 셀(MC03)로 흐르는 누설전류를 방지할 수 있고, 노드 드래인 전압의 프리차지 시간의 증가를 억제시킬 수 있다. 그 결과, 고속 판독이 달성될 수 있다.
도 3은 도 1에서 도시된 메모리 배열에 판독 회로를 추가한 예를 나타낸다. 이 판독회로는 클램프 트랜지스터(Tcp) 및 인버터회로(INV)를 포함한다. SA가 감지 증폭기를 나타낸다.
상기 크램프 트랜지스터(Tcp)의 소스는 상기 리드 셀의 메인 비트 라인(MBL)에 접속된다. 상기 크램프 트랜지스터(Tcp)의 게이트는 메인 비트 라인(MBL)의 전압을 반전하고, 증폭하는 인버터(INV)회로의 출력신호를 수신한다. 상기 크램프 트랜지스터(Tcp)의 드래인은 저항(Rp)를 통해 전위(Vp)로 승압되고, 감지 증폭기(SA)의 입력노드(sen)에 접속된다. 상기 감지 증폭기(SA)는 전류 감지형의 미분 증폭기로 구성되고 입력 노드(sen)의 전위와 리드 기준 셀(ON 상태 및 OFF 상태사이에 있는 문턱전압을 가진 메모리 셀)의 출력노드(ref)의 전위를 비교함으로써 감지 증폭을 실시한다. 비트 라인 리드 전압의 변화를 억제시키는 동안, 이러한 판독회로는 리드 셀 전류에서의 변화를 크램프 트랜지스터(Tcp)의 드래인 전압에서의 변화로 변환하여 전류-전압 변환기로서 작동한다.
메모리 셀(MC04)이 선택되고 이러한 회로구성으로 판독될 때의 작동이 설명된다. 우선, 워드 라인(WL0)은 선택되어 리드 전압(Vcg)을 상기 리드 셀(MC04)의 제어 게이트에 공급한다. 이와 동시에, 블록 선택 라인(SG0, SG1)은 이러한 블록의 선택을 위한 블록 선택 트랜지스터(TB0-TBn)를 ON시키도록 H-레벨을 갖게 된다. 확산 비트 라인(SBL)은 대응하는 메인 비트 라인(MBL)에 접속된다. 그 다음, 리드 드래인 전압(Vread)은 메인 비트 라인(MBL)중 MBL4에 인가되고, Vread와 동일한 전위의 드래인 바이어스(Vdb)가 MBL2에 인가된다. 더욱이, 다른 메인 비트 라인(MBL)은 플로우팅 상태가 된다.
이 때, 드래인 바이어스(Vdb)는 리드 드래인 전압(Vread)과 동일한 전위를 갖고, 그러므로 리드 셀(MC04)의 드래인에 공급되는 드래인 전압 및 드래인 바이어스에 인가된 제 2인접 셀(MC02)의 드래인 전압은 동일한 블록선택라인(SG)측으로부터 드래인 바이어스를 공급함으로써 동일한 전위를 갖게 된다. 게다가, 제 1인접 셀(MC03)의 드래인 전압도 역시 양측에 위치한 확산 비트 라인으로부터 차지된 동일한 전위로 프리차지 된다. 감지 증폭기(SA)가 이 상태에서 활성화될 때, 판독작동은 상기 리드 셀(MC04)의 ON/OFF 상태에 따라 다음과 같이 실시된다.
셀전류가 리드 셀(MC04)이 OFF-상태에서는 흐르지 않기 때문에, Vread의 전위는 프리 차지 전위로 유지된다. 이 때, 제 1인접 셀(MC03)의 드래인 노드에서 상기 프리차지 전압(Vdb) 및 Vread는 거의 동일한 전위를 갖기 때문에, 제 1인접 셀(MC03)로 누설전류가 발생하지 않는다. 그러므로 판독시간에 대하여 오버헤드(overhead)가 발생하지 않는다.
리드 셀(MC04)가 ON-상태인 때, 셀 전류는 드래인 영역으로부터 이 리드 셀(MC04)의 소스 영역으로 흐르고, 전압(Vread)은 낮아진다. 이 때, 판독회로가 직접 비트 라인 전위의 감지 증폭을 실시하는 경우, 제 1인접 셀(MC03)의 드래인 바이어스(Vdb) 및 Vread간의 전위차는 무시할 수 없을 정도로 커지고, 누설전류는 제 1인접 셀(MC03)의 드래인 노드로부터 흘러 리드 노드의 전류의 억제를 일으킨다. 이것은 리드 셀(MC04)이 ON-상태임에도 불구하고 OFF-상태로 잘못 판독되는 문제를 일으킨다. 그러나, 상기 판독회로는 크램프 트랜지스터(Tcp)가 비트 라인 전압을 거의 일정하게 유지하도록 작동되도록 구성되기 때문에, 셀 전류의 차이는 센스 노드 (sen)에서 전압 차로 전환되고, 그러므로 이 때 비트 라인상의 변동은 거의 없다(예를 들면, 0.1V). 도 8은 판독 작동에 있어서 비트 라인 및 센스 노드의 동작을 나타낸다. 도면에 도시된 바와 같이, 센스 노드(sen)에서 전압은 비트 라인 전압의 미세한 변화에 따라 크게 변한다. 그러므로, 제 1인접 셀(MC03)의 드래인 노드에서 프리 차지 전압(Vdb)및 Vread 사이에서의 전압차는 작게 되고, 따라서, 제 1인접 셀(MC03)을 통하여 리드 셀(MC04)의 드래인으로 누설전류가 흐르는 문제가 없다. 그러므로, 판독시간에 대한 오버헤드가 발생하지 않는다.
배열 구조가 상술한 실시예에서 전용 비트 라인 가상 접지형이 된다면, 상기 배열구조는 비트 라인을 선택하기 위한 디코더를 변경함으로써 적용가능하게 된다. 게다가, 실시예는, 예를 들어, 메모리 셀로서 채택된 ACT 메모리 셀의 경우를 설명하지만, 본 발명은 이것에 한정되지 않고, 또다른 비휘발성 메모리 셀이 적용가능하다.
도 4에 도시된 바와 같이, 행방향으로 2 라인 마다 서로 다른 2개의 블록 선택 신호(SG0, SG2)에 의하여 트랜지스터를 ON/OFF하기 위하여, 확산 비트 라인(SBL)의 열방향으로 상측에 배치된 블록선택 트랜지스터(TB0, TB2, TB4, TB6, 및 TB8)을 제어하고, 열방향으로 2라인 마다 서로 다른 두 개의 선택신호(SG1, SG3)에 의하여 트랜지스터를 ON/OFF 하기 위하여, 열방향으로 하측에 배치된 블록 선택 트랜지스터(TB1, TB3, TB5, 및 TB7)를 제어하는 것이 가능하다.
이러한 회로구조와 함께, 판독작동이 실시되는 동안, 소스 영역에 접속된 상기 블록 선택 트랜지스터(TB4, TB5) 및 리드 셀(MC04)의 드래인 영역은 각각 ON 되고, 제 1인접 셀(MC03)의 드래인 영역에 접속된 블록 선택 트랜지스터(TB3)는 OFF되고, 제 2인접 셀(MCO4)의 드래인 영역에 접속된 블록 선택 트랜지스터(TB2)는 ON된다. 이러한 작동에 의하여, 리드 셀(MC04)은 판독된다.
이러한 경우에 있어서, 제 1인접 셀(MC03)의 드래인 영역에 접속된 블록 선택 트랜지스터(TB03)는 프리차지되는 동안 OFF 상태가 된다. 이에 따라, 제 1인접 셀(MC03)에 접속된 비트 라인의 부하용량은 상기 블록에 배열된 확산 비트 라인(SBL3)만을 갖는다. 그러므로, 메인 비트 라인 (MBL3)의 부하 용량이 추가된 경우에 비하여, 제 1인접 셀(MC03)의 드래인 노드는 매우 빠른 속도로 프리차지 될 수 있다. 그 결과, 고속 판독이 달성될 수 있다.
도 5는 가상 접지형 비휘발성 반도체 기억장치의 또다른 실시예의 디코더 회로및 메모리 배열의 구조를 도시한다. 상기 메모리 배열은 전용 비트 라인 가상 접지형이고, 상기 도면은 상기 메모리 배열의 복수의 블록중 하나의 블록을 나타낸다.
확산 비트 라인 (SLB0,SLB2,SLB4,...)및 확산 비트 라인(SBL1, SBL3, SBL5,...)은 다른 집중 형상(concentration profile)의 매립 확산층으로 형성된다.판독작동을 실시하는 동안, 확산 비트 라인(SBL0,SBL2,SBL4,...)은 각각 드래인 노드로서 사용되고, 확산 비트 라인(SBL1, SBL3, SBL5,...)은 각각 소스 노드로 이용된다. 이러한 블록은 블록 선택 신호에 따라 블록 선택 라인(SG0, SG1)을 선택함으로써 선택되고, 확산 비트 라인(SBL0-SBLn)은 블록 선택 트랜지스터(TB0-TBn)를 통하여 복수의 블록에 의해 공유되는 메인 비트 라인(MBL0-MBLn)에 각각 접속된다. 각각의 메모리 셀의 제어 게이트에 접속된 워드라인(WL0-WLn)이 있다.
도 5의 디코더 회로를 설명하도록 한다. 드래인 선택 트랜지스터(TD0-TDn)에 대하여 하나가 드래인 디코더(DD)에 의하여 선택되는 노드(D0-Dn)는 드래인 선택 트랜지스터(TD0-TDn)의 게이트에 접속되고 선택된 메모리 셀의 드래인 노드는 감지 증폭기(SA)로부터 노드(DS)에 접속된다. 점선으로 표시된 부분은 드래인 바이어스 디코더(DBD)이다. 이러한 드래인 바이어스 디코더(DBD)는 드래인 바이어스 선택 신호 전송 트랜지스터(DD0-DDn 및 DR0-DRn)로 구성되고, 이는 드래인 프리디코더(DPD)로부터 노드(DE, DO)에 의해 선택된다. 드래인 프리디코더(DPD)는 선택된 메모리 셀에 따라 DE 또는 DO를 선택한다.드래인 바이어스 선택 트랜지스터(TC0-TCn)중 하나는 드래인 바이어스 디코더(DBD)에 의하여 선택되고, 드래인 바이어스가 인가될 비트 라인은 바이어스 제어 회로(BC)로부터 노드(DB)에 의해 접속된다. 상기 소스 선택 트랜지스터(TS0-TSn)는 노드(S0-Sn)에 접속되는 게이트를 구비하고, 이중 하나는 소스 디코더(SD)에 의하여 선택되고, 선택된 메모리 셀의 소스 노드는 바이어스 제어 회로(BC)로부터 노드(SB)에 접속된다. 쇄선으로 표시된 부분는 소스 바이어스 디코더(SBD)이다. 이러한 소스 바이어스 디코더(SBD)는 소스 바이어스 선택 신호 전송 트랜지스터(SD0-SDn 및 SR0-SRn)로 구성되고, 이것은 소스 프리디코더(SPD)로부터 노드(SE, S0)에 의하여 선택된다. 소스 프리디코더(SPD)는 선택된 메모리 셀에 따라 SE 또는 SO를 선택한다. 게다가, 소스 바이어스 선택 트랜지스터(TR0-TRn)는 제 1인접 셀(리드 셀과 함께 드래인 노드를 공유하는 셀)의 소스 노드가 판독되는 동안 프리차지후 플로우팅 상태가 되는 판독시스템의 경우에 작동한다. 보다 구체적으로, 소스 바이어스 트랜지스터(TR0-TRn)중 하나는 소스 바이어스 디코더(SBD)에 의해 선택되고, 소스 바이어스가 인가될 비트라인은 바이어스 제어 회로(BC)로부터 노드(SB)에 접속된다.
메모리 셀(MC02)이 도 5의 회로구성으로 선택되고 판독될 때의 동작을 설명한다. 모든 비트 라인은 미리 접지 전위(GND)를 갖게 된다. 우선, 워드 라인(WL0)가 선택되고, 리드 전압(Vcg)가 리드 셀(MC02)의 제어 게이트에 인가된다. 이와 동시에, 블록 선택 라인(SG0, SG1)은 이러한 블록은 선택하기 위한 블록선택 트랜지스터(TB0-TBn)를 ON하도록 H-레벨을 갖게 되고 대응하는 메인 비트 라인(MBL)에 확산 비트 라인(SBL)을 접속한다. 그리고, 노드(D1)는 드래인 디코더(DD)에 의해 선택되고, 노드(S1)는 소스 디코더(SD)에 의해 선택되어, 결과적으로, 드래인 선택 트랜지스터(TD1) 및 소스 선택 트랜지스터(TS1)를 각각 ON시키고, 감지 증폭기(SA)에 리드 셀(MC02)의 드래인 노드를 접속하고, 바이어스 제어 회로(BC)에 소스 노드를 접속한다. 게다가, 노드(DE)는 드래인 프리디코더(DPD)에 의하여 선택되고, 결과적으로, 드래인 바이어스 디코더(DBD)의 드래인 바이어스 선택 전송 트랜지스터(DD0-DD3)를 ON시킨다. 그러므로, 드래인 바이어스 선택 트랜지스터(TC0)는 드래인 바이어스 신호 전송 트랜지스터(DD1)를 통해 ON되고, 결과적으로 제 2인접 셀(MC00)의 드래인 노드를 바이어스 제어 회로(BC)에 접속한다.
다음, 바이어스 제어 회로(BC)는 드래인 바이어스 노드(DB)를 Vdb로 설정하고 소스 바이어스 노드(SB)를 GND로 설정하고, 감지 증폭기(SA)는 리드 전압(Vread)을 노드(DS)에 더 인가한다. 그러므로, Vread는 리드 셀(MC02)에 인가되고, GND는 소스에 인가된다. 그리고, Vdb는 리드 셀(MC02)의 행방향으로 하나를 건너서 좌측 다음에 위치한 제 2인접 셀(MC00)의 드래인 노드에 인가되어, 그 결과, 제 1인접 셀(MC01)의 소스 노드는 0V의 플로우팅 상태로부터 제 1인접 셀(MC01) 및 제 2인접 셀(MC00)을 통하여 Vread 및 Vdb와 동일한 전위로 프리차지된다.
상술한 전압인가방법에 따라, 드래인 바이어스(Vdb)는 리드 드래인 전압 (Vread)와 동일한 전위가 인가되고, 동일한 블록 선택 트랜지스터측으로부터 드래인 바이어스를 인가함으로써, 리드 셀(MC02)의 드래인에 인가된 드래인 전압 및 드래인 바이어스가 인가된 제 2인접 셀(MC00)의 드래인 전압은 동일한 전위를 갖게 된다. 그리고, 제 1인접 셀(MC01)의 소스 전압도 양측에 위치한 확산 비트 라인으로부터 차지된 동일한 전위로 프리차지된다. 그러므로, 리드 셀(MC02)로부터 제 1인접 셀(MC01)을 통해 흐르는 누설전류가 방지될 수 있고 드래인 노드의 프리차지 시간의 증가도 억제될 수 있다. 게다가, 제 1인접 셀(MC01)의 소스 노드로부터 리드 셀(MC02)의 드래인 노드로 유입되는 전류 역시 억제될 수 있다. 그 결과, 고속 판독이 달성될 수 있다.
도 5의 회로구조로 메모리 셀(MC03)이 선택되고 판독될때의 동작을 설명한다. 모든 비트 라인은 미리 접지 전위(GND)를 갖게 된다. 우선, 워드 라인(WL0)이 선택되고, 리드 전압(Vcg)가 리드 셀(MC03)의 제어 게이트에 인가된다. 이와 동시에, 블록 선택 라인(SG0,SG1)은 이 블록의 선택을 위한 블록 선택 트랜지스터(TB0-TBn)를 ON시키는 H-레벨을 갖게 되고, 확산 비트 라인(SBL)을 대응하는 메인 비트 라인(MBL)에 접속한다. 그리고, 노드(D2)는 드래인 디코더(DD)에 의해 선택되고, 노드(S1)는 소스 디코더(SD)에 의하여 선택되며, 결과적으로, 드래인 선택 트랜지스터(TD2) 및 소스 선택 트랜지스터(TS1)를 각각 ON시키고, 리드 셀(MC03)의 드래인 노드를 감지 증폭기(SA)에 접속하고, 소스 노드를 바이어스 제어 회로(BC)에 접속한다. 그리고, 노드(D0)는 드래인 프리디코더(DPD)에 의해 선택되고, 결과적으로, 드래인 바이어스 디코더(DBD)의 드래인 바이어스 선택 신호 전송 트랜지스터(DR0-DR3)를 ON시킨다. 이와 동시에, 노드(D2)는 드래인 디코더(DD)에 의해 선택된다. 그러므로, 드래인 바이어스 선택 트랜지스터(TC3)는 드래인 바이어스 신호 전송 트랜지스터(DR2)를 통해 ON되고, 결과적으로 바이어스 제어 회로(BC)에 MC05의 드래인 노드를 접속한다.
다음, 바이어스 제어 회로(BC)는 드래인 바이어스(DB)를 Vdb로 설정하고, 소스 바이어스(SB)를 GND로 설정하며, 감지 증폭기(SA)는 리드 전압(Vread)을 노드(DS)에 더 인가한다. 그러므로, Vread는 리드 셀(MC03)의 드래인에 인가되고, GND는 소스에 인가된다. 그리고, Vdb는 리드 셀(MC03)의 행방향으로 하나를 건너서 우측 다음에 위치한 제 2인접 셀(MC05)의 드래인 노드에 인가된다. 그 결과, 제 1인접 셀(MC04)의 소스 노드는 0V의 플로우팅 상태로부터 제 1인접 셀(MC04) 및 제 2인접 셀(MC05)을 통하여 Vread 및 Vdb와 동일한 전위로 프리차지된다.
상술한 전압인가방법에 따라, 드래인 바이어스(Vdb)는 리드 드래인 전압(Vread)와 동일한 전위를 갖고, 동일한 블록 선택 트랜지스터측으로부터 드래인 바이어스가 인가함으로써, 리드 셀(MC03)의 드래인에 인가된 드래인 전압 및 드래인 바이어스가 인가된 제 2인접 셀(MC05)의 드래인 전압은 동일한 전위를 갖게 된다. 그리고, 제 1인접 셀(MC04)의 소스 전압 역시 양측에 위치한 확산 비트 라인으로부터 차지된 동일한 전위로 프리차지된다. 그러므로, 리드 셀(MC03)의 드래인 노드로부터 제 1인접 셀(MC04)를 통해 흐르는 누설전류가 방지될 수 있고, 드래인 노드의 프리차지 시간의 증가가 억제될 수 있다. 게다가, 제 1인접 셀(MC04)의 소스 노드로부터 리드 셀(MC03)의 드래인 노드로 흐르는 유입전류 역시 억제될 수 있다. 그 결과, 고속 판독이 달성될 수 있다.
도 5의 회로구조로 메모리 셀(MC02)가 선택되고 판독되고, 제 1인접 셀(MC03)의 소스 노드가 동시에 프리차지(감지 증폭이 실시되는 동안 플로우팅)될 때의 동작이 설명된다. 모든 비트 라인은 미리 접지 전위(GND)를 갖게 된다. 우선, 워드 라인(WL0)이 선택되고, 리드 셀 전압(Vcg)이 리드 셀(MC02)의 제어 게이트에 인가된다. 이와 동시에, 블록 선택 라인(SG0,SG1)은 이러한 블록을 선택하기 위한 블록 선택 트랜지스터(TB0-TBn)를 ON 시키도록 H-레벨을 갖도록 하고, 확산 비트 라인(SBL)에 대응하는 메인 비트 라인(MBL)에 접속한다. 노드(D1)은 드래인 디코더에 의해 선택되고, 노드(S1)은 소스 디코더(SD)에 의해 선택되며, 결과적으로, 드래인 선택 트랜지스터(TD1) 및 소스 선택 트랜지스터(TS1)를 각각 ON시키고, 리드 셀(MC02)의 드래인 노드를 감지 증폭기(SA)에 접속시키고, 소스 노드를 바이어스 제어 회로(BC)에 접속시킨다. 그리고, 노드(DE)는 드래인 디코더(DD)에 의해 선택되고 , 결과적으로 드래인 바이어스 디코더(DBD)의 드래인 바이어스 선택 신호 전송 트랜지스터(DR0-DR3)가 ON된다. 이와 동시에, 노드(D1)는 드래인 디코더(DD)에 의해 선택된다. 그러므로, 드래인 바이어스 선택 트랜지스터(TC0)는 드래인 바이어스 선택 신호 전송 트랜지스터(DD1)를 통해 ON되고, 결과적으로, 제 2인접 셀(MC00)의 드래인 노드를 바이어스 제어 회로(BC)에 접속한다.
이와 동시에, 노드(SE)는 소스 프리디코더(SPD)에 의해 선택되고, 결과적으로, 소스 바이어스 디코더(SBD)의 소스 바이어스 선택 신호 전송 트랜지스터(SD0-SD3)를 ON시킨다. 이와 동시에, 노드(S1)는 소스 디코더(SD)에 의해 선택된다. 그러므로, 소스 바이어스 선택 트랜지스터(TR0)는 소스 바이어스 선택 신호 전송 트랜지스터(SD1)에 의해 ON되고, 제 1인접 셀(MC01)의 소스 노드는 바이어스 제어 회로(BC)에 접속된다.
다음, 바이어스 제어 회로(BC)는 드래인 바이어스(DB)를 Vsb로 설정하고, 소스 바이어스(SC)를 Vsb로 설정하고, 소스 바이어스(SB)를 GND로 설정한다. 그리고, 리드 전압(Vread)은 감지 증폭기(SA)에 의해 노드(DS)에 인가된다. 그리고, Vdb는 리드 셀(MC02)의 행방향으로 하나를 건너서 좌측 다음에 위치한 제 2인접 셀(MC00)의 드래인 노드에 인가되고, Vsb는 제 1인접 셀(MC01)의 소스 노드에 인가된다. 프리차지가 끝날때, 노드(SC)는 바이어스 제어 회로(BC)에 의하여 플로우팅 상태가 된다.
상술한 전압인가방법에 따라, 드래인 바이어스(Vdb)는 리드 드래인 전압(Vread)과 동일한 전위를 가지고, 동일한 블록 선택 트랜지스터 측에 드래인 바이어스를 인가함으로써, 리드 셀(MC02)의 드래인에 인가된 드래인 전압 및 드래인 바이어스가 인가된 제 2인접 셀(MC00)의 드래인 전압은 동일한 전위를 갖게 된다. 그리고, Vsb로 차지되고 차지된 후 플로우팅 상태가 되는 제 1인접 셀(MC01)의 소스 전압은 VdB 및 Vread와 동일한 전위로 프리차지된다. 그러므로, 리드 셀(MC02)의 드래인 노드로부터 제 1인접 셀(MC01)을 통해 흐르는 누설전류는 방지될 수 있고, 드래인 노드의 프리차지시간의 증가도 억제될 수 있다. 게다가, 제 1인접 셀(MC01)의 소스 노드로부터 리드셀(MC02)의 드래인 노드로 흐르는 유입전류 역시 억제될 수 있다. 그 결과, 고속 판독이 달성될 수 있다.
이러한 경우에 있어서, 리드셀의 드래인이 도 7에 도시된 바와 같이 블록선택 트랜지스터로부터 가장 멀리 위치한 경우, 드래인 전압은 전압강하를 일으킨다. 그러므로, Vsb는 Vdb와 동일한 전위를 가지게 될 때, 제 1인접 셀의 소스 노드는 불리하게도 리드 셀의 드래인 노드보다 높게 프리차지된다. 이것을 방지하기 위하여, Vsb는 Vdb가 최대한 전압강하를 일으키는 전압으로 설정된다. 제 1인접 셀의 소스 노드가 상기 설정하에서 Vsb로 프리차지된 후 플로우팅 상태가 된다면, 프리 차지는 양측에 위치한 비트 라인으로부터 Vdb 및 Vread와 동일한 전위까지 더 진행한다. 그러므로, 리드셀이 메모리 배열에 위치되는 곳마다 수정된 판독이 달성될 수 있다.
상기와 같이 명백하게, 본 발명의 가상 접지형 비휘발성 반도체 기억장치 및 가상 접지형 비휘발성 반도체 기억장치의 데이터 판독 방법에 따라, 인접 셀로 흐르는 누설전류는 효과적으로 억제시킬 수 있고, 고속 판독이 달성될 수 있다.
게다가, 본 발명의 비트라인 제어 디코더 회로에 따라, 인접 셀로 흐르는 누설 전류는 상술한 가상 접지형 비휘발성 반도체 기억장치에서 효과적으로 억제될 수 있으므로, 고속 판독이 달성될 수 있다.
상술한 본 발명과 동일한 발명은 많은 방식으로 변경될 수 있을 것이다. 이러한 변형은 본발명의 사상 및 범위로부터 벗어난 것으로 인정되지 않아야 하며, 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 명백한 모든 변경례는 첨부하는 청구항의 범위에 속하는 것으로 인정된다.
도 1은 본 발명의 일실시예에 따른 가상 접지형 비휘발성 반도체 기억장치의 메모리 배열의 회로구성 및 전압상태를 도시하는 도면;
도 2는 상기 가상 접지형 비휘발성 반도체 기억장치의 또다른 전압 적용 상태를 도시하는 도면;
도 3은 판독 회로가 상기 가상 접지형 비휘발성반도체 기억장치의 메모리 배열에 추가된 또다른 실시예를 도시하는 도면;
도 4는 블록 선택 트랜지스터는 상기 가상 접지형 비휘발성 반도체 기억장치에서 확산 비트 라인의 단부에 행방향으로 교대로 서로 다른 2개의 블록 선택 신호인 SG1 및 SG3 신호에 의하여 ON 또는 OFF되도록 제어되는 변형례를 도시하는 도면;
도 5는 본 발명의 또다른 실시예에 따른 가상 접지형 비휘발성 반도체 기억장치의 메모리 배열 및 디코더 회로의 구성을 도시하는 도면;
도 6은 종래의 전압 인가 상태하에서의 문제를 도시하는 도면;
도 7은 도 1에 도시된 실시예의 작동을 나타내는 설명도;
도 8은 도 5에 도시된 실시예의 판독회로의 작동을 나타내는 설명도;
도 9A, 도 9B, 및 도 9C는 ACT 셀에서 판독, 기록 및 소거 작동을 개략적으로 설명하기 위한 도면;
도 10은 종래의 가상 접지형 비휘발성 반도체 기억장치의 구조를 도시하는 도면; 및
도 11은 또 다른 종래의 가상 접지형 비휘발성 반도체 기억장치의 구조를 도시한 도면이다.
도면의 주요 부분에 대한 부호의 설명
MC: 메모리 셀
WL: 워드 라인
MBL: 메인 비트 라인
SBL: 서브-비트 라인
SG: 블록 선택 라인
TB: 블록 선택 트랜지스터
SA: 감지 증폭기
Vp: 센스 노드 풀업(pull-up) 전압
Rp: 센스 노드 풀업(pull-up) 저항
INV: 인버터 증폭기
Tcp: 클램프 트랜지스터
ref : 기준 노드
sen : 센스 노드
TD0-TD3: 드래인 선택 트랜지스터
TS0-TS3: 소스 선택 트랜지스터
TC0-TC3: 드래인 바이어스 선택 트랜지스터
TR0-TR3: 소스 바이어스 선택 트랜지스터
DD0-DD3, DR0-DR3: 드래인 바이어스 선택 신호 전송 트랜지스터
SD0-SD3, SR0-SR3: 소스 바이어스 선택 신호 전송 트랜지스터
DE, DO: 드래인 바이어스 디코더 해독 신호
SE, SO: 소스 바이어스 디코더 해독 신호
DS: 감지 증폭기 및 비트라인의 접속 노드
DB: 드래인 바이어스 전압 노드
SC: 소스 바이어스 전압 노드
SB: 소스 전압 노드

Claims (11)

  1. 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인, 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역과 공통으로 형성되고, 공통으로 형성된 상기 소스 및 드래인 영역은 비트 라인에 접속되는 가상 접지형 비휘발성 반도체 기억장치에 있어서:
    판독시에 판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인에 접지전위를 공급하는 수단;
    상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위를 공급하는 수단;
    상기 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인을 플로우팅 상태로 하는 수단;및
    상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 상기 리드 드래인 바이어스 전위와 동일한 전위를 공급하는 수단을 포함하는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  2. 제 1항에 있어서, 상기 제 1인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인은 프리차지된 후, 플로우팅 상태가 되는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  3. 제 1항에 있어서,
    판독의 대상이 되는 상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인의 전위변화에 대응하는 입력을 수신하여 감지 증폭을 실시하는 감지 증폭기; 및
    상기 메모리 셀 트랜지스터의 드래인 영역의 전위변화를 억제시키는 동안, 상기 메모리 셀 트랜지스터의 소스 및 드래인사이에 흐르는 전류의 변화를 전압의 변화로 변환하고, 상기 전압변화를 상기 감지 증폭기에 입력하는 전류-전압 변환기를 더 포함하는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  4. 제 1항에 있어서,
    열방향으로 배치된 복수의 매모리 셀은 블록을 구성하고;
    블록 선택 트랜지스터는 행방향으로 교대로 각 블록에 배치된 각 비트 라인의 단부에 삽입하여 제공되고;
    상기 블록의 열방향 일측에 배치된 상기 블록 선택 트랜지스터 및 상기 블록의 열방향 타측에 배치된 상기 블록 선택 트랜지스터는 한 행씩 띄어서 서로 다른 2개의 제어신호에 의하여 ON 및 OFF 되는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  5. 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역과 각각 공통으로 형성되고, 공통으로 형성된 상기 소스 영역 및 상기 드래인 영역은 비트 라인에 접속되는 가상 접지형 비휘발성 반도체 기억장치에 있어서:
    판독시에 판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인에 접지전위를 공급하는 수단;
    상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위를 공급하는 수단;
    상기 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인을 플로우팅 상태로 하는 수단; 및
    상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 상기 리드 드래인 바이어스 전위와 동일한 전위를 공급하는 수단을 포함하는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  6. 제 5항에 있어서, 상기 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인은 프리차지된 후, 플로우팅 상태가 되는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  7. 제 5항에 있어서,
    판독의 대상이 되는 상기 하나의 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인의 전위변화에 대응하는 입력을 수신하여 감지 증폭을 실시하는 감지 증폭기; 및
    상기 메모리 셀 트랜지스터의 드래인 영역의 전위변화를 억제시키는 동안, 상기 메모리 셀 트랜지스터의 소스 및 드래인사이에 흐르는 전류의 변화를 전압의 변화로 변환하고, 상기 전압변화를 상기 감지 증폭기에 입력하는 전류-전압 변환기를 더 포함하는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  8. 제 5항에 있어서,
    열방향으로 배치된 복수의 매모리 셀은 블록을 구성하고;
    블록 선택 트랜지스터는 행방향으로 교대로 각 블록에 배치된 각 비트 라인의 단부에 삽입하여 제공되고;
    상기 블록의 열방향 일측에 배치된 상기 블록 선택 트랜지스터 및 상기 블록의 열방향 타측에 배치된 상기 블록 선택 트랜지스터는 행방향으로 한 행씩 띄어서 서로 다른 2개의 제어신호에 의하여 ON 및 OFF 되는 것을 특징으로 하는 가상 접지형 비휘발성 반도체 기억장치.
  9. 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인, 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역과 공통으로 각각 형성되고, 공통으로 형성된 상기 소스영역 및 드래인 영역은 비트 라인에 각각 접속되는 전용 비트 라인 가상 접지형 비휘발성 반도체 기억장치에 사용되는 비트 라인 제어 디코더 회로에 있어서:
    상기 메모리 셀 트랜지스터 각각의 소스 영역에 접속된 비트 라인에 소스 전압을 공급하기 위한 트랜지스터를 선택하는 소스 바이어스 디코더;
    상기 메모리 셀 트랜지스터 각각의 드래인 영역에 접속된 비트 라인을 감지 증폭기에 접속하기 위해 선택신호(D0-D3)를 출력함으로써 드래인 선택 트랜지스터(TD0-TD3)을 선택하는 드래인 디코더; 및
    상기 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 소정 전압을 공급하도록 드래인 바이어스 선택 트랜지스터(TC0-TC3)를 선택하는 드래인 바이어스 디코더(DBD)를 포함하며;
    상기 드래인 바이어스 디코더(DBD)는 상기 드래인 디코더에 의해 출력되는 선택신호(D0-D3)마다 상기 선택신호를 소스로 사용하는 두 가지 형태의 드래인 바이어스 선택 신호 전송 트랜지스터(DD0-DD3, DR0-DR3)를 구비하며,
    하나의 메모리 셀 트랜지스터에 대응하는 상기 드래인 바이어스 선택 트랜지스터(TC1)는 상기 하나의 메모리 셀 트랜지스터의 행방향 양측상에 하나 건너서 다음에 위치한 메모리 셀 트랜지스터에 대응하는 드래인 바이어스 선택 신호 전송 트랜지스터(DD2, DR0)의 드래인에 접속된 게이트 노드를 구비함을 특징으로 하는 비트 라인 제어 디코더 회로.
  10. 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인, 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역과 공통으로 각각 형성되고, 공통으로 형성된 상기 소스 및 드래인 영역은 비트 라인에 각각 접속되는 가상 접지형 비휘발성 반도체 기억장치용 데이터 판독방법에 있어서:
    판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인 및 드래인 영역에 접속된 비트 라인에 각각 접지 전위 및 리드 드래인 바이어스 전위를 인가함과 아울러 상기 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인을 플로우팅 상태로 하고, 판독되는 동안 상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위와 동일한 전위를 인가하는 단계를 포함하는 것을 특징으로 하는 데이터 판독방법.
  11. 매트릭스 형태로 배치된 복수의 비휘발성 메모리 셀 트랜지스터, 행선택을 실시하는 복수의 워드 라인 및 열선택을 실시하는 복수의 비트 라인을 구비하고, 하나의 메모리 셀 트랜지스터의 소스 영역 및 드래인 영역은 각각 행방향 일측에 인접하여 위치한 메모리 셀 트랜지스터의 소스 영역 및 행방향 타측에 인접하여 위치한 메모리 셀 트랜지스터의 드래인 영역과 공통으로 각각 형성되고, 공통으로 형성된 상기 소스 영역 및 드래인 영역은 비트 라인에 각각 접속되는 전용 비트 라인 가상 접지형 비휘발성 반도체 기억장치용 데이터 판독방법에 있어서:
    판독의 대상이 되는 하나의 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인 및 드래인 영역에 접속된 비트 라인에 각각 접지 전위 및 리드 드래인 바이어스 전위를 인가함과 아울러 상기 하나의 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 1인접 메모리 셀 트랜지스터의 소스 영역에 접속된 비트 라인을 플로우팅 상태로 하고, 판독되는 동안 상기 제 1인접 메모리 셀 트랜지스터의 행방향 타측에 인접하여 위치한 제 2인접 메모리 셀 트랜지스터의 드래인 영역에 접속된 비트 라인에 리드 드래인 바이어스 전위와 동일한 전위를 인가하는 단계를 포함하는 것을 특징으로 하는 데이터 판독방법.
KR10-2002-0059005A 2001-09-27 2002-09-27 비트 라인 제어 디코더 회로, 이 디코더 회로가 구비된 가상 접지형비휘발성 반도체 기억장치 및 가상 접지형비휘발성 반도체 기억장치의 데이터 판독방법 KR100499675B1 (ko)

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